CN1767215A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种制造半导体器件的方法，其包括步骤：去除第一导体的接触区域上的第二绝缘膜；在第二绝缘膜上形成第二导电膜；去除第一导体的接触区域上的第二导电膜，以将第二导电膜制成第二导体；形成覆盖第二导体的层间绝缘膜(第三绝缘膜)；在接触区域上的层间绝缘膜中形成第一孔；以及在第一孔中形成与接触区域电连接的导电塞。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件和制造该器件的方法。
背景技术
即使在电源关闭之后仍可保持记忆的闪存被使用于移动装置比如手机中，还用于嵌有逻辑电路的FPGA(现场可编程门阵列)中。特别地，如后一种情况中，当闪存嵌有逻辑电路时，需要妥善利用存储单元和逻辑电路的每道制造工艺，以防止在将被作为产品来运送的一逻辑嵌入存储器中出现的问题。
在该逻辑嵌入存储器中，在某些情况下在运送产品之前，对构成闪存的隧道绝缘膜的击穿电压进行监控。然而，因为隧道绝缘膜被形成于浮栅之下，所以，为了通过从膜的上方和下方施加电压来监控击穿电压，导电塞就必须直接接触浮栅而不接触控制栅极，并且测试施加在导电塞和半导体衬底之间电压。
为此，如何将接触浮栅的导电塞的工艺合并入***逻辑电路的制造工艺之中是非常重要的。
如下专利文献1至10公开了与本发明有关的各种逻辑嵌入存储器。
[专利文献1]日本专利早期公开号6-97457公开文本
[专利文献2]日本专利早期公开号2003-158242公开文本
[专利文献3]日本专利早期公开号11-219595公开文本
[专利文献4]日本专利早期公开号2004-55763公开文本
[专利文献5]日本专利早期公开号10-56161公开文本
[专利文献6]日本专利早期公开号11-31799公开文本
[专利文献7]日本专利早期公开号10-189954公开文本
[专利文献8]日本专利早期公开号2003-37169公开文本
[专利文献9]日本专利早期公开号2003-100887公开文本
[专利文献10]日本专利早期公开号2003-124356公开文本
发明内容
按照本发明的一方案，提供一种半导体器件，包括：层叠结构体，其整体地具有：第一部分，其中第一绝缘膜、第一导体、第二绝缘膜和第二导体依次形成于半导体衬底的第一区域上；第二部分，其中所述第一导体和所述第二导体其中任何一个导体、或者所述第一导体和所述第二绝缘膜被层叠于所述半导体衬底上；以及第三部分，其中所述第二绝缘膜或所述第二导体都不形成于所述半导体衬底上；以及第三绝缘膜，其覆盖所述层叠结构体并且含有孔；在所述孔中，所述层叠结构体的所述第一导体的接触区域露出于所述第三部分的一部分处。
此外，按照本发明的另一方案，提供一种半导体器件，包括：半导体衬底；第一绝缘膜和第一导体，其依次形成于所述半导体衬底的第一区域上；绝缘体，其形成于除接触区域之外的所述第一导体的区域上；层间绝缘膜，其覆盖所述第一导体和所述绝缘体，并且在所述接触区域上含有孔；以及导电塞，其形成于所述孔中，并且与所述第一导体的该接触区域电连接。
而且，按照本发明的另一方案，提供一种制造半导体器件的方法，所述方法包括下述步骤：在半导体衬底的第一区域上形成第一绝缘膜；在所述第一绝缘膜上形成第一导体；在所述第一导体上形成第二绝缘膜；去除所述第一导体的接触区域上的所述第二绝缘膜；在所述第二绝缘膜上形成第二导电膜；去除所述第一导体的接触区域上的所述第二导电膜，以将该第二导电膜制成第二导体；形成覆盖所述第二导体的第三绝缘膜；在该接触区域上的所述第三绝缘膜上形成第一孔；以及在所述第一孔中形成与所述接触区域电连接的第一导电塞。
在制造半导体衬底的方法中，优选地，在形成该第一绝缘膜的步骤中，还将该第一绝缘膜形成于该半导体衬底的第二区域上；在形成该第二导电膜的步骤中，还将该第二导电膜形成于该第二区域的第一绝缘膜上；在将该第二导电膜制成该第二导体的步骤中，图案化该第二区域中的第二导电膜，以将它制成控制栅极；在去除该接触区域上的第二绝缘膜的步骤中，将该第二绝缘膜留在该控制栅极之下作为中间绝缘膜；在形成该第一导体的步骤中，在该中间绝缘膜之下形成由与该第一导体相同的材料构成的浮栅；以及还包括步骤：在该浮栅旁边的该半导体衬底中形成第一和第二源/漏极区域，以由该第一和第二源/漏极区域、该第一绝缘膜、该浮栅、该中间绝缘膜和该控制栅极构成闪存单元。
而且，在以这种方式形成闪存单元的情况下，优选地，在形成该第一绝缘膜的步骤中，还将该第一绝缘膜形成于该半导体衬底的第三区域上。然后，优选地，还将该第二绝缘膜形成于该第三区域的第一绝缘膜上；以及包括步骤：在利用该第一和第二绝缘膜作为透过膜的同时，将杂质注入到该第三区域的半导体衬底中。
在注入上述杂质之后，在去除该接触区域上的第二绝缘膜的步骤中，可以这种方式去除用作透过膜的第一和第二绝缘膜。
据此，去除第三区域的第二绝缘膜的步骤(第二绝缘膜在被用作用于离子注入的透过膜之后就不再被需要)还起到去除接触区域上第二绝缘膜的步骤的作用。因此，接触区域之上的第二区域能够被可选择地去除，而无需增添附加的掩模步骤。
而且，在以这种方式去除第二绝缘膜的步骤中，在第一区域中仅去除第二绝缘膜，而在第三区域中去除第一绝缘膜和第二绝缘膜这两层，从而第三区域中的蚀刻量大于第一区域中的蚀刻量。因此，通过将该步骤中蚀刻量设定为第三区域中的蚀刻量，能够在完全去除第一区域中的第二绝缘膜的同时，防止第三区域中第一和第二绝缘膜的过量蚀刻，并且防止器件隔离等被蚀刻。
附图说明
图1A至图1G是其上嵌有闪存和逻辑电路的虚拟半导体器件(第一实例)的工艺中的剖面图。
图2A至图2D是其上嵌有闪存和逻辑电路的虚拟半导体器件(第二实例)的工艺中的剖面图。
图3A和图3B是虚拟半导体器件(第三实例)的工艺中的剖面图。
图4A和图4B是按照本发明第一实施例(1)的半导体器件的工艺中的剖面图。
图4C至图4P是按照本发明第一实施例的半导体器件的工艺中的剖面图。
图5A和图5B是按照本发明第一实施例的半导体器件的工艺中的平面图。
图6是示出了按照本发明第一实施例的半导体器件的等效电路实例的图。
图7A至图7G是按照本发明第二实施例的半导体器件的工艺中的剖面图。
图8A至图8C是按照本发明第二实施例的半导体器件的工艺中的平面图。
图9A至图9I是按照本发明第三实施例的半导体器件的工艺中的剖面图。
图10是按照本发明第三实施例的半导体器件的工艺中的平面图。
图11A至图11M是按照本发明第四实施例的半导体器件的工艺中的剖面图。
图12A至图12C是按照本发明第五实施例的半导体器件的工艺中的剖面图。
图13是本发明第五实施例中在通过检测有多少As-离子取决于抗反射膜厚度而被阻挡时所得的曲线图。
图14A至图14Y是按照本发明第六实施例的半导体器件的工艺中的剖面图。
图15A至图15C是按照本发明第六实施例的半导体器件的工艺中的平面图。
具体实施方式
(1)初步介绍
在说明本发明的实施例之前，将为本发明进行初步说明。
(i)第一实例
图1A至图1G是其上嵌有闪存和逻辑电路的虚拟半导体器件(第一实例)的工艺中的剖面图。
首先，将对于在获得图1A所示的剖面结构之前的工艺进行描述。
首先，在硅衬底1中形成用于STI(浅沟道隔离)的器件隔离沟道1a，然后在沟道1a中掩埋二氧化硅膜作为器件隔离绝缘膜2。随后，在对硅衬底1的表面进行热氧化以形成第一热氧化膜3之后，在整个表面上形成第一多晶硅膜4，并且该第一多晶硅膜被图案化，以仅在第一***电路区域I和单元区域(cell region)II中留下多晶硅膜4。然后，在整个表面上形成ONO膜5。
随后，如图1B所示，第二***电路区域III上的第一热氧化膜3和ONO膜5被蚀刻和去除。然后，在对第二***电路区域III中的硅衬底1表面进行热氧化以形成第二热氧化膜7之后，在整个表面上形成第二多晶硅膜6。
接着，如图1C所示，在第二多晶硅膜6上形成抗蚀图案9。然后，通过利用第一抗蚀图案9作为掩膜，蚀刻第一***电路区域I和单元区域II中的膜4至6。由此，由多晶硅制成的浮栅4b和控制栅极6b被留在单元区域II中。此外，由多晶硅制成的第一和第二导体4a、6a被留在第一***电路区域I中。
随后，去除第一抗蚀图案9。
接着，如图1D所示，在单元区域II和第二***电路区域III中形成露出第二导体6a的第二抗蚀图案10。然后，通过利用第二抗蚀图案10作为掩膜，蚀刻第二多晶硅膜6，在第二***电路区域III中形成栅电极6c，并且去除第一***电路区域I中的第二导体6a，以露出ONO膜5。
随后，将对于在获得图1E所示的剖面结构之前的工艺进行描述。
首先，通过利用浮栅4b和栅极6c作为掩膜，将n型杂质离子注入到硅衬底1中，以在每个栅极4b、6c旁边的硅衬底1中形成第一至第四源/漏极延伸体(source/drain extensions)11a至11d。接着，在整个表面上形成绝缘膜比如氧化硅膜之后，该膜被回蚀刻，并且被作为绝缘侧壁14a留在每个栅极4b、6c和第一导体4a旁边。当回蚀刻该膜时，第一和第二热氧化膜3、7分别被图案化，以被制成隧道绝缘膜3a和栅极绝缘膜7a。
然后，通过利用绝缘侧壁14a作为掩膜，再次将n型杂质离子注入到硅衬底1中，以在硅衬底1中形成第一至第四n型源/漏极区域12a至12d。
接着，在第一至第四杂质扩散区域12a至12d上形成第一至第四硅化物层13a至13d之后，在整个表面上依次形成覆盖绝缘膜15和层间绝缘膜16。尽管在图中未示出，但还在栅电极6b和6c的顶表面上形成硅化物层。
按照上述工艺，在第二***电路区域III中形成由第三和第四n型杂质扩散区域12c、12d和栅极6c构成的***晶体管TR，并且在单元区域II中形成由第一和第二n型杂质扩散区域12a、12b、隧道绝缘膜3a、浮栅4b、中间绝缘膜5b和控制栅极6b构成的闪存单元FL。
另一方面，第一***电路区域I中的第一导体4a还用作参考晶体管(未示出)的栅电极。由于参考晶体管具有以与闪存单元FL的隧道绝缘膜3a相同的工艺所形成的栅极绝缘膜，所以能够通过检验参考晶体管的击穿电压来检验闪存单元FL的隧道绝缘膜3a的击穿电压。
接着，如图1F所示，覆盖绝缘膜15和层间绝缘膜16被图案化，以形成具有到达第一至第四硅化物层13a至13d的深度的第一至第四孔16a至16d，并在第一导体4a之上形成第五孔16e。
通过在首先使用覆盖绝缘膜15作为蚀刻停止膜的同时蚀刻层间绝缘膜16，然后通过在改变蚀刻气体之后蚀刻该覆盖绝缘膜15，来形成孔16a至16d。
在这些孔之中，第一至第四孔16a至16d的接触结构被称为无边界(borderless)接触。在无边界的接触中，即使孔16a至16d遭受轻微的位置偏移并且这些孔的一部分与器件隔离绝缘膜2重叠，器件隔离绝缘膜2在形成孔的期间的蚀刻量仍然被器件隔离绝缘膜2和覆盖绝缘膜15之间的蚀刻速率差所抑制。
另一方面，由于第五孔16e被形成为接触第一导体4a并施加栅极电压到参考晶体管，所以第一导体4a必须在第五孔16e的底部之下被露出。然而，这就必须蚀刻该覆盖绝缘膜15之下的ONO膜5，以形成第五孔16e，而第一至第四孔16a至16d的形成是随着该覆盖绝缘膜15蚀刻的结束而同时完成的。
因此，当孔的蚀刻时间被设定为第一至第四孔16a至16d的蚀刻时间时，第五孔16e的蚀刻量变得不够充分，孔16e不能完全地打开，由此第一导体4a没有露出。
因此，为了打开第五孔16e，除了形成第一至第四孔16a至16d所必需的蚀刻时间以外，还必须为ONO膜5的蚀刻附加地进行一定时间量的蚀刻，第五孔16e在该时间量中被完全形成。
不管蚀刻时间有多长，如果在第一至第四孔16a至16d和第一至第四硅化物层13c至13d之间不出现位置偏移，则不会发生问题。
然而，如果二者之间有位置偏移，则例如第三孔16c之下的器件隔离绝缘膜2被蚀刻，并且硅衬底1被露出于第三孔16c上，如图1G的虚线圆所示。结果，第三孔16c中掩埋的第三导电塞19c和硅衬底1之间出现短路，导电塞19c就变得难以控制第三n型源/漏极区域12c的电势。这样的问题不仅可能出现在第三导电塞19c中，而且出现在第一、第二和第四孔16a、16b、16d中所形成的第一、第二和第四导电塞19a、19b、19d中。
(ii)第二实例
为了解决第一实例中的问题，还考虑如下方法。
图2A至图2D是虚拟半导体器件(第二实例)的工艺中的剖面图。
首先，在完成第一实例中所示的图1D的工艺之后，通过利用浮栅4b和栅电极6c作为掩膜，将n型杂质离子注入到硅衬底1中，以在每个栅极4b、6c旁边的硅衬底1中形成第一至第四源/漏极延伸体11a至11d，如图2A所示。
接着，如图2B所示，在整个表面上形成绝缘膜14，比如氧化硅。
随后，如图2C所示，绝缘膜14被回蚀刻，并且被作为绝缘侧壁14a留在每个栅极4b、6c和第一导体4a旁边。在该实例中进一步进行蚀刻，以去除第一导体塞1上的ONO膜5。
然后，利用绝缘侧壁14a作为掩膜，再次将n型杂质离子注入到硅衬底1中，以在硅衬底1中形成第一至第四n型源/漏极区域12a至12d。
接着，在第一至第四n型源/漏极区域12a至12d上形成第一至第四硅化物层13a至13d。
随后，通过进行第一实例中所述的图1E至图1G的工艺，在层间绝缘膜16中形成第一至第五孔16a至16e，得到如图2D所示的剖面结构。
在上述第二实例中，当如图2C所示通过回蚀刻(etchback)形成绝缘侧壁14a时，同时去除ONO膜5，并且露出第一导体4a的表面。因此，第一导体4a的表面在第五孔16e之下被露出，而没有对第一至第四孔16a至16d进行过量的蚀刻。
然而，由于比图2C所示的回蚀刻工艺原本需要的蚀刻时间更长地进行蚀刻，所以器件隔离绝缘膜2被蚀刻，并且它的顶表面变得低于硅衬底1的顶表面。结果，第三n型源/漏极区域12c的侧表面和硅衬底1出现在器件隔离沟道1a的侧壁上，如图2D的虚线X所示。因此，当位置偏移出现在第三孔16c中时，与第一实例相似，在第三孔16c中所形成的第三导电塞19c和硅衬底1之间造成短路。
(iii)第三实例
除了上述第一和第二实例之外，还考虑如下方法。
图3A和图3B是虚拟半导体器件(第三实例)的工艺中的剖面图。
首先，在第一实例中所示的图1C的工艺之后，在控制栅极6b和第二多晶硅膜6上形成第二抗蚀图案10，在此露出第二导体6a，如图3A所示。
接着，如图3B所示，通过利用第二抗蚀图案10作为掩膜，蚀刻第二多晶硅膜6，以形成栅电极6c；并且蚀刻和去除第二导体6a和ONO膜5以露出第一导体4a。然后，去除第二抗蚀图案10。
随后，将进行第一实例中所示的图1E至图1G的工艺。
在第三实例中，ONO膜5是在栅电极6c的图案化期间被蚀刻和去除的。由于器件隔离绝缘膜2的顶表面因蚀刻而变得低于硅衬底1的顶表面，所以会出现与第二实例相似的问题。此外，如果第二***电路区域III中的栅极绝缘膜很薄，则出现这样的问题：在蚀刻ONO膜时，要形成有源/漏极的区域中的硅衬底1的表面长时间露出于RIE等蚀刻气氛下并且被污染，并且硅衬底1被蚀刻。
尽管上述第一至第三实例具有去除第一导体4a上的ONO膜5的不同方法，但是在所有实例中，在去除ONO膜时，会在第一至第四孔16a至16d中在导电塞和硅衬底1之间出现短路。为了预防短路，可考虑增加专门用于去除ONO膜5的光刻工艺，但是这增大了工艺数量，从而降低半导体器件的生产力。
本发明的发明人设计出本发明的如下实施例，以解决第一至第三实例中的问题。
(2)第一实施例
图4A至图4P是按照本发明第一实施例的半导体器件的工艺中的剖面图；图5A和图5B是其平面图。
在该实施例中，制造逻辑嵌入存储器，比如FPGA。
首先，将对于在获得图4A所示的剖面结构之前的工艺进行描述。
首先，在限定了第一***电路区域(第一区域)I、单元区域(第二区域)II和第二***电路区域(第三区域)III的p型硅衬底(半导体衬底)20上形成STI的器件隔离沟道20a之后，氧化硅被掩埋于器件隔离沟道20a中，作为器件隔离绝缘膜21。
接着，对硅衬底20的表面进行热氧化，以形成牺牲氧化膜(未示出)，并且在使用该牺牲氧化膜作为透过膜(through-film)的同时，将P+离子作为n型杂质，离子注入到硅衬底20中，以在硅衬底20的深处部分中形成第一n阱17a。利用例如2MeV的加速能量和2×1013cm-3的剂量作为离子注入的条件。
随后，将p型杂质的B+离子，离子注入到硅衬底20中，以在硅衬底20中在比第一n阱17a更浅的部分形成第一p阱17b。通过第一和第二步骤来进行该离子注入，第一步骤的条件包括400KeV的加速能量和1.5×1013cm-3的剂量，而第二步骤包括100KeV的加速能量和2×1012cm-3的剂量。
而且，在40KeV的加速能量和6×1013cm-3的剂量条件下将B+离子离子注入到硅衬底20中，并且形成用于控制阈电压的单元的杂质扩散区域17c。
随后，还在第二***电路区域III中进行离子注入，以形成第二n阱22和第二p阱23，如图所示。在这些阱之中，对第二n阱22的离子注入是在两个步骤中进行的，其中600KeV的加速能量和1.5×1013cm-3的P+离子剂量被用作第一条件，240KeV的加速能量和6.0×1012cm-3的剂量被用作第二条件。此外，第二p阱23通过两个步骤的离子注入来形成，其中400KeV的加速能量和1.5×1013cm-3的B+离子剂量被用作第一条件，100KeV的加速能量和8×1012cm-3的剂量被用作第二条件。
注意，上述n型杂质和p型杂质的注入是利用抗蚀图案(未示出)来分别形成的，这些抗蚀图案是在离子注入完成之后被去除。
然后，在通过氢氟酸溶液来去除被用作离子注入透过膜的牺牲氧化膜，以在露出硅衬底20的干净表面之后，在900℃至1050℃的温度条件下，在Ar和O2的混合气氛中，对干净表面进行热氧化。由此，在硅衬底20的每个区域I至III上形成具有约10nm厚度的热氧化膜，作为第一绝缘膜24。
随后，将对于在获得如图4B所示的剖面结构之前的工艺进行描述。
首先，利用SiH4(硅烷)和PH3(三氢化磷)作为反应气体，通过低压CVD(化学气相沉积)，在第一绝缘膜24上形成作为第一导电膜25的多晶硅膜，厚度约90nm。由于反应气体中的PH3，原位磷(in-situ phosphorous)被掺杂到多晶硅膜中。
然后，通过光刻将第一导电膜25图案化，以将它从第二***电路区域II中去除。单元区域II中的第一导电膜25在字线方向上变成带状。
接着，通过利用低压CVD方法，依次在第一导电膜25上和在第二***电路区域III上的第一绝缘膜24上形成氧化硅膜和氮化硅膜，厚度分别为5nm和10nm。此外，在约950℃的衬底温度和约90分钟的加热时间的条件下，在O2气氛中使氮化硅膜的表面氧化，以在氮化硅膜的表面上形成具有约30nm厚度的氧化硅膜。结果，在整个表面上形成由氧化硅膜、氮化硅膜和氧化硅膜依次叠层而成的ONO膜，作为第二绝缘膜26。
构成第二绝缘膜26的ONO膜具有比氧化硅膜更小的漏电流，即使它是在低温下形成的。因此，通过利用第二绝缘膜26作为闪存单元的浮栅和控制栅极之间的中间绝缘膜，浮栅中存储的电荷则难以流向控制栅极，由此闪存单元中写入的信息可保持长时间。
在形成第二绝缘膜26之后，通过利用150KeV的加速能量和3×1012cm-3的剂量条件，在利用第一和第二绝缘膜24、26作为透过膜的同时，n型杂质的As-离子被离子注入到硅衬底20中，由此形成n型杂质扩散区域22a。n型杂质扩散区域22a用以调整随后将形成的p型MOS晶体管的阈电压。
而且，在30KeV的加速能量和5×1012cm-3的剂量条件下，在利用第一和第二绝缘膜24、26作为透过膜的同时，p型杂质的B+离子被离子注入到硅衬底20中。由此，在第二***电路区域III中形成用于调整n型MOS晶体管阈电压的p型杂质扩散区域23a。
注意，n型杂质和p型杂质是通过利用抗蚀图案(未示出)独立地注入到用于杂质扩散区域22a、23a的硅衬底20中。
随后，如图4C所示，在第二绝缘膜26上形成第一抗蚀图案27。第一抗蚀图案27在第一导电膜25的接触区域CR上具有随后将与导电塞连接的第一窗口27a，在第二***电路区域III中具有第二窗口27b。然后，在利用第一抗蚀图案27作为掩膜的同时，利用CHF3和O2的气体混合物，通过等离子蚀刻，蚀刻未被第一抗蚀图案27覆盖的区域中的第二绝缘膜26，由此蚀刻构成第二绝缘膜26的顶层氧化硅膜和氮化硅膜。接着，通过利用HF溶液，在利用第一抗蚀图案作为掩膜的同时，对于第二绝缘膜26的底层的氧化硅膜进行湿蚀刻，以将它去除。
结果，露出接触区域CR中的第一导电膜25和第二***电路区域III中的硅衬底20，并且第二绝缘膜仅留在除接触区域CR之外的区域中。
然后，在通过氧灰化(oxygen ashing)去除第一抗蚀图案27之后，通过湿处理清洁硅衬底20的表面。
接着，将对于在获得图4D所示的剖面结构之前的工艺进行描述。
首先，利用在氧气氛中将衬底温度设定为约850℃的氧化条件，由此将未被第二绝缘膜26覆盖的区域中的硅热氧化。结果，在由多晶硅制成的第一导电膜25上的已去除第二绝缘膜26的一区域)的表面上和第二***电路区域III的硅衬底20表面上形成具有约2.2nm厚度的热氧化膜，作为第二绝缘膜28。第三绝缘膜28被形成为与第二绝缘膜26相邻，第二和第三绝缘膜26、28构成绝缘体29。尽管在图4D中未示出，但应注意，绝缘体29在接触区域CR上的厚度比其他区域的厚度要薄得多。
随后，利用SiH4作为反应气体，通过低压CVD方法，在每个绝缘膜26、28上形成具有约180nm厚度的非掺杂多晶硅膜，作为第二导电膜30。
接着，将对于在获得如图4E所示的剖面结构之前的工艺进行描述。
首先，光致抗蚀剂被涂布于第二导电膜30上，并且被曝光和显影，以形成第二抗蚀图案18。接着，通过利用第二抗蚀图案18作为蚀刻掩膜，将第一和第二导电膜25、30和绝缘体29图案化。该图案化是在等离子蚀刻室中进行的；对于由多晶硅制成的第一和第二导电膜25、30，使用C12和O2的气体混合物作为蚀刻气体；对于由ONO膜制成的第二绝缘膜26，使用CHF3和O2的气体混合物作为蚀刻气体。
作为该图案化的结果，第一***电路区域I中的第一和第二导电膜25、30在含有接触区域CR的区域中被分别制成第一和第二导体25a、30a，同时第二导电膜30被留在第二***电路区域III中。在单元区域中，第一和第二导电膜25、30和绝缘体29被分别制成浮栅25d、控制栅极30d和中间绝缘膜29d。
此后，去除第二抗蚀图案30。
图5A是在完成该工艺之后的平面图，前述图4E对应于沿图5A的A-A线所得的剖面图。如图中所示，第一导体25a由器件隔离绝缘膜21上的垫部分(pad portion)25b和第一绝缘膜24上的栅极部分25c构成。
接着，如图4F所示，在每个区域I至III上形成第三抗蚀图案31，该第三抗蚀图案覆盖第一导体25a的垫部分25b和第二导电膜30，并且含有露出栅极部分25c和浮栅25d的第三窗口31a。然后，在50KeV的加速能量和6×1014cm-3的剂量条件下，经过第三窗口31a，将n型杂质As，离子注入到硅衬底20中，在浮栅25d和栅极部分25c旁边的硅衬底20中形成第一至第四n型源/漏极延伸体32a至32d。
此后去除第三抗蚀图案31。
接着，如图4G所示，在浮栅25d和控制栅极30d的侧表面被氧化以形成热氧化膜(未示出)之后，氮化硅膜形成于整个表面上并且被回蚀刻，并且该氮化硅膜被留在第二导体30a和浮栅25d的侧表面上作为第一绝缘膜侧壁33。
接着，如图4H所示，第四抗蚀图案34形成于每个区域I至III上。第四抗蚀图案34在垫部分25b的接触区域CR上具有第四窗口34a，在第二***电路区域III上具有栅电极形状。然后，在利用第四抗蚀图案34作为掩膜的同时，利用Cl2和O2的混合气体作为蚀刻气体，对第二导体30a和第二导电膜30进行等离子蚀刻。由此，去除接触区域CR上的第二导体30a，以形成第一开口30b，并且在第二***电路区域III上形成第一和第二栅电极30f、30g。此外，在该蚀刻中，将在器件隔离绝缘膜21上延伸的第二导电膜30图案化成接线30e。
此后去除第四抗蚀图案34。
接着，如图4I所示，在每个区域I至III上形成第五抗蚀图案35，该第五抗蚀图案含有一定尺寸的第五窗口35a，第一栅电极30f旁边的第三绝缘膜28在该第五窗口被露出。然后，在利用第五抗蚀图案35作为掩膜的同时，在0°的倾角、0.5KeV的加速能量和3.5×1014cm-3的剂量条件下，将B+离子注入到硅衬底20中。随后，在28°的倾角、80KeV的加速能量和7.0×1012cm-3的剂量条件下，经过第五窗口35a，从四个方向将As+离子注入到硅衬底20中，由此在第一栅电极30f旁边的硅衬底20中形成含有n型袋式(pocket)区域的第五和第六p型源/漏极延伸体32e、32f。此后，去除第五抗蚀图案35。
然后，如图4J所示，在每个区域I至III上形成第六抗蚀图案36，该第六抗蚀图案含有一定尺寸的第六窗口36a，第二栅电极30g旁边的第三绝缘膜28在该第六窗口被露出。
然后，在利用第六抗蚀图案36作为掩膜的同时，在0°的倾角、3.0KeV的加速能量和1.0×1015cm-3的剂量条件下，将As+离子注入到硅衬底20中。随后，在28°的倾角、35KeV的加速能量和1.0×1013cm-3的剂量条件下，经过第六窗口36a，将BF2离子注入到硅衬底20中，由此在第二栅电极30g旁边的硅衬底20中形成含有p型袋式区域的第一和第二n型源/漏极延伸体32g、32h。此后，去除第六抗蚀图案36。
接着，将对于在获得如图4K所示的剖面结构之前的工艺进行描述。
首先，在通过CVD方法在整个表面上形成氧化硅膜之后，回蚀刻该氧化硅膜，以在第二导体30a、控制栅极30d、接线30e、第一和第二栅电极30f、30g的侧表面上形成第二绝缘侧壁37。然后，通过继续该回蚀刻，通过利用第二绝缘侧壁37作为掩膜，蚀刻第三绝缘膜28，该第三绝缘膜构成垫部分25b上的绝缘体29，并且形成比第一开口30b具有更小直径的第二开口。
此外，在第二绝缘侧壁37作为掩膜的同时，通过回蚀刻将第一绝缘膜24图案化；第一绝缘膜24被分别留在栅极部分25c和浮栅25d之下作为栅极绝缘膜24a和隧道绝缘膜24b。
而且，第三绝缘膜28在第二***电路区域III中被图案化，并且被留在第一和第二栅极30f、30g之下作为栅极绝缘膜28a、28b。
随后，如图4L所示，在硅衬底20上形成露出有NMOS形成区域的第七抗蚀图案39；在利用抗蚀图案39作为掩膜的同时，在10KeV的加速能量和6×1015cm-3的剂量条件下，将P+离子注入到硅衬底20中。结果，在栅极部分25c、浮栅25d和第一栅电极30f旁边的硅衬底20中形成第一至第六n型源/漏极38a至38f。此外，在该离子注入中，n型杂质还被引入到第二导体30a、控制栅极30d和第一栅极30f中，并且它们被制成n型。
结果，由栅极部分25c、栅极绝缘膜24a、第一和第二n型源/漏极区域28a、28b构成的参考晶体管TRref形成于第一***电路区域I中。另一方面，由控制栅极30d、中间绝缘膜29d、浮栅25d、隧道绝缘膜24b、第三和第四n型源/漏极区域38c、38d构成的闪存单元FL形成于单元区域II中。然后，由第一栅电极30f、栅极绝缘膜28a、第五和第六n型源/漏极区域38e、38f构成的n型MOS晶体管TRn形成于第二***电路区域III中。
此后，去除第七抗蚀图案39。
随后，如图4M所示，第一***电路区域I、单元区域II和n型MOS晶体管TRn被第八抗蚀图案40覆盖。然后，利用5KeV的加速能量和4×1015cm-3的剂量的离子注入条件，通过在第二栅电极30g旁边的硅衬底20中引入p型杂质，来形成第一和第二p型源/漏极区域38g、38h。结果，在第二***电路区域III中n型MOS晶体管TRn旁形成由第二栅电极30g、栅极绝缘膜28b、第一和第二p型源/漏极38g、38h构成的p型MOS晶体管TRp。
P型MOS晶体管TRp与n型MOS晶体管TRn一起构成逻辑电路，比如读出放大器(sense amplifier)。
在离子注入完成之后，去除第八抗蚀图案40。
接着，将对于在获得如图4N所示的剖面结构之前的工艺进行描述。
首先，通过喷溅方法在整个表面上形成厚度约8nm的钴膜之后，将该钴膜退火，以使其与硅反应。然后，通过湿蚀刻，去除器件隔离绝缘膜21上尚未反应的钴膜等，以在硅衬底20的表面层上形成第一至第八硅化钴层41a至41h。尽管在图中未示出，但还在栅电极的顶表面上形成硅化钴层。
随后，通过CVD方法，形成厚度约50nm的氮化硅膜，并且被用作蚀刻停止膜42。然后，通过CVD方法，在蚀刻停止膜42上形成作为第四绝缘膜43的氧化硅膜，蚀刻停止膜42和第四绝缘膜43被制成第一层间绝缘膜44。注意，第四绝缘膜43的厚度在硅衬底20的平坦表面上约为1000nm。
随后，通过CMP(化学机械磨光)方法，将第一层间绝缘膜44的顶表面磨光，以使其平坦。然后，通过光刻将第一层间绝缘膜44图案化，以形成第一至第九孔44a至44i。在这些孔之中，第一孔44a位于垫部分25b的接触区域CR上，并且形成于第一和第二开口30b、29a之内。此外，其余的第二至第九孔44b至44i分别形成于硅化钴层41a至41h上。由于由ONO膜构成的第二绝缘膜26未形成于上述第一孔44a之下，所以可以通过在与第二***电路区域III中的第二至第九孔44b至44i相同的形成条件下形成第一孔44a，以露出垫部分25b的表面。
接着，将对于在获得如图4O所示的剖面结构之前的工艺进行描述。
首先，通过喷溅方法，依次在第一至第九孔44a至44i中和第一层间绝缘膜44上形成Ti(钛)膜和TiN(氮化钛)膜，它们被用作胶膜；利用六氟化钨作为反应气体，通过CVD方法在该胶膜上形成W(钨)膜，以完全填充第一至第九孔44a至44i的内部。然后，通过CMP方法，去除第一层间绝缘膜44的顶表面上所形成的过量W膜和胶膜，它们被留在第一至第九孔44a至44i内作为第一至第九导电塞45a至45i。
在这些导电塞之中，第二至第九导电塞45b至45i经由硅化钴层41a至41h与源/漏极区域38a至38h连接。
另一方面，第一导电塞45a与第一导体25b的接触区域CR电连接。
此外，如图中所示，构成绝缘体29的第二绝缘膜26被构造为比第三绝缘膜28离接触区域CR更远。
接着，将对于在获得如图4P所示的剖面结构之前的工艺进行描述。
首先，在整个表面上形成涂层型的低介电常数绝缘膜46之后，在其上形成氧化硅膜作为覆盖绝缘膜47，以防止低介电常数绝缘膜46受潮；低介电常数绝缘膜46和覆盖绝缘膜47被制成第二层间绝缘膜48。
随后，通过光刻将第二层间绝缘膜48图案化，以在每个塞45a至45i上形成第一至第九接线槽48a至48i。注意，在该光刻中，CHF3和O2的混合气体被用作等离子蚀刻由氧化硅制成的覆盖绝缘膜47的蚀刻气体，O2被用作等离子蚀刻低介电常数绝缘膜46的蚀刻气体。
然后，在沉积TaN层之后，通过喷溅方法在整个表面上形成Cu(铜)膜作为种子层；通过向种子层提供电力，在种子层上形成电解铜镀膜，并且每个接线槽48a至48i被铜镀膜完全填充。此后，通过CMP方法，去除第二层间绝缘膜48上所形成的过量种子层和铜镀膜，它们被留在每个接线槽48a至48i中作为第一至第九铜接线49a至49i。
尽管第一至第九铜接线49a至49i的功能未被特别限定，不过例如，闪存单元FL之上的第四和第五铜接线49d、49e用作NOR型闪存的位线(BL)和源极线(SL)。而且，控制栅极30d用作字线(WL)。
图5B是该工艺已经完成之后的平面图，先前的图4P对应于沿图5B的B-B线所得的剖面图。应注意，图5B中的第一至第九铜接线49a至49i和第二层间绝缘膜28可被省略，以使每层的平面布局易于阅读。
如图所示，第二导体30a被形成为从第一导体25a的栅极部分25c之上延伸到垫部分25b的接触区域CR外部。此外，第二导体30a被绝缘膜包围，处于电漂浮状态下。
这样就完成了按照本发明的半导体器件的基本结构。
该半导体器件具有第一部分L，其中第一绝缘膜24、第一导体25a、第二绝缘膜26和第二导体30a依次形成于硅衬底20上，如图4O所示。此外，该半导体器件具有：第二部分M，其中第一导体25a和第二导体30a、或者第一导体25a和第二绝缘膜26被层叠；第三部分N，其中第二绝缘膜26或第二导体30a未被层叠。然后，在该半导体器件中形成完整具有第一至第三部分L至N的层叠结构体120。
此外，参考晶体管TRref形成于该半导体器件中，如图4P所示，但是参考晶体管TRref的功能未被特别限定。例如，在从工厂运送闪存单元FL之前，参考晶体管TRref被用来检测闪存单元FL的隧道绝缘膜24b的击穿电压。为了检测击穿电压，在经由第二和第三导电塞45b、45c将预定电压施加于第一和第二n型源/漏极区域38a、38b的状态下，经由第一导电塞45a增大栅极部分25c的电势。然后，由于当在栅极绝缘膜24a中造成击穿以允许电子进入栅极部分25c时电流流入第一导电塞45a，所以能够通过检测该电流来检测闪存单元FL的隧道绝缘膜24b(其已经在与栅极绝缘膜24a相同的工艺中形成)的击穿电压。
可选地，如图6所示，上述参考晶体管TRref可被用以产生被输入到读出放大器S/A的参考电流Iref。在这种情况下，将约2V的电压作为栅极电压Vg施加于参考晶体管TRref的栅极部分25c，将约0.5V的电压施加于源-漏极之间。由此，允许参考电流Iref在参考晶体管TRref的源-漏极之间流动并被输入到读出放大器S/A。然后，读出放大器S/A比较闪存单元FL的参考电流Iref和读取电流IBL的大小，并且确定在闪存单元FL中写入1和0中的哪个信息。
由于参考晶体管TRref具有与闪存单元FL相同的温度特性，所以参考电流Iref的大小例如在环境温度升高时变小，并且读取电流IBL变小，从而电流Iref和IBL之差不受温度影响。因此，即使环境温度有所变化，在比较电流Iref和IBL时也难以在读放大器S/A中造成差错，能够准确进行闪存单元FL的读取操作。
按照上述实施例，在利用由ONO膜制成的第一绝缘膜24和第二绝缘膜26作为透过膜的同时，通过离子注入在第二***电路区域III中形成将用于调整阈值的n型杂质扩散区域22a和p型杂质扩散区域23a，如图4B所示。然后，如图4C所示，在离子注入之后完成其作为透过膜的功能的第一和第二绝缘膜24、26在第二***电路区域III上被去除，第一***电路区域I的接触区域CR上的第二绝缘膜26也同时被去除。因此，该实施例不需要用于去除接触区域CR上第二绝缘膜26的附加掩膜工艺，并且能够在抑制工艺数量增加的同时可选择地去除接触区域CR上的第二绝缘膜26。
此外，在图4C的蚀刻工艺中，在第一***电路区域I中仅去除第二绝缘膜26，而在第二***电路区域III中去除第一和第二绝缘膜24、26这两层，从而第二***电路区域III中的蚀刻量变得大于第一***电路区域I中的蚀刻量。为此，通过在该工艺中将蚀刻量设定为第二***电路区域III中的蚀刻量，就能够在完全去除第一***电路区域I中的第二绝缘膜26的同时，防止第二***电路区域III中第一和第二绝缘膜24、26的过量蚀刻。因而，由于比如本发明的初步说明中所述的第一至第三实例的器件隔离绝缘膜21的蚀刻不出现在第二***电路区域III中，所以能够防止由于器件隔离绝缘膜21的蚀刻所造成的导电塞45f至45i和硅衬底20之间的短路，减少了残次半导体器件的数量和改善了生产力。
(3)第二实施例
尽管在第一实施例中形成了具有作为栅极的第一导体25a的晶体管，但是还可能形成具有作为电极的第一导体25a和第二导体30的电容器。在该实施例中，上述第一导体被用于泵电容(pumping capacitor)，以产生用于控制闪存单元的高电压。
图7A至图7G是按照本发明第二实施例的半导体器件的工艺中的剖面图；图8A至图8C是其平面图。在这些图中，与第一实施例相同的附图标记附属于第一实施例中所述的元件，并且在下文中将省略它们的说明。
首先，将对于获得如图7A所示的剖面结构之前的工艺进行描述。
首先，如第一实施例的图4E所示，通过利用第二抗蚀图案18作为蚀刻掩膜，将第一和第二导电膜25、30和绝缘体29图案化。然而，如第一实施例中所示的栅极部分25b未形成于第一***电路区域I上的通过图案化而形成的第一导体25a中，如图7A所示。
图8A是在该图案化完成时的平面图，上述图7A对应于沿图8A的C-C线所得的剖面图。如图中所示，第一导体25a被图案化成电容器下电极的矩形形状。
接着，在50KeV的加速能量和6×1014cm-3的剂量条件下，如图7B所示，经过第三抗蚀图案31的第三窗口31a将As离子注入到硅衬底20中，并且在浮栅25d旁边的硅衬底20中形成第二和第三n型源/漏极延伸体32c、32d。此后去除第三抗蚀图案31。
随后，如图7C所示，在整个表面上形成氮化硅膜之后，回蚀刻该氮化硅膜，并且被留在第一绝缘体30和浮栅25d的侧表面上作为第一绝缘侧壁33。
接着，如图7D所示，第四抗蚀图案34形成于每个区域I至III上，通过利用第四抗蚀图案34作为掩膜，对第二导体30a和第二导电膜30进行等离子蚀刻。由此，第一开口30b形成于接触区域CR上的第二导体30a中，第二导体30a被图案化成电容器上电极的矩形形状。第二导电膜30被图案化，以在第二***电路区域III中形成第一和第二栅电极30f、30g和接线30e。
此后去除第四抗蚀图案34。
图8B是当该工艺结束时的平面图，上述图7D对应于沿图8B的D-D线所得的剖面图。
接着，将对于在获得如图7E所示的剖面结构之前的工艺进行描述。
首先，通过进行第一实施例的图4I和图4J中所述的工艺，在第一和第二栅极30f、30g旁边的硅衬底20中形成第一、第二n型源/漏极延伸体32e、32f和第一、第二p型源/漏极延伸体32g、32h。然后，在通过CVD方法在整个表面上形成氧化硅膜之后，回蚀刻该氧化硅膜，以在第二导体30a、控制栅极30d、接线30e、第一和第二栅电极30f、30g的侧表面上形成第二绝缘侧壁37。
通过在该回蚀刻之后进行少量的过量蚀刻，去除第一开口之下由氧化硅膜制成的第三绝缘膜28，以形成第二开口29a；并且接触区域CR从第二开口29a露出。注意，该回蚀刻被进行到留下由ONO膜所构成的第二绝缘膜26的程度，从而不会出现***电路区域中器件隔离绝缘膜21大量减少的问题。
而且，作为该回蚀刻的结果，浮栅25d之下的第一绝缘膜24被图案化成隧道绝缘膜24b，并且第一和第二栅电极30f、30g之下的第三绝缘膜28被图案化成栅极绝缘膜28a、28。
随后，通过进行第一实施例中所述的图4L和图4M的离子注入工艺，在浮栅25d与第一和第二栅电极30f、30g旁边的硅衬底20中形成第三至第六n型源/漏极区域38c至38f和第一、第二p型源/漏极区域38g、38h。
接着，通过进行第一实施例中所述的图4N和图4O的工艺，完成与图7G的剖面图中一样的闪存单元FL、n型MOS晶体管TRn和p型晶体管TRp的基本结构。然后，如图7G所示，形成具有到达第二导体30a的深度的第十孔44j，并且在该孔中形成与第二导体30a电连接的第十导电塞45j。
图8C是当该工艺结束时的平面图，上述图7F对应于沿图8C的E-E线所得的剖面图。
此后，通过进行第一实施例的图4P中所述的相同工艺，形成第二层间绝缘层和铜接线，以完成按照该实施例的半导体器件的基本结构。
在半导体器件中，如图7G中所示，第一和第二导体25a、30a之间的构成导体29的绝缘膜26用作电容器介电膜，并且第一、第二导体25a、30a和绝缘膜26构成电容器Q。
尽管电容器Q的功能未被特别限定，但是优选地，将电容器Q用作电压升压电路(voltage boost circuit)中的泵电容器，其使1.2V的电源电压升压，以产生10V的高电压。当对闪存单元FL进行写入或擦除时，以这种方式获得的高电压被施加于控制栅极30d，借此，经由隧道绝缘膜24b向浮栅25d注入电子/或从浮栅25d取出电子。
此外，由于第二开口29a的直径被设定为小于电容器Q中第一开口30b的直径，所以第二绝缘膜26被构造为在第一开口30b的侧表面和第一导体25a之间扩展，如虚线圆中所示。按照这样的结构，第二绝缘膜26总是存在于第一导体25a和第二导体30a之间，从而不会经由第二绝缘膜26降低电容器Q的击穿电压。
按照上述实施例，如第一实施例中的图4B和图4C中所示，在去除第一和第二绝缘膜24、26的同时，去除第一***电路区域I的接触区域CR上的由ONO膜制成的第二绝缘膜26，该第一和第二绝缘膜24、26在通过离子注入来形成用于调整晶体管阈值的杂质区域22a、23b时被用作透过膜。结果，变得能够在接触区域CR上可选择地去除第二绝缘膜，不会增加掩膜工艺，并且不会出现比如本发明的初步说明中所述的第一至第三实例的器件隔离绝缘膜21的蚀刻。
(4)第三实施例
在该实施例中，第一实施例中所述的第一导体25a被用作电阻器元件。
图9A至图9I是按照本发明第三实施例的半导体器件的工艺中的剖面图，图10是其平面图。在这些图中，与第一实施例相同的附图标记附属于第一实施例中所述的元件，并且在下文中将省略它们的说明。
首先，将对于在获得如图9A所示的剖面结构之前的工艺进行描述。
首先，在进行第一实施例的图4B的工艺之后，在第二绝缘膜26上形成第一抗蚀图案27，该第一抗蚀图案27包括在第一导电膜25的两个接触区域CR上的第一窗口27a。然后，通过利用第一抗蚀图案27作为掩膜，通过光刻，去除接触区域CR上的第二绝缘膜26，以及去除第二***电路区域III上的第一和第二绝缘膜24、26。此后，去除第一抗蚀图案27。
接着，如图9B所示，利用与第一实施例相同的氧化条件，热氧化未被第二绝缘膜26覆盖的硅，该氧化所形成的热氧化膜被用作第三绝缘膜28。然后，在由第三绝缘膜28和第二绝缘膜26构成的绝缘体29上形成多晶硅膜作为第二导电膜30。
随后，如图9C所示，通过光刻，图案化第一、第二导电膜25、30和绝缘体29，第一***电路区域I中未被蚀刻而留下的第一和第二导电膜25、30被制成第一和第二导体25a、30a；单元区域II中的第一、第二导电膜25、30和绝缘体被分别制成浮栅25d、控制栅极30d和中间绝缘膜29d。
接着，如图9D所示，经过第三抗蚀图案31的第三窗口31a，将n型杂质离子注入到硅衬底20中，在浮栅25d旁边的硅衬底20上形成第二和第三n型源/漏极延伸体32c、32d。
此后去除第三抗蚀图案31。
接着，如图9E所示，在整个表面上形成氮化硅膜之后，回蚀刻该氮化硅膜，以在第二导体30a和浮栅25d的侧表面上将它留作为第一绝缘侧壁33。
随后，如图9F所示，在利用第四抗蚀图案34(该第四抗蚀图案含有与第一导体25a的两个接触区域CR相对应的两个第四窗口34a)作为蚀刻掩膜的同时，蚀刻第二导体30a和第二导电膜30。结果，第二导电膜30被图案化，并且第一开口30b形成于接触区域CR上；第二***电路区域III上的第二导电膜30被图案化，并且形成第一和第二栅电极30f、30g。此外，已经在器件隔离绝缘膜21上延伸的第二导电膜30也被图案化成接线30e。
此后，去除图案化中所用的第四抗蚀图案34。
接着，如图9G所示，在第一和第二栅电极30f、30g旁边的硅衬底20中形成第五、第六n型源/漏极延伸体32e、32f和第一、第二p型源/漏极延伸体32g、32h。
然后，在通过CVD方法在整个表面上形成氧化硅膜之后，该氧化硅膜被回蚀刻，以在第二导体30a、控制栅极30d、接线30e、第一和第二栅电极30f、30g的侧表面上形成第二绝缘侧壁37。
而且，作为回蚀刻的结果，浮栅25d之下的第一绝缘膜24被图案化成隧道绝缘膜24b，第一和第二栅电极30f、30g之下的第三绝缘膜28被图案化成栅极绝缘膜28a、28b。进而，去除第一导体25a的接触区域CR上的第三绝缘膜28，形成比第一开口30b更小的第二开口29a，并且接触区域CR被露出于第二开口29a上。
随后，如图9H所示，在浮栅25d、第一和第二栅电极30f、30g旁边的硅衬底20中形成第三至第六n型源/漏极延伸体32c至32f和第一、第二p型源/漏极延伸体32g、32h。
接着，通过进行第一实施例中所述的图4H至图4O的工艺，如图9I所示，在第一层间绝缘膜44中形成第一、第四至第九孔44a、44d至44i；然后，在这些孔中形成第一、第四至第九导电塞45a、45d至45i。
利用前述工艺，完成了闪存单元FL、n型MOS晶体管TRn和p型MOS晶体管TRp的基本结构。
图10是当这些工艺已完成时的平面图，上述图9I对应于沿图10的F-F线所得的剖面图。
此后，通过进行与第一实施例的图4P中所述相同的工艺，形成第二层间绝缘层和铜接线，以完成按照该实施例的半导体器件的基本结构。
在半导体器件中，如图9I所示，第一孔44a中的两个孔以一定间隔形成于第一导体25a上，并且在每个第一孔44a中形成第一导电塞45a。然后，如图中所示形成电阻器元件R，其具有作为端子的两个第一导电塞45a和作为电阻器的第一导体25a。
电阻器R的功能未被特别限定，可以是逻辑电路中所需的电阻器。
同时，第二绝缘膜26上的第二导体30a处于电漂浮状态中，并且与上述电阻元件R电连接。然而，如果第二导体与接近第一开口30b的第一导体25a短路，则担心应当流入第一导体25a中的电流却流入第二导体30a中，降低了高于指定值的电阻元件R的电阻。
从这样的观点来看，第二开口29a的直径被形成为小于第一开口30b的直径。据此，第二绝缘膜26被构造为在第一开口30b的侧表面和第一导体25a之间扩展，如虚线圆所示，从而与第二实施例相似，在第一导体25a和第二导体30a之间不出现短路。结果，能够控制与第一和第二导体25a、30a之间的短路相关联的电阻元件R的电阻变化，由此能够获得所设计的电阻。
而且，在上述实施例中，在去除第一和第二绝缘膜24、26的同时去除第一***电路区域I的接触区域CR上的由ONO膜制成的第二绝缘膜26，该第一和第二绝缘膜24、26在通过离子注入来形成用于调整晶体管阈值的杂质区域22a、23b时被用作透过膜，如第一实施例中的图4B至图4C所述。为此，能够可选择地去除接触区域CR上的第二绝缘膜，而不增加工艺的数量。
进而，与第一实施例相似，在去除第一和第二绝缘膜24、26的工艺中，第二***电路区域III的蚀刻量大于第一***电路区域I中的蚀刻量。因此，通过将该工艺中的蚀刻量设定为第二***电路区域III中的蚀刻量，能够在完全去除接触区域CR上的第二绝缘膜26的同时，防止第二***电路区域III中的蚀刻量变得过量，由此能够防止第二***电路区域III的器件隔离绝缘膜21被蚀刻。
(5)第四实施例
在第一实施例中，第二导体30a被留在第一***电路区域I中，但是它在该实施例中第二导体30a是在该工艺期间中途被去除的。
图11A至图11M是按照本发明第四实施例的半导体器件的工艺中的剖面图。在这些图中，与第一实施例相同的附图标记附属于第一实施例中所述的元件，并且在下文中将省略它们的说明。
首先，通过进行第一实施例所述的图4C的工艺，第二绝缘膜26被图案化，如图11A所示。然而，尽管在第一实施例中第二绝缘膜26在图案化之后也被留在除接触区域CR之外的第一***电路区域I中，但是在该实施例中，第二绝缘膜26通过图案化被仅留在单元区域II中。
随后，如图11B所示，利用与第一实施例相同的氧化条件，热氧化第一***电路区域I上的由多晶硅制成的第一导电膜25和第二***电路区域III上的硅衬底20。然后，通过该氧化所形成的热氧化膜被用作第三绝缘膜28，并且第三绝缘膜28和第二绝缘膜26被制成绝缘体29。
然后，通过进行与第一实施例的图4E相同的工艺，第一导电膜25、绝缘体29和第二导电膜30被图案化，如图11C所示。结果，在第一***电路区域I中形成第一导体25a、构成绝缘体29的第三绝缘膜28和第二导体30a的层叠体。然后，在单元区域II中形成浮栅25d(其随后将构成闪存单元)、中间绝缘膜29d和控制栅极30d的层叠体。
接着，如图11D所示，以与第一实施例的图4F相同的方式，经过第三抗蚀图案31的第三窗口31a，将n型杂质离子注入到硅衬底20中。利用该离子注入，在浮栅25d和栅极部分25c旁边的硅衬底20中形成第一至第四n型源/漏极延伸体32a至32d。此后，去除第三抗蚀图案。
随后，如图11E所示，在整个表面上形成氮化硅膜之后，该氮化硅膜被回蚀刻，以在第二导体30a和浮栅25d的侧表面上将它留作为第一绝缘膜侧壁33。
接着，将对于在获得如图11F所示的剖面结构之前的工艺进行描述。
首先，在每个区域I至III上形成第四抗蚀图案34。第四抗蚀图案34覆盖单元区域II并且在第二***电路区域III上具有栅电极形状。第一***电路区域I未被第四抗蚀图案34覆盖而是被露出。
然后，在利用第四抗蚀图案34作为掩膜的同时，使用Cl2和O2的混合气体作为蚀刻气体，对第一***电路区域I的第二导体30a和第二***电路区域II的第二导电膜30进行等离子蚀刻。结果，去除了全部第二导体30a，以露出第三绝缘膜28，并且第一绝缘侧壁33从第一***电路区域I中的第三绝缘膜28顶表面突出，获得了露出这些侧壁的侧表面33a的结构。然后，第二导电膜30被图案化成第一和第二栅电极30f、30g。
此后去除第四抗蚀图案34。
随后，如图11G所示，经过第五抗蚀图案35的第五窗口35a，将n型杂质离子注入到硅衬底20中，以在第一栅电极30f旁边的硅衬底20中形成第五和第六n型源/漏极延伸体32e、32f。此后，去除第五抗蚀图案35。
接着，如图11H所示，经过第六抗蚀图案36的第六窗口36a，将p型杂质离子注入到硅衬底20中，以在第二栅电极30g旁边的硅衬底20中形成第一和第二p型源/漏极延伸体32g、32h。此后，去除第六抗蚀图案36。
接着，将对于在获得如图11I所示的剖面结构之前的工艺进行描述。
首先，在通过CVD方法在整个表面上形成氧化硅膜之后，该氧化硅膜被回蚀刻，以在第一绝缘侧壁33的侧表面33a(参见图11E，其在去除第二导体30a之后已被露出)上和在第三绝缘膜28上形成第二绝缘侧壁37。第二绝缘侧壁37还形成于控制栅极30d和第一、第二栅电极30f、30g上。
此外，通过继续该回蚀刻，利用第二绝缘侧壁37作为掩膜，蚀刻垫部分25b上的构成绝缘体29的第三绝缘膜28。由此，垫部分25b的第三绝缘膜28被图案化以形成第三开口29b，并且获得这样的结构：其中第二绝缘侧壁37的弯曲表面37a与第三开口29b的侧表面一起呈连续形状，如虚线圆所示。
此外，在第二绝缘侧壁37用作掩膜的同时，通过回蚀刻来图案化第一绝缘膜24；第一绝缘膜24分别被留在栅极部分25c和浮栅25d之下作为栅极绝缘膜24a和隧道绝缘膜24b。
而且，第三绝缘膜28在第二***电路区域III中被图案化，并且它被留在第一和第二栅极30f、30g之下作为栅极绝缘膜28a、28b。
随后，与第一实施例中所述图4L的工艺相似，利用第七抗蚀图案39作为掩膜，通过离子注入，在栅极部分25c、浮栅25d和第一栅电极30f旁边的硅衬底20中形成第一至第六n型源/漏极延伸体38a至38f，如图11J所示。此后，去除第七抗蚀图案39。
利用前述工艺，已完成参考晶体管TRref、闪存单元FL和n型MOS晶体管TRn的基本结构。
接着，与第一实施例中所述图4M的工艺相似，利用第八抗蚀图案40作为掩膜，通过离子注入，在第二栅电极30g旁边的硅衬底20中形成第一和第二p型源/漏极区域38g、38h，如图11K所示。在该离子注入结束之后，去除第八抗蚀图案40。然后，利用该工艺，在第二***电路区域III中完成第一实施例中所述的p型MOS晶体管TRp。
随后，通过进行第一实施例的图4N的工艺，在每个源/漏极区域38a至38h的表面层上形成第一至第八硅化物层41a至41h，并且它们之上的第一层间绝缘膜44被图案化，以形成第一至第九孔44a至44i。
随后，通过进行第一实施例的图4O的工艺，在第一至第九孔44a至44i中形成与每个源/漏极区域38a至38h电连接的第一至第九导电塞45a至45i。
在此后进行第二层间绝缘膜和铜接线的形成工艺，但由于这些工艺与第一实施例相同，所以省略它们的说明。
按照上述实施例，能够去除接触区域CR上的第二绝缘膜26，由于第一至第三实施例中所述的原因，无需在图11A所示工艺中增加过量掩膜的工艺；并且能够在去除第二绝缘膜26时防止器件隔离绝缘膜21被蚀刻。
此外，在图11F所示的工艺中，第四抗蚀图案34被形成为不覆盖第一***电路区域I；并且蚀刻和去除第一***电路区域I上的第二导体30a。按照该方法，没有像第一实施例的图4H中那样在第四抗蚀图案34中形成第四窗口34a，从而不需要考虑第四窗口34a和第二导体30a之间的对准，并且能够放松第四抗蚀图案34的对准准确性。而且，由于能够借助未形成的第四窗口34a的数量来简化第四抗蚀图案34的形状，所以用以形成第四抗蚀图案34所需的曝光数据变得小于第一实施例的曝光数据，能够减少用以建立曝光数据的工作。
(6)第五实施例
图12A至12C是按照本发明第五实施例的半导体器件的工艺中的剖面图。在这些图中，与第一实施例相同的附图标记附属于第一实施例中所述的元件，并且在下文中将省略它们的说明。
首先，将对于在获得如图12A所示的剖面结构之前的工艺进行描述。
首先，通过进行第一实施例的图4C的工艺，在第二和第三绝缘膜26、28上形成具有约180nm厚度的多晶硅膜作为第二导电膜30，如图12A所示。
此后，形成具有约70nm或更大厚度的氮化硅膜作为抗反射膜50，其在图案化第一和第二导电膜25、30期间防止曝光光线的反射。
接着，如图12B所示，在抗反射膜50上形成第二抗蚀图案18；通过利用第二抗蚀图案18作为掩膜，蚀刻抗反射膜50、第一和第二导电膜25、30、绝缘体29。对于由多晶硅制成的第一和第二导电膜25、30，在蚀刻中用Cl2和O2的混合气体作为蚀刻气体。此外，对于由氮化硅膜制成的抗反射膜50和由ONO膜制成的第二绝缘膜26，使用CH3和O2的混合气体作为蚀刻气体。
作为该蚀刻的结果，第一***电路区域I上的第一和第二导电膜25、30被制成第一和第二导体25a、30a；单元区域II上的第一和第二导电膜25、30和绝缘体20被分别制成浮栅25d、控制栅极30d和中间绝缘膜29d。
此后去除第二抗蚀图案18。
随后，如图12C所示，在利用具有70nm或更大厚度的厚抗反射膜50作为掩膜、并且通过抗反射膜50来防止离子被注入到第二***电路区域III中的控制栅极30d和第二导电膜30中的同时，在50KeV的加速能量和6×1015cm-3的剂量条件下，将n型杂质As离子注入到硅衬底20中。由此，在浮栅25d和栅极部分25c旁边的硅衬底20中形成第一至第四n型源/漏极延伸体32a至32d。
此后，通过进行第一实施例中所述的图4G至图4P的相同工艺，完成了按照本发明的半导体器件的基本结构。
在上述实施例中，如图12A所示，控制栅极30d上的抗反射膜50具有等于或大于70nm的厚度，从而抗反射膜50能够在通过离子注入来形成第一至第四n型源/漏极延伸体32a至32d时阻挡离子。因此，第三抗蚀图案31(参见图4F)不是必需的，该第三抗蚀图案是在第一实施例中形成的，以在离子注入期间防止n型杂质被注入到第二导电膜30中；并且能够在第三抗蚀图案形成工艺的数量上简化工艺。
图13是在通过检测有多少As-离子取决于由氮化硅膜制成的抗反射膜50的厚度而被阻挡时所得的曲线图。特别地，在该检验中，已经计算出B+的浓度和As-的浓度之比的百分比，B+在图4M的工艺中被离子注入到第二栅电极30g中以实现低电阻，As-在图4O的离子注入工艺中在穿过抗反射膜50之后被注入到第二栅电极30g中。图13的纵坐标轴表示该百分比。
如图13所示，通过将由氮化硅膜制成的抗反射膜50的厚度设定为70nm或更大，可理解几乎所有As-被抗反射膜50阻挡。
(7)第六实施例
图14A至图14Y是按照本发明第六实施例的半导体器件的工艺中的剖面图，图15A至图15C是其平面图。
在该实施例中，因为形成了比第一实施例数量大得多的晶体管，所以，尽管与第一实施例相似地制造逻辑嵌入存储器比如FPGA，但是能够在很大程度上改善逻辑嵌入存储器的功能，。
首先，将对于在获得如图14A所示的剖面结构之前的工艺进行描述。
首先，在限定有第一、第二***电路区域I、III和单元区域II的硅衬底60中形成用于STI的沟道60a；并且氧化硅在沟道60a中被形成为器件隔离绝缘膜61。然后，硅衬底60的整个表面被热氧化，以形成具有约10nm厚度的热氧化膜，并且它被用作牺牲绝缘膜59。
注意，硅衬底60的第二***电路区域III被进一步划分成高电压晶体管形成区域IIIH、中电压晶体管形成区域IIIM和低电压晶体管形成区域IIIL。
接着，如图14B所示，在牺牲绝缘膜59上形成含有第一窗口62a的第一抗蚀图案62，其中露出了高电压晶体管形成区域IIIH和单元区域II中的形成n型MOS晶体管的一区域。一部分的第一***电路区域I也从第一窗口62a露出。然后，经过第一窗口62a，将n型杂质的P+离子，离子注入到硅衬底60中，以在硅衬底60的深处部分中形成第一n阱63。尽管离子注入的条件未被特别限定，但在该实施例中利用2MeV的加速能量和2×1013cm-3的剂量。
此后去除第一抗蚀图案62。
接着，如图14C所示，光致抗蚀剂被涂布于牺牲绝缘膜59上，并且被曝光和显影以形成第二抗蚀图案58。第二抗蚀图案58具有第二窗口58a，其中露出了高电压晶体管形成区域IIIH和单元区域II中的形成n型MOS晶体管的一区域。一部分的第一***电路区域I也从第二窗口58a露出。
此外，在第二抗蚀图案58中，在中电压晶体管形成区域IIIM和低电压晶体管形成区域IIIL中分别要形成n型MOS晶体管的区域上，形成第三和第四窗口58b、58c。
然后，通过利用第二抗蚀图案58作为掩膜，基于第一条件(400KeV的加速能量和1.5×1013cm-3的剂量)和第二条件(100KeV的加速能量和1.5×1013cm-3的剂量)的离子注入，将p型杂质的B+离子，注入到硅衬底60中，来形成第一至第三p阱64至66。
在高电压晶体管形成区域IIIH中形成具有高阈电压的N型MOS晶体管和具有低阈电压的n型MOS晶体管，后者的阈电压由第一p阱64控制。
此后去除第二抗蚀图案58。
接着，如图14D所示，在每个区域I至III中形成第三抗蚀图案67，该第三抗蚀图案67在高电压晶体管形成区域IIIH中要形成具有高阈电压的n型MOS晶体管的一区域上含有第五窗口67a。在第三抗蚀图案67中，除第五窗口67a之外，还在中电压晶体管形成区域IIIM和低电压晶体管形成区域IIIL中要形成n型MOS晶体管的这些区域上形成第六和第七窗口67b、67c。
然后，通过基于100KeV的加速能量和6×1012cm-3的剂量条件，将p型杂质的B+离子，注入到硅衬底60中，来形成第四至第六p阱68至70。
在这些阱之中，第四p阱68控制具有高阈电压的n型MOS晶体管的阈电压，这些晶体管将随后被形成于高电压晶体管形成区域IIIH中。另一方面，第五和第六p阱69、70具有用于n型MOS晶体管的沟道停止层功能，这些晶体管将随后被形成于中电压晶体管形成区域IIIM和低电压晶体管形成区域IIIL中。
此后去除第三抗蚀图案67。
随后，如图14E所示，在每个区域I至III中形成第四抗蚀图案71，该第四抗蚀图案71在每个区域IIIH、IIIM、IIIL中要形成p型MOS晶体管的区域上含有第八至第十窗口71a至71c。
然后，通过利用第四抗蚀图案71作为掩膜，基于第一条件(600KeV的加速能量和1.5×1013cm-3的剂量)和第二条件(240KeV的加速能量和3×1012cm-3的剂量)的离子注入，将n型杂质的P+离子，注入到硅衬底60中，来形成第二至第四n阱72至74。
在高电压晶体管形成区域IIIH中形成具有高阈电压的P型MOS晶体管和具有低阈电压的p型MOS晶体管，后者的阈电压由第二p阱72控制。
此后去除第四抗蚀图案71。
接着，如图14F所示，在每个区域I至III上形成第五抗蚀图案75，该第五抗蚀图案75在高电压晶体管形成区域IIIH中要形成具有高阈电压的p型MOS晶体管的一区域上含有第十一窗口75a。在第五抗蚀图案75上，在中电压晶体管形成区域IIIM和低电压晶体管形成区域IIIL中要形成p型MOS晶体管的区域上形成第十二和第十三窗口75b、75c。
然后，在利用第五抗蚀图案75作为掩膜的同时，基于240KeV的加速能量和6.5×1012cm-3的剂量条件，通过将n型杂质的P+离子，注入到硅衬底60中，来形成第五至第七n阱76至78。
在这些阱之中，第五n阱76控制具有高阈电压的p型MOS晶体管的阈电压，这些晶体管将随后被形成于高电压晶体管形成区域IIIH中。另一方面，第六和第七n阱77、78具有用于p型MOS晶体管的沟道停止层功能，这些晶体管将随后被形成于中电压晶体管形成区域IIIM和低电压晶体管形成区域IIIL中。
此后去除第五抗蚀图案75。
随后，如图14G所示，在每个区域I至III上形成第六抗蚀图案79，该第六抗蚀图案79在第一***电路区域I和单元区域II上含有第十四窗口79a。然后，在利用第六抗蚀图案79作为掩膜的同时，在40KeV的加速能量和6×1013cm-3的剂量条件下，将p型杂质的B+，离子注入到硅衬底60中，形成第一p型杂质扩散区域80。第一p型杂质扩散区域80用以控制将随后被形成于单元区域II中的闪存单元的阈电压。
此后，去除第六抗蚀图案79。
接着，将对于在获得如图14H所示的剖面结构之前的工艺进行描述。
首先，通过氢氟酸溶液的湿蚀刻来去除牺牲绝缘膜59，以露出硅衬底60的干净表面。然后，在设定衬底温度为900℃至1050℃的热处理条件下，在Ar和O2的混合气氛中，在硅衬底60上形成具有约10nm厚度的热氧化膜，并且该热氧化膜被用作第一绝缘膜81。第一绝缘膜81将随后成为闪存单元的隧道绝缘膜。
随后，将对于在获得如图14I所示的剖面结构之前的工艺进行描述。
首先，通过使用SiH4和PH3作为反应气体的低压CVD方法，以约90nm的厚度，在第一绝缘膜81上形成其中原位掺杂有磷的多晶硅膜；并且该多晶硅膜被用作第一导电膜82。随后，第一导电膜82通过光刻被图案化，并且将其从第二***电路区域III中去除。单元区域II中的第一导电膜82在字线方向上变成带状。
接着，通过利用低压CVD方法，分别以5nm和10nm的厚度，将在第一导电膜82和第二***电路区域III中的第一绝缘膜81上依次形成氧化硅膜和氮化硅膜。此外，在约950℃的衬底温度条件下，在O2气氛中氧化氮化硅膜的表面，以在该膜的表面上形成具有约3nm厚度的氧化硅膜。结果，在整个表面上形成ONO膜作为第二绝缘膜83；其中ONO膜由氧化硅膜、氮化硅膜和氧化硅膜依次层叠而成。
注意，由于在氧化ONO膜中的氮化硅膜时的热处理或者在形成图14H所示的第一绝缘膜81时的热处理，所以形成于硅衬底60中的阱中的杂质扩散约0.1μm至0.2μm或更多，并且这些阱中的杂质分布变宽。
随后，如图14J所示，在每个区域I至III上形成第七抗蚀图案84，该第七抗蚀图案84在中电压晶体管形成区域IIIM中形成n型晶体管的一区域上含有第十五窗口84a。然后，在利用第七抗蚀图案84作为掩膜并且利用第一、第二绝缘膜81、83作为透过膜的同时，在30KeV的加速能量和5×1012cm-3的剂量条件下，将p型杂质的B+，离子注入到硅衬底60中。结果，在中电压晶体管形成区域IIIM中形成用于调整n型晶体管阈电压的第二p型杂质扩散区域85。
此后，去除第七抗蚀图案84。
接着，如图14K所示，在每个区域I至III上形成第八抗蚀图案86，该第八抗蚀图案86在中电压晶体管形成区域IIIM中形成p型晶体管的一区域上含有第十六窗口86a。然后，在利用第八抗蚀图案86作为掩膜和利用第一、第二绝缘膜81、83作为透过膜的同时，在150KeV的加速能量和3×1012cm-3的剂量条件下，将n型杂质的As-离子，离子注入到硅衬底60中。结果，在中电压晶体管形成区域IIIM中形成用于调整p型晶体管阈电压的第一n型杂质扩散区域87。
此后，去除第八抗蚀图案86。
接着，如图14L所示，光致抗蚀剂被涂布于第二绝缘膜83上，并且它被曝光和显影，以形成第九抗蚀图案88，该第九抗蚀图案88在低电压晶体管形成区域IIIL上含有第十七窗口88a。
具有高阈电压和低阈电压的两n型MOS晶体管和具有高阈电压和低阈电压的两p型MOS晶体管将随后被形成于低电压晶体管形成区域IIIL中，并且上述第十七窗口88a被形成于将形成具有高阈电压的n型MOS晶体管的区域上。
然后，在利用第一和第二绝缘膜81、83作为透过膜的同时，在10KeV的加速能量和5×1012cm-3的剂量条件下，将p型杂质的B+，离子注入到硅衬底60中。结果，在低电压晶体管形成区域IIIL中形成用于调整具有高阈电压的n型晶体管的阈电压的第三p型杂质扩散区域89。
此后，去除第九抗蚀图案88。
随后，如图14M所示，在每个区域I至III上形成第十抗蚀图案90，该第十抗蚀图案90在低电压晶体管形成区域IIIL中形成具有高阈电压的p型晶体管的一区域上含有第十窗口90a。然后，在利用第一和第二绝缘膜81、83作为透过膜的同时，在100KeV的加速能量和5×1012cm-3的剂量条件下，将n型杂质的As+离子，离子注入到硅衬底60中；形成用于调整具有高阈电压的p型晶体管的阈电压的第二n型杂质扩散区域91。
在离子注入完成之后去除第十抗蚀图案90。
利用前述工艺，已完成扩散区域85、87、89、91的形成，这些扩散区域用于控制第二***电路区域III中晶体管的阈电压，从而在下面的工艺中就不再需要第二***电路区域III中的第一和第二绝缘膜81、83，所述第一和第二绝缘膜在通过离子注入来形成扩散区域时用作透过膜。
因此，在图14N所示的下一工艺中，去除第二***电路区域III中的第一和第二绝缘膜81、83。为此，如图14N所示，在第二绝缘膜83上形成覆盖单元区域II的第十一抗蚀图案92。第一***电路区域I中第一导电膜82的接触区域CR和第二***电路区域III未被第十一抗蚀图案92覆盖而是露出的。
接着，在利用第十一抗蚀图案92作为掩膜的同时，通过利用CH3和O2混和气体进行等离子蚀刻并随后通过HF溶液进行湿蚀刻，蚀刻和去除接触区域CR上的第二绝缘膜83和第二***电路区域III中的第一、第二绝缘膜81、83。结果，第二绝缘膜83仅留在除接触区域CR之外的区域中，并且露出第二***电路区域III中的硅衬底60。
然后，在通过氧灰化去除第十一抗蚀图案92之后，通过湿处理来清洁硅衬底60的表面。
接着，将对于在获得如图14O所示的剖面结构之前的工艺进行描述。
首先，利用衬底温度被设定为850℃的氧化条件，第二***电路区域III中露出的硅衬底60表面仅被热氧化13nm的厚度，该热氧化所形成的热氧化膜被用作第三绝缘膜94。在该热氧化中，由热氧化膜制成的第三绝缘膜94还形成于第一导电膜82的接触区域CR上，该接触区域CR未被第二绝缘膜83覆盖而是露出的。
接着，第十二抗蚀图案93形成于单元区域II和高电压晶体管形成区域IIIH上。然后，在利用第十二抗蚀图案93作为掩膜的同时，通过利用HF溶液进行湿蚀刻，蚀刻和去除中电压晶体管形成区域IIIM和低电压晶体管形成区域IIIL上的第三绝缘膜94。此外，在该蚀刻中，第一导电膜82的接触区域CR上由热氧化膜制成的第三绝缘膜94也被蚀刻，由此露出接触区域CR。
此后，去除第十二抗蚀图案93。
接着，将对于在获得如图14P所示的剖面结构之前的工艺进行描述。
首先，利用在氧气氛中将衬底温度设定为850℃的氧化条件，中电压晶体管形成区域IIIM和低电压晶体管形成区域IIIL中露出的硅衬底60表面仅被热氧化6nm的厚度，该热氧化所形成的热氧化膜被用作第四绝缘膜96。与先前的第三绝缘膜94相似，第四绝缘膜96还形成于第一导电膜82的接触区域CR上。
随后，在单元区域II、高电压晶体管形成区域IIIH和中电压晶体管形成区域IIIM上形成第三抗蚀图案95。然后，在利用第十三抗蚀图案95作为掩膜的同时，通过利用HF溶液进行湿蚀刻，蚀刻和去除接触区域CR和低电压晶体管形成区域IIIL上的第四绝缘膜96。
此后，去除第十三抗蚀图案95。
接着，将对于在获得如图14Q所示的剖面结构之前的工艺进行描述。
首先，利用在氧气氛中将衬底温度设定为850℃的氧化条件，未被第二至第四绝缘膜83、94、96覆盖的区域的硅仅被热氧化约2.2nm的厚度。由此，在由多晶硅制成的第一导电膜82的接触区域CR和低电压晶体管形成区域IIIL中的硅衬底60的表面上形成具有约2.2nm厚度的热氧化膜，作为第五绝缘膜97。第五绝缘膜97被形成为邻近于第二绝缘膜83；第二和第五绝缘膜83、97构成绝缘体99。注意，以这种方式形成于接触区域CR中的第五绝缘膜97的厚度比第二绝缘膜38薄得多。
此外，作为通过热氧化来形成第五绝缘膜97的结果，第三绝缘膜94和第四绝缘膜96的最终厚度分别变为16nm和17nm。
随后，通过利用SiH4作为反应气体的低压CVD，在整个表面上形成具有约180nm厚度的非掺杂多晶硅膜，作为第二导电膜100。
接着，将对于在获得如图14R所示的剖面结构之前的工艺进行描述。
首先，光致抗蚀剂被涂布于第二导电膜100上，并且被曝光和显影，以形成第十四抗蚀图案101。接着，通过利用第十四抗蚀图案101作为蚀刻掩膜，将第一、第二导电膜82、100和绝缘体99图案化。该图案化是在等离子蚀刻室中进行的，对于由多晶硅制成的第一和第二导电膜82、100，使用Cl2和O2的混合气体作为蚀刻气体；对于构成绝缘体99的由ONO膜制成的绝缘膜83，使用CH3和O2的混合气体作为蚀刻气体。
作为该图案化的结果，第一***电路区域I中的第一和第二导电膜82、100被分别制成第一和第二导体85a、100a，同时第二导电膜100被留在第二***电路区域III中。在单元区域中，第一、第二导电膜82、100和绝缘体99被分别制成浮栅82d、控制栅极100d和中间绝缘膜99d。
此后，去除第十四抗蚀图案101。
图15A是在完成该工艺之后的平面图，上述图14R对应于沿图15A的G-G线所得的剖面图。应注意，第二导体100a在第一***电路区域I和第二***电路区域III中被省略，以使得图15A中的布局易于阅读。
如图15A所示，第二导体82a由第一绝缘膜24上的垫部分82b和栅极部分82c构成。
接着，将对于在获得如图14S所述的剖面结构之前的工艺进行描述。
首先，通过热氧化浮栅82d和控制栅极100d的侧表面，在侧表面上形成极薄的热氧化膜(未示出)。该热氧化膜用于改善闪存单元的保持特性。
随后，形成覆盖第二导体100a、控制栅极100d和第二导电膜199的抗蚀图案(未示出)，并且通过利用该抗蚀图案作为掩膜，将As+作为n型杂质，离子注入到硅衬底60中。尽管离子注入的条件未被特别限定，但在该实施例中例如利用50KeV的加速能量和6×1014cm-3的剂量。作为该离子注入的结果，在第一导体82a和浮栅82d旁边的区域中形成第二至第四n型源/漏极延伸体102b至102d。
此后去除上述抗蚀图案，并且浮栅82d和控制栅极100d的侧表面被再次热氧化，以形成热氧化膜(未示出)。
接着，如图14T所示，在整个表面上形成氮化硅膜之后，回蚀刻该氮化硅膜，以在第二导体100a和浮栅82d的侧表面上将它留作为第一侧壁103。
接着，如图14U所示，第一***电路区域I上的第二导体100a和第二***电路区域III上的第二导电膜100通过光刻被图案化。结果，去除接触区域CR上的第二导体100a并形成第一开口100b；在第二***电路区域III中形成由图案化的第二导电膜100制成的第一至第十栅电极100e至100n。
随后，如图14V所示，通过利用第一至第十栅电极100e至100n和抗蚀图案(未示出)作为掩膜，将n型杂质比如As，离子注入到硅衬底60中，由此形成如图中所示的第五至第十四n型源/漏极延伸体102e至102n。类似地，通过将p型杂质比如B，离子注入到硅衬底60中，形成如图中所示的第一至第十p型源/漏极延伸体102p至102y。注意，上述n型杂质和p型杂质的注入是利用抗蚀图案(未示出)来各自进行的，这些抗蚀图案是在离子注入完成之后被去除。
接着，将对于在获得如图14W所示的剖面结构之前的工艺进行描述。
首先，在整个表面上形成氧化硅膜之后，回蚀刻该氧化硅膜，以在第二导体100a、控制栅极100d和第一至第十栅电极100e至100n的侧表面上形成第二绝缘侧壁104。然后，在利用第二绝缘侧壁104作为掩膜的同时，通过在该回蚀刻之后进行过量蚀刻，蚀刻垫部分25b上的构成绝缘体99的第五绝缘膜97。由此，在绝缘体99上形成具有比第一开口100b更小直径的第二开口99a，露出接触区域CR并且第二***电路区域III的硅衬底60从第二开口99a被露出。
此外，在第二绝缘侧壁104用作掩膜的同时，通过该回蚀刻，将第一绝缘膜81图案化，并且第一绝缘膜81分别留在第一导体82a和浮栅82d之下作为栅极绝缘膜81a和隧道绝缘膜81b。
而且，在第一至第十栅电极100e至100n用作掩膜的同时，第三至第五绝缘膜94、96、97在第二***电路区域III中被图案化；这些绝缘膜被留作为栅极绝缘膜94a至94d、96a、96b、97a至97d。
随后，通过利用第二绝缘侧壁104、控制栅极100d和第一至第十栅电极100e至100n作为掩膜进行离子注入，形成如图所示的第一至第十四n型源/漏极区域105a至105n和第一至第十四p型源/漏极区域105p至105y。上述n型杂质和p型杂质的注入是利用抗蚀图案(未示出)各自进行的，并且在离子注入完成之后去除这些抗蚀图案。
利用上述工艺，在高电压晶体管形成区域IIIH和低电压晶体管形成区域IIIL中形成构成逻辑电路比如读出放大器的n型MOS晶体管TRn(低Vth))、TRn(高Vth))和p型MOS晶体管(TRp(低Vth)、TRp(高Vth))。附属于每个晶体管的低Vth和高Vth代表该晶体管的阈电压的高/低。
当具有高阈电压和低阈电压的晶体管被混和时，能够通过利用具有低阈电压的晶体管使该电路高速运转。作为备用状态，具有低阈电压的晶体管被关闭，具有高阈电压的晶体管被替代使用，它们能够抑制在备用期间出现的漏电流。
此外，在上述晶体管之中，形成于高电压晶体管形成区域IIIH中的晶体管变成高电压晶体管，这些高电压晶体管具有施加于栅电极的5V电压；形成于低电压晶体管形成区域IIIL中的晶体管变成具有1.2V的低电压晶体管。
然后，如图所示，在中电压晶体管形成区域IIIM中形成施加电压为2.5V的n型MOS晶体管TRn和p型MOS晶体管TRp。
另一方面，在单元区域II中形成由控制栅极100d、中间绝缘膜99d、浮栅82d、隧道绝缘膜81b、第三和第四n型源/漏极区域105c、105d构成的闪存单元FL。
图15B是在完成该工艺之后的平面图，先前的图14W对应于沿图15B的H-H线所得的剖面图。应注意，第二***电路区域III被省略，以使图15B中的布局易于阅读。
如图15B所示，第一n型源/漏极区域105a形成于第一导体82a的栅极部分82c旁边的硅衬底60中。然后，第一和第二n型源/漏极区域105a、105b、栅极绝缘膜81a(参见图14W)和栅极部分82c构成参考晶体管TRref。
接着，将对于在获得如图14X所述的剖面结构之前的工艺进行描述。
首先，在通过喷溅方法在整个表面上形成约8nm厚度的钴膜之后，钴膜被退火，以使它与硅反应。然后，通过湿蚀刻，去除器件隔离绝缘膜61上尚未反应的钴膜等，以在硅衬底60和栅电极的表面层上形成硅化钴层106b至106y。
随后，通过CVD方法，形成厚度约50nm的氮化硅膜，并且该氮化硅膜被用作蚀刻停止膜107。接着，通过CVD方法，在蚀刻停止膜107上形成作为第六绝缘膜108的氧化硅膜，并且该蚀刻停止膜107和第六绝缘膜108被制成第一层问绝缘膜109。注意，第六绝缘膜108的厚度在硅衬底60的平坦表面上约为1μm。
随后，通过CMP方法，打磨第一层间绝缘膜109的顶表面，以使其平坦。然后，通过光刻来图案化第一层间绝缘膜109，以形成第一、第三至第二十五孔109a、109c至109y。在这些孔之中，第一孔109a位于第一导体82a的接触区域CR上并形成于第一、第二开口100b、99a之内。此外，其余的第三至第二十五孔109c至109y被分别形成于硅化物层106b至106y中。
而且，通过喷溅方法依次在第一、第三至第二十五孔109a、109c至109y和第一层间绝缘膜109上形成Ti膜和TiN膜，并且所述Ti膜和TiN膜被用作胶膜。然后，利用六氟化钨作为反应气体，通过CVD方法，在胶膜上形成W膜，以完全填充第一、第三至第二十五孔109a、109c至109y的内部。然后，通过CMP方法，去除第一层间绝缘膜109的顶表面上所形成的过量W膜和胶膜，并且所述W膜和胶膜被留在第一、第三至第二十五孔109a、109c至109y之内，作为第一、第三至第二十五导电塞110a、110c至110y。
接着，将对于在获得如图14Y所示的剖面结构之前的工艺进行描述。
首先，在整个表面上形成涂层型的低介电常数绝缘膜111之后，在低介电常数绝缘膜111上形成氧化硅膜作为覆盖绝缘膜112；并且低介电常数绝缘膜111和覆盖绝缘膜112被制成第二层间绝缘膜113。
随后，通过光刻来图案化第二层间绝缘膜113，以形成接线槽113a。
然后，在沉积TaN之后，通过喷溅方法，在整个表面上形成Cu膜作为种子层；通过向该种子层提供电力，在该种子层上形成电解铜镀膜；每个接线槽113a被铜镀膜完全填充。此后，通过CMP方法，去除第二层间绝缘膜113上所形成的过量种子层和铜镀膜，并且所述种子层和铜镀膜被留在每个接线槽113a中作为铜接线114。
图15C是在该工艺已完成之后的平面图，先前的图14Y对应于沿图15C的J-J线所得的剖面图。应注意，省略了第二***电路区域III、并且省略了图15C的铜接线114和第二层间绝缘膜113，以使每层的平面布局易于阅读。
如图所示，第二n型源/漏极区域形成于第一导体82a的栅极部分82c旁边的硅衬底60中，并且第二导电塞电连接于其上。该第二导电塞形成于第二层间绝缘膜中所形成的第二孔中，并且是在与其余的第一、第三至第二十五导电塞110a、110c至110y相同的工艺中形成的。
利用前述工艺，完成了按照该实施例的半导体器件的基本结构。
按照该半导体器件的制造方法，如图14J至图14M所示，在第二绝缘膜83被用作透过膜的同时，在中电压晶体管形成区域IIIM和低电压晶体管形成区域IIIL中形成用于调整阈电压的阱85、87、89、91。然后，如图14N所示，在离子注入完成之后，第二绝缘膜83作为透过膜的功能就已经结束了；在第二***电路区域III上去除第二绝缘膜83，并且还同时去除第一导体82a的接触区域CR上的第二绝缘膜83。如前所述，由于透过膜的去除工艺组合了接触区域CR上第二绝缘膜83的去除工艺，所以变得能够去除接触区域CR上的第二绝缘膜83，而无需添加附加的掩膜工艺。
按照本发明，在第三区域中去除第二绝缘膜的步骤(在该第二绝缘膜被用作用于离子注入的透过膜之后就不再需要该第二绝缘膜)组合了去除接触区域上第二绝缘膜的步骤，从而接触区域之上的第二绝缘膜能够被可选择地去除，而不添加附加的掩膜步骤。
此外，在去除第二绝缘膜的步骤中，第三区域中的蚀刻量大于第二区域中的蚀刻量。因此，通过在该步骤中将该蚀刻量设定为第三区域中的蚀刻量，能够在完全去除第二区域中的第二绝缘膜同时，防止第三区域中的第一和第二绝缘膜的过量蚀刻，还防止蚀刻出现在这些膜之下的器件隔离绝缘膜等上。

Claims (23)

1.一种半导体器件，包括：
层叠结构体，其整体地具有：第一部分，其中第一绝缘膜、第一导体、第二绝缘膜和第二导体依次形成于半导体衬底的第一区域上；第二部分，其中所述第一导体和所述第二导体其中任何一个导体、或者所述第一导体和所述第二绝缘膜被层叠于所述半导体衬底上；以及第三部分，其中所述第二绝缘膜或所述第二导体都不形成于所述半导体衬底上；以及
第三绝缘膜，其覆盖所述层叠结构体并且含有孔；在所述孔中，所述层叠结构体的所述第一导体的接触区域露出于所述第三部分的一部分处。
2.如权利要求1所述的半导体器件，其中所述第一绝缘膜是氧化硅膜。
3.如权利要求1所述的半导体器件，其中所述第二绝缘膜是ONO膜。
4.如权利要求1所述的半导体器件，包括：
闪存单元，其由隧道绝缘膜、由与所述第一导体相同的材料构造成的浮栅、由与所述第二绝缘膜相同的材料构造成的中间绝缘膜、由与所述第二导体相同的材料构造成的控制栅极、以及第一和第二源/漏极区域构成；所述隧道绝缘膜、所述浮栅、所述中间绝缘膜以及所述控制栅极依次形成于所述半导体衬底的第二区域上；所述第一和第二源/漏极区域形成于所述浮栅旁边的所述半导体衬底中。
5.如权利要求1所述的半导体器件，其中：
所述第一导体由形成于所述接触区域中的垫部分和连接于该垫部分的栅极部分构成；
在所述浮栅部分旁边的所述半导体衬底中形成有第三和第四源/漏极区域；以及
所述第一绝缘膜、所述栅极部分、以及所述第三和第四源/漏极区域构成晶体管。
6.如权利要求5所述的半导体器件，其中：
在所述垫部分的所述接触区域上的所述第二导体中形成第一开口；形成有一氧化硅膜，该氧化硅膜包括位于所述第一开口内的所述垫部分上的第二开口；并且所述孔被形成于所述第一和第二开口之内。
7.如权利要求1所述的半导体器件，其中所述第二导体处于电飘浮状态下。
8.如权利要求1所述的半导体器件，其中所述第一导体、所述第二绝缘膜和所述第二导体构成电容器。
9.如权利要求4所述的半导体器件，其中：
两个所述孔相间隔形成；在各所述孔中形成与所述接触区域电连接的导电塞；并且所述两个导电塞和所述第一导体构成电阻元件。
10.一种半导体器件，包括：
半导体衬底；
第一绝缘膜和第一导体，其依次形成于所述半导体衬底的第一区域上；
绝缘体，其形成于除接触区域之外的所述第一导体的区域上；
层间绝缘膜，其覆盖所述第一导体和所述绝缘体，并且在所述接触区域上含有孔；以及
导电塞，其形成于所述孔中，并且与所述第一导体的该接触区域电连接。
11.一种制造半导体器件的方法，所述方法包括下述步骤：
在半导体衬底的第一区域上形成第一绝缘膜；
在所述第一绝缘膜上形成第一导体；
在所述第一导体上形成第二绝缘膜；
去除所述第一导体的接触区域上的所述第二绝缘膜；
在所述第二绝缘膜上形成第二导电膜；
去除所述第一导体的接触区域上的所述第二导电膜，以将该第二导电膜制成第二导体；
形成覆盖所述第二导体的第三绝缘膜；
在该接触区域上的所述第三绝缘膜上形成第一孔；以及
在所述第一孔中形成与所述接触区域电连接的第一导电塞。
12.如权利要求11所述的制造半导体器件的方法，其中形成ONO膜作为所述第二绝缘膜。
13.如权利要求11所述的制造半导体器件的方法，其中：
在形成所述第一绝缘膜的步骤中，该第一绝缘膜还形成于所述半导体衬底的第二区域上；
在形成所述第二导电膜的步骤中，该第二导电膜还形成于所述第二区域的所述第一绝缘膜上；
在将该第二导电膜制成所述第二导体的步骤中，所述第二区域中的该第二导电膜被图案化以制成控制栅极；
在去除所述接触区域上的所述第二绝缘膜的步骤中，该第二绝缘膜被留在所述控制栅极之下作为中间绝缘膜；
在形成所述第一导体的步骤中，在所述中间绝缘膜之下形成由与该第一导体相同的材料构成的浮栅；以及
所述方法还包括下述步骤：在所述浮栅旁边的所述半导体衬底中形成第一和第二源/漏极区域，以由该第一和第二源/漏极区域、所述第一绝缘膜、所述浮栅、所述中间绝缘膜和所述控制栅极构成闪存单元。
14.如权利要求13所述的制造半导体器件的方法，其中：
在形成所述第一绝缘膜的步骤中，该第一绝缘膜还形成于所述半导体衬底的第三区域中；
在形成所述第二绝缘膜的步骤中，该第二绝缘膜还形成于所述第三区域的所述第一绝缘膜上；以及
所述方法还包括下述步骤：在利用所述第一和第二绝缘膜作为透过膜的同时，将杂质注入到所述第三区域的所述半导体衬底中。
15.如权利要求14所述的制造半导体器件的方法，所述方法包括下述步骤：
在注入所述杂质之后，在去除所述接触区域上的所述第二绝缘膜的步骤中，去除所述第三区域上的所述第一和第二绝缘膜；
在去除所述第一和第二绝缘膜之后，在所述第三区域的所述半导体衬底上经由栅极绝缘膜形成栅电极；以及
在所述栅电极旁边的所述半导体衬底中形成第三和第四源/漏极区域，以由所述栅极绝缘膜、所述栅电极、以及所述第三和第四源/漏极区域构成第一晶体管。
16.如权利要求15所述的制造半导体器件的方法，其中：注入所述杂质的步骤是通过离子注入来形成杂质扩散区域的步骤，该杂质扩散区域调整所述第一晶体管的阈电压。
17.如权利要求16所述的制造半导体器件的方法，其中：所述第一和第三区域是***电路区域，并且所述第二区域是单元区域。
18.如权利要求13所述的制造半导体器件的方法，其中：
去除所述第一导体的接触区域上的所述第二导电膜的步骤包括下述步骤：在该第二导电膜上形成具有等于或大于70nm的厚度的抗反射膜；在该抗反射膜上形成抗蚀图案；在利用所述抗蚀图案作为掩模的同时，通过图案化所述抗反射膜和所述第二导电膜，形成所述第二导体、所述控制栅极和所述栅电极；以及去除所述抗蚀图案；以及
形成所述第一和第二源/漏极区域的步骤是在利用所述抗反射膜作为掩模而不形成用于离子注入的抗蚀图案的同时，通过将杂质注入到所述半导体衬底中来进行的。
19.如权利要求18所述的制造半导体器件的方法，其中氮化硅膜被用作所述抗反射膜。
20.如权利要求13所述的制造半导体器件的方法，其中：
所述方法包括下述步骤：在形成所述控制栅极之后，在所述第二导体和所述浮栅的侧表面上形成第一绝缘侧壁；
在去除所述接触区域上的所述第二导电膜的步骤中去除所有的该第二导电膜；以及
所述方法包括下述步骤：在所述第一绝缘侧壁的侧表面上形成第二绝缘侧壁；其中，由于去除了所述第二导电膜，所述第一绝缘侧壁的侧表面已露出。
21.如权利要求11所述的制造半导体器件的方法，其中：
在形成所述第一导体的步骤中，在该第一导体中形成垫部分和栅极部分；以及
所述方法包括下述步骤：在所述栅极部分旁边的所述半导体衬底中形成第五和第六源/漏极区域，以由所述第一绝缘膜、所述栅极部分以及所述第五和第六源/漏极区域构成第二晶体管。
22.如权利要求11所述的制造半导体器件的方法，包括下述步骤：
通过图案化所述第三绝缘膜，形成具有到达所述第二导体的深度的第二孔，该第二孔与所述第一孔相隔一定距离；以及
在所述第二孔中形成与所述第二导体电连接的第二导电塞，以由所述第一导体、所述第二绝缘膜和所述第二导体构成电容器。
23.如权利要求11所述的制造半导体器件的方法，其中：
在形成所述第一孔的步骤中，两个所述第一孔被相间隔地形成；以及
在形成所述第一导电塞的步骤中，该第一导电塞被形成于各所述第一孔中，以由所述两个导电塞和所述第一导体构成电阻元件。
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