KR0183877B1 - 불휘발성 메모리 장치 및 그 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 239000010410 layer Substances 0.000 claims description 292
- 239000011229 interlayer Substances 0.000 claims description 50
- 230000002093 peripheral effect Effects 0.000 claims description 43
- 238000000034 method Methods 0.000 claims description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 19
- 239000004065 semiconductor Substances 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 15
- 239000012535 impurity Substances 0.000 claims description 15
- 229910052751 metal Inorganic materials 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 13
- 238000000059 patterning Methods 0.000 claims description 11
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 229910021332 silicide Inorganic materials 0.000 claims 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims 3
- 229920002120 photoresistant polymer Polymers 0.000 description 18
- 239000004020 conductor Substances 0.000 description 8
- 238000000151 deposition Methods 0.000 description 8
- 230000000903 blocking effect Effects 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
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Abstract
불휘발성 메모리 장치 및 그 제조방법에 대해 기재하고 있다. 이에 따르면, 저항층의 저항을 일정하게 유지하기 위한 캐핑층을, 저항층의 측벽을 충분히 감쌀수 있도록 저항층보다 큰 크기로 형성하거나, 저항층과 동시에 패터닝하여 동일한 크기로 형성함으로써, 캐핑층 패터닝시 저항층 측벽의 스트링거 발생을 방지할 수 있다.
Description
제1a도 내지 제1c도는 종래 방법에 의한 불휘발성 메모리 장치의 저항을 제조하는 방법을 설명하기 위해 도시된 단면도들이다.
제2도 및 제3도는 본 발명의 제1 및 제2실시예에 따른 불휘발성 메모리장치를 도시한 단면도들이다.
제4a도 내지 제4e도는 본 발명의 제1실시예에 따른 상기 불휘발성 메모리장치를 제조하는 방법을 설명하기 위하여 도시한 단면도들이다.
제5a도 내지 제5d도는 본 발명의 제2실시예에 따른 불휘발성 메모리장치를 제조하는 방법을 설명하기 위하여 도시한 단면도들이다.
본 발명은 반도체메모리 장치 및 그 제조방법에 관한 것으로, 특히 그 측벽에 스트링거 발생이 방지된 저항층을 갖는 불휘발성 메모리 장치 및 그 제조방법에 관한 것이다.
불휘발성 메모리 장치(nonvolatile memory device)는 일반적으로, 플로우팅 게이트(floating gate)와 컨트롤 게이트(control gate)로 이루어진 게이트 전극, 소오스, 및 드레인으로 구성된 하나의 트랜지스터과 하나의 메모리 셀을 구성한다. 여기서, 플로우팅 게이트는 데이터를 저장하는 역할을 행하고, 컨트롤 게이트는 이 플로우팅 게이트를 제어하는 역할을 행한다.
일반적인 불휘발성 메모리 셀의 동작은, 플로우팅 게이트로 부터 소오스, 드레인 및 벌크(채널)로 전자를 빼내어 셀의 문턱전압(VTH)을 저하시키는 소거(erase)동작과, 소오스 전위보다 높은 게이트 전위와 드레인 전위를 이용하여 채널 핫 전자(channel got electron)을 플로우팅 게이트에 주입(injection)시킴으로써 셀의 문턱전압을 증가시키는 프로그램(program)동작 및 셀의 소거 상태와 프로그램 상태를 판독하는 읽기(read)동작으로 이루어진다.
이러한 프로그램 동작과 소거 동작을 위해 메모리 셀에 인가되는 전압은 주변회로 영역에 형성된 저항(resistor)의 저항값(resistance)에 의하여 결정된다. 통상, 반도체 메모리장치에서의 저항은 도전층, 예를들면 다결정실리콘으로 형성되고, 그 저항값은 저항을 구성하는 도전층의 크기와 도우핑 농도에 의하여 결정된다.
두 개의 다결정실리콘층이 적층된 구조의 게이트를 갖는 불휘발성 메모리 셀 및 그 셀을 구동하는 저항을 포함하는 불휘발성 메모리 장치를 제조하는 방법에 관하여, 미국특허 제4,367,580호(발명자: Daniel C. Guterman, Houston, Tex., 출원인: Texas Instruments Incorporated, Dallas, Tex.)에 기재되어 있다.
제1a도 내지 제1c도는 종래 방법에 의한 불휘발성 메모리 장치의 저항을 제조하는 방법을 설명하기 위해 도시된 단면도들로서, 이를 미국특허 제4,367,580호에 기재된 내용을 참조하여 설명한다.
메모리 셀 영역과 주변회로 영역으로 구분된 반도체 기판(10)에, 활성영역 및 소자분리영역을 한정하는 소자분리막(12) 및 채널저지층(13)을 형성한 후, 활성영역에 게이트 산화막(14)을 형성한다(제1a도).
이어서, 게이트 산화막(14)이 형성된 상기 반도체 기판(10) 상에 다결정실리콘을 참적한 다음 패터닝함으로써, 메모리 셀 영역에는 플로팅 게이트(16)를, 주변 회로 영역에는 저항층(18)을 각각 형성한다(제1b도).
계속해서, 플로팅 게이트(16) 및 저항층(18)이 형성된 상기 결과물 전면에, 플로팅 게이트와 컨트롤 게이트와의 절연을 위한 층간절연층(20)을 형성하고, 그 위에 다결정실리콘을 재침적한 다음 패터닝함으로써, 메모리 셀 영역에는 컨트롤 게이트(22)를, 주변회로 영역에는 상기 저항층(18)의 일부를 덮는 형태의 캐핑층(24)을 형성한다. 이후, 트랜지스터를 형성하기 위한 이온주입을 실시하여 소오스/드레인(도시되지 않음)을 형성하고, 상기 트랜지스터를 절연시기기 위한 절연층(28)을 형성한 다음, 이를 부분적으로 식각하여 콘택홀을 형성한다. 이어서, 콘택홀이 형성된 결과물 전면에 도전물, 예컨대 알루미늄을 증착한 다음 패터닝하여, 필요한 금속층, 예를들면 상기 저항층(18)과 전기적으로 접속되는 금속층(30)을 형성한다(제1c도).
상술한 종래의 방벙에 따르면, 플로팅 게이트(16) 및 저항층(18)을 동일한 공정에서 형성하기 때문에, 저항층 형성을 위해 추가되는 마스크 또는 식각공정이 필요하지 않다. 또한, 상기 저항층(18)을 보호하기 위한 캐핑층(24)을 콘트롤 게이트(22)와 동일한 공정에서 형성함으로써 공정을 단순화 할 수 있다.
그러나, 상기 종래의 방법에 따르면, 다음과 같은 문제점이 있다.
첫째, 상기 저항층(18)의 측벽(제3도의 'A')에 다결정실리콘 찌꺼기(residue)가 남아 스트링거(stringer, 'S')가 발생된다. 이는, 다결정실리콘층 식각을 위한 이방성식각공정시, 저항층(18)에 의해 단차가 형성되기 때문이다. 즉, 상기 저항층(18) 상에 증착되어 있는 다결정실리콘층이 완전히 패터닝될 동안, 상기 저항층(18) 측벽에 침적되어 있는 다결정실리콘이 이방성식각의 특성상 완전히 제거되지 않고 그 일부가 잔존하기 때문이다. 이와 같은 스트링거는 후속공정시 파티클(particle) 소오스가 되어 반도체장치 제조공정 수율(yield)을 감소시키는 요인이 된다.
둘째, 컨트롤 게이트 형성을 위한 사진공정시, 이미 형성된 플로팅 게이트와의 미스얼라인 마진이 부족한 문제가 있다. 플로팅 게이트가 이미 형성되어 있으므로 컨트롤 게이트는 상기 플로팅 게이트의 범위를 벗어나지 않도록, 즉 상기 플로팅 게이트와 미스얼라인이 전혀 되지 않도록 사진공정을 진행하여야 한다. 이는 반도체장치 제조공정의 스루풋(throughput)을 저하시킨다.
따라서, 본 발명의 목적은 반도체장치의 제조수율을 저하시키는 스트링거의 발생을 방지한 불휘발성 메모리장치를 제공하는 것이다.
본 발명의 다른 목적은, 상기 목적을 달성함과 동시에 소자의 스루풋을 저하시키는 미스얼라인 마진을 개선할 수 있는 불휘발성 메모리장치 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 제1실시예에 따른 불휘발성 메모리장치는, 메모리 셀 영역에 배치되고, 제1도전층으로 형성된 플로우팅 게이트, 상기 플로우팅 게이트 상에 형성된 층간 절연층 및 상기 층간 절연층 상에 형성되고 제2도전층으로 형성된 컨트롤 게이트를 구비하는 불휘발성 메모리 셀의 게이트; 주변회로 영역에 배치되고, 제1도전층으로 형성된 저항층; 상기 저항층의 일 표면에 형성된 층간절연층; 및 상기 층간절연층 상에 제2도전층을 이용하여 상기 저항층의 측벽을 완전히 가리는 모양으로 형성되고, 그 일부에 상기 저항층을 전기적으로 접속하는 콘택홀이 형성되어 있는 캐핑층을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제2실시예에 다른 불휘발성 메모리 장치는, 메모리 셀 영역에 배치되고, 제1도전층으로 형성된 플로우팅 게이트, 상기 플로우팅 게이트 상에 형성된 층간절연층 및 상기 층간 절연측 상에 형성되고 제2도전층으로 형성된 컨트롤 게이트를 구비하는 불휘발성 메모리 셀의 게이트; 주변회로 영역에 배치되고, 제1도전층으로 형성된 저항층; 상기 저항층의 일 표면에 형성된 층간절연층; 및 상기 층간절연층 상에 제2도전층을 이용하여 상기 저항층과 동일한 모양으로 형성되고, 그 일부에 상기 저항층을 전기적으로 접속하기 위한 콘택홀이 형성되어 있는 캐핑층을 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 제1실시예에 다른 불휘발성 메모리 장치의 제조방법은, 메모리 셀 영역과 주변회로 영역으로 구분된 반도체 기판 상에 제1도전층을 형성하는 제1단계; 상기 제1도전층을 패터닝하여, 메모리 셀 영역에는 플로팅 게이트 라인을 한정하는 제1도전층 패턴을 형성하고, 주변회로 영역에는 저항층을 형성하는 제2단계; 제1도전층 패턴 및 저항층이 형성된 결과물 전면에 층간절연층 및 제2도전층을 형성하는 제3단계; 및 메모리 셀 영역의 상기 제2도전층, 층간절연층 및 제1도전층 패턴을 식각하여, 컨트롤 게이트, 층간절연층 및 플로팅 게이트로 이루어지는 불휘발성 메모리 장치의 게이트를 형성하고, 주변회로 영역의 상기 제2도전층 및 층간절연층을 식각하여 저항층보다 큰 패턴의 캐핑층과 주변회로 트랜지스터의 게이트를 형성하는 제4단계를 구비하는 것을 특징으로 한다.
여기에서, 상기 캐핑층은 상기 저항층의 측벽을 충분히 감쌀수 있는 크기로 형성하는 것이 바람직한다.
상기 다른 목적을 달성하기 위한 본 발명의 제2실시예에 다른 불휘발성 메모리 장치의 제조방법은, 메모리 셀 영역과 주변회로 영역으로 구분된 반도체 기판 상에 제1도전층을 형성하는 제1단계; 상기 제1도전층을 패터닝하여, 플로팅 게이트 라인이 형성될 메모리 셀 영역 및 주변회로 트랜지스터가 형성될 영역을 제외한 주변회로 영역에 한정되는 제1도전층 패턴을 형성하는 제2단계; 제1도전층 패턴이 형성된 결과물 전면에 층간절연층 및 제2도전층을 형성하는 제3단계; 및 메모리 셀 영역 및 주변회로 영역의 상기 제2도전층, 층간절연층 및 제1도전층 패턴을 동시에 식각하여, 메모리 셀 영역에는 컨트롤 게이트, 층간절연층 및 플로팅 게이트로 이루어지는 불휘발성 메모리 장치의 게이트를 형성하고, 주변회로 영역에는 저항층, 이와 동일한 크기를 갖는 캐핑층 및 주변회로 트랜지스터의 게이트를 형성하는 제4단계를 구비하는 것을 특징으로 한다.
따라서, 캐핑층 패터닝시 저항층 측벽의 스트링거 발생을 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.
제2도 및 제3도는 본 발명의 제1 및 제2실시예에 따른 불휘발성 메모리장치를 도시한 단면도이다.
제2도 및 제3도를 참조하면, 도면부호 50 및 70은 반도체 기판을, 52 및 72는 필드산화막을, 53 및 73은 채널저지층을, 54 및 74는 게이트 산화막을, 61 및 81은 플로팅 게이트(56a 및 76a), 층간절연층(58 및 78) 및 컨트롤 게이트(60a 및 80a)로 구성된 불휘발성 메모리 셀의 게이트를, 56b 및 76b는 저항층을, 60b 및 80b는 캐핑층을, 66 및 86은 평탄화층을, 68 및 88은 금속층을 각각 나타낸다.
여기에서, 상기 플로팅 게이트(56a 및 76a) 및 저항층(56b 및 76b)은 제1도전층으로 형성되고, 컨트롤 게이트(60a 및 80a), 캐핑층(60b 및 80b)은 제2도전층으로 형성된다.
본 발명의 제1실시예에 따르면, 캐핑층(60b)이 저항층(56b)보다 큰 형태(제2도)로 형성되거나, 캐핑층(80b)이 저항층(76b)과 동일한 크기(제3도)로 형성되어 있으므로, 저항층(56B)의 측벽에는 스트링거가 형성되어 있지 않다.
제4a도 내지 제4e도는 본 발명의 제1실시예에 따른 상기 불휘발성 메모리장치를 제조하는 방법을 설명하기 위하여 도시한 단면도들이다.
제4a도는 제1도전층 패턴(56a) 및 저항층(56b)을 형성하는 단계를 도시한 것으로, 먼저, 메모리 셀 영역과 주변회로 영역으로 구분된 반도체 기판(50), 예컨대 P형의 반도체 기판에, 활성영역과 소자분리영역을 한정하기 위한 필드산화막(52)을 형성하고, 상기 활성영역에 통상의 열산화방법을 이용하여 게이트 산화막(54)을 형성한다. 이어서, 게이트 산화막(54)이 형성된 상기 결과물 전면에 도전물, 예컨대 다결정실리콘을 침적하여 제1도전층을 형성한 다음, 분순물을 주입하여 도전성(conductivity)을 조절하고, 상기 제1도전층을 패터닝함으로써, 메모리 셀 영역에는 플로팅 게이트 라인 형성을 위한 제1도전층 패턴(56a)을, 주변회로 영역에는 저항층(56b)을 형성한다.
여기에서, 상기 필드산화막(52) 형성 공정 후, 불순물 이온주입을 행하여 상기 필드산화막(52)의 아래에 채널저지층, 예컨대 P+채널저지층(53)을 형성하는 것이 바람직하다.
또한, 상기 게이트 산화막(54)은 열산화방법 중 건식산화방법을 이용하여, 예컨대 90Å정도의 두께로 형성하고, 상기 제1도전층은, 예컨대 다결정실리콘을, 예컨대 저압화학기상증착법(이하 LPCVD라 한다)을 이용하여 1500Å 정도의 두께로 침적하여 형성한다.
제1도전층에 행해지는 상기 불순물 주입은 도전물, 예컨대 포클(POCl3)과 갖은 불순물을 이용하여 상기 제1도전층이 55Ω/정도의 면저항을 갖도록 실시한다. 따라서 상기 저항층(56a)의 저항값은 상기 제1도전층에 주입되는 불순물의 주입량에 따라 결정된다.
제4b도는 층간절연층(58) 및 제2도전층(60)을 형성하는 단계를 도시한 것으로서, 제1도전층 패턴(56a) 및 저항층(56b)이 형성된 결과물 전면에, 제1 산화막/질화막/제2 산화막(ONO)을 적층하여 층간절연층(58)을 형성하고, 상기 층간절연층(58) 상에 도전물을 침적하여 제2도전층(60)을 형성한다. 이어서, 상기 제2도전층(60)상에 포토레지스트를 도포한 다음 패터닝하여, 메모리 셀 영역 및 주변회로 영역의 게이트가 형성될 영역과 저항층(56b)이 형성된 영역 상부를 덮는 모양의 제1포토레지스트 패턴(62)을 형성하는 공정을 진행한다.
여기에서 형성된 상기 제1포토레지스트 패턴(62)은, 상기 저항층(56b)을 충분히 덮을 수 있도록 상기 저항층(56b) 크기보다 큰 것이 바람직하다.
본 발명의 바람직한 실시예에 따르면, 상기 제2도전층(60)은 다결정실리콘을 침적하여 다겨정실리콘층을 형성한 다음, 이의 저항을 낮추기 위한 불순물 주입을 진행하고, 상기 다결정실리콘층 상에, 게이트 전극의 저항을 줄여주기 위해 저저항물질층, 예컨대 텅스텐 실리사이드(WSix)층을 적층한 구조로 형성한다. 이때, 상기 다결정실리콘층은, 예컨대 저압화학기상증착법을 이용하여 1500Å정도의 두께를 갖도록 형성하고, 상기 불순물 주입은, 상기 다결정실리콘층이 55Ω/ 정도의 면저항을 갖도록 행하며, 상기 텅스텐 실리사이드층은, 플라즈마 처리된 화학기상증착법(이하 PECVD 라 한다.)을 이용하여 1500Å정도의 두께로 형성하는 것이 바람직하다.
또한, 상기 층간절연층(58)은, 예컨대 건식산화방법을 이용하여 80Å 정도의 두께로 제1산화막을 형성하고, 연속해서 저압화학기상증착법을 이용하여 120Å 정도의 질화막을 침적한 다음, 습식산화방법을 이용하여 40~50Å 정도의 두께로 제2산화막을 형성함으로써 얻어질 수 있다.
상기 제2도전층(60)은 이후의 공정에서 패터닝되어, 메모리 셀 영역의 컨트롤 게이트, 주변회로 영역의 캐핑층 및 주변회로 영역 트랜지스터의 게이트로 사용된다.
한편, 본 발명의 다른 실시예에 따르면, 상기 층간절연층(58)은 상기 제2도전층(60)을 형성하기 전에 패터닝할 수 있다. 즉, 제1도전층 패턴(56a) 및 저항층(56b)이 형성된 결과물 상에 층간절연층을 형성하고, 이를 제1도전층 패턴(56a) 및 저항층(56b) 상부에만 한정되도록 패터닝한다.
제4c도는 메모리 셀 게이트(61) 및 캐핑층(60b)을 형성하는 단계를 도시한 것으로서, 상기 제1포토레지스터 패턴(62)을 이용하여 메모리 셀 영역의 상기 제2도전층(60), 층간절연층(58), 및 제1도전층(56)을 식각하고, 주변회로 영역의 상기 제2도전층(60) 및 층간절연층(58)을 식각한 다음 사기 제1포토레지스트 패턴(62)을 제거한다. 이로써, 메모리 셀 영역에는 컨트롤 게이트(60a), 층간절연층(58) 및 플로팅 게이트(56a)로 이루어지는 불휘발성 메모리 셀 게이트(61)가, 주변회로 영역에는 상기 저항층의 측벽을 감싸는 캐핑층(60b)이 각각 형성된다.
여기에서, 상기 캐핑층(60b)이 저항층(56b)보다 큰 패턴, 즉 저항층의 측벽을 덮는 형태로 형성되기 때문에, 캐핑층 형성시 저항층(56b)의 측벽에 종래에서와 같은 스트링거가 발생되지 않는다.
제4d도는 제1콘택홀(h1)을 형성하는 단계를 도시한 것으로, 메모리 셀 게이트가 형성된 상기 결과물 전면에, 포토레지스트를 도포한 다음 패터닝하여, 제2포토레지스트 패턴(64)을 형성한다. 상기 제2포토레지스터 패턴(64)은, 상기 캐핑층(60b)의 일부를 노출시키며, 주변회로영역에서는 주변회로 트랜지스터의 게이트(도시되지 않음)가 형성될 부분을 한정한다. 이어서, 상기 제2포토레지스트 패턴(64)을 식각마스크로 사용하고 상기 캐핑층(60b) 일부를 식각함으로써 상기 층간절연층(58)을 부분적으로 노출시키는 제1콘택홀(h1)을 형성하고 주변회로영역의 게이트(도시되지 않음)을 형성한다.
여기에서, 상기 캐핑층(60b)은, 다결정실리콘에 불순물을 도우프하여 형성된 상기 저항층(56b)의 저항값을 일정하게 유지하기 위하여 형성하는 것으로, 반도체 제조공정이 진행되는 동안 다른층, 예를 들면 BPSG와 같이 불순물이 도우프된 산화막으로부터 상기 저항츠으로의 불순물 확산을 방지하는 역할을 한다.
제4e도는 제2콘택홀(h2) 및 금속층(68)을 형성하는 단게를 도시한 것으로, 상기 제2포토레지스터 패턴(64)을 제거한 다음, 그 결과물 전면에 불순물 이온주입을 실시하여 메모리 셀 트랜지스터 및 주변회로 트랜지스터의 소오스/드레인(도시되지 않음)을 형성한다. 다음에, 절연물, 예컨대 산화물을 침적하고 평탄화공정을 진행하여 평탄화층(66)을 형성한다. 계속해서, 상기 평탄화층(66) 및 층간절연층(58)을 부분적으로 식각하여 상기 저항층(56b)의 일부를 노출시키는 콘택홀(h2)을 형성한 다음, 그 결과물 상에 도전물, 예컨대 알루미늄을 도포하고 패터닝하여 금속층, 예를 들면 상기 저항층(56b)가 전기적으로 접속되는 금속층(68)을 형성한다.
여기서, 상기 제2콘택홀(h2)은, 그 하단부가 상기 제1콘택홀(제4d도의 h1) 안쪽에 형성되도록 하는 것이 바람직하며, 습식식각 및 건식식각을 병행하여 형성함으로써, 그 상단부를 하단부보다 넓게 성하여 단차도포성을 향상시킬 수 있다.
상기 평탄화층(660은 산화물 예컨대 고온산화물(HTO)을 약 1000Å 정도로 침적한 다음, 그 위에 유동성 있는 절연물, 예컨대 BPSG등과 같은 불순물이 도우프된 산화물을 약 6000Å 정도로 침적하고, 로(爐)에서 상기 BPSG의 리플로우(reflow) 공정을 진행하여 형성한다.
상기 금속층(68)은, 알루미늄을 약 8000Å 정도의 두께로 침적하여 형성한다.
상기 본 발명의 제1실시예에 따르면, 저항층(56b)의 저항값을 일정하게 유지하기 위한 캐핑층(60b)을 저항층(56b) 측벽을 감쌀수 있는 크기로 형성한다. 따라서, 캐핑층 패터닝을 위한 이방성식각시 상기 저항층 측벽에 스트링거가 발생하는 것을 방지할 수 있다.
또한, 컨트롤 게이트(56a) 및 플로팅 게이트(60a)를 한 번에 패터닝한다. 따라서, 소자의 스루풋을 저하시키는 미스얼라인 마진을 개선할 수 있다.
제5a도 내지 제5e도는 본 발명의 제2실시예에 따른 불휘발성 메모리장치를 제조하는 방법을 설명하기 위하여 도시한 단면도들이다.
본 실시예는, 상기 제1실시예와는 달리, 주변회로 영역의 저항층 및 캐핑층을 한번의 식각공정으로 형성한다.
제5a도는 제1도전층(76), 층간절연층(78), 및 제2도전층(82)을 형성하는 단계를 도시한 것으로, 메모리 셀 영역과 주변회로 영역으로 구분된 반도체 기판(70)상에, 필드산화막(72) 및 게이트 산화막(74)을 형성하는 공정은 상기 제1실시예와 동일하게 진행한다. 이후, 게이트 산화막(74)이 형성된 결과물 전면에 도전물을 침적하여 제1도전층을 형성한 다음 패터닝함으로써, 메모리 셀 영역의 플로팅 게이트 및 주변회로 영역의 저항층을 형성하기 위한 제1도전층 패턴(76)을 형성한다. 이어서, 상기 결과물 전면에 층간절연층(78) 및 제2도전층(80)을 차례로 형성하고, 메모리 셀 영역의 게이트를 한정하고, 저항층이 형성될 영역을 덮는 모양의 제1포토레지스트 패턴(82)을 형성한다.
여기에서, 제1실시예에서와 마찬가지로, 상기 필드산화막(72) 형성 공정 후, 불순물 이온주입을 행하여 상기 필드산화막(72)의 아래에 채널저지층(73)을 형성하고, 상기 제1도전층에 불순물을 주입하여 일정한 면저항을 갖도록 만든다.
제5b도는 트랜지스터 게이트, 저항층(76b) 및 캐핑층(80b)을 형성하는 단계를 도시한 것으로서, 상기 제1포토레지스트 패턴(82)을 마스크로 사용하여 메모리 셀 영역 및 주변회로 영역의 상기 제1도전층(80), 층간절연층(78), 및 제1도전층(76)을 차례로 식각한 다음, 상기 제1포토레지스트 패턴(82)을 제거한다. 이로써, 메모리 셀 영역에는 컨트롤 게이트(80a), 층간절연층(78) 및 플로팅 게이트(76a)로 이루어지는 메모리 셀 게이트(81)가, 주변회로 영역에는 제1 및 제2도전층으로 이루어지는 저항층(76b 및 캐핑층(80b)이 각각 형성된다.
즉, 한번의 식각공정을 통해 주변회로 영역의 저항층(76b) 및 캐핑층(80b)이 동시에 형성되므로 종래에서와 같은 스트링거 발생이 방지된다.
여기에서, 상기 캐핑층(80b)은, 제1실시에에서와 동일한 역할을 한다.
제5c도는 제1콘택홀(m1)을 형성하는 단계를 도시한 것으로, 메모리 셀 및 주변회로 저항층이 형성된 상기 결과물 전면에, 포토레지스트를 도포한 다음 패터닝하여, 제2포토레지스트 패턴(84)을 형성한다. 이대의 상기 제2포토레지스터 패턴(84)은, 상기 캐핑층(80b)의 일부를 노출시키고 주변회로영역의 게이트를 한정한다. 이어서, 상기 제2포토레지스트 패턴(84)을 식각마스크로 사용하고 상기 캐핑층(80b)을 식각함으로써 상기 층간절연층(78)을 부분적으로 노출시키는 제1콘택홀(m1)과 주변회로 트랜지스터의 게이트(도시되지 않음)을 형성한다.
제5d도는 제2콘택홀(m2) 및 금속층(88)을 형성하는 단계를 도시한 것으로, 상기 제2포토레지스트 패턴(84)을 제거한 다음, 그 결과물 전면에 불순물 이온주입을 실시하여 메모리 셀 트랜지스터 및 주변회로 트랜지스터의 소오스/드레인(도시되지 않음)을 형성한다. 다음에, 절연물, 예컨대 산화물을 침적하고 평탄화공정을 진행하여 평탄화층(86)을 형성하고, 상기 평탄화층(86) 및 층간절연층(78)을 부분적으로 식각하여 상기 저항층(76b)의 일부를 노출시키는 콘택홀(m2)을 형성한 다음, 그 결과물 상에 도전물, 예컨대 알루미늄을 도포하고 패터닝하여 금속층, 예를 들면 상기 저항층(76b)과 전기적으로 접속되는 금속층(88)을 형성한다.
여기서, 상기 제2콘택홀(m2), 평탄화층(86) 및 금속층(88)은 그 형성방법 및 사용물질을 상기 제1실시예와 동일하게 진행하는 것이 바람직하다.
상기 본 발명의 제2실시예에 따르면, 저항층(76b)과 캐핑층(80b)을 한번의 식각공정을 이용하여 동시에 패터닝한다. 따라서 종래에서와 같은 캐핑층 패터닝을 위한 이방성식각시, 저항층 측벽에 스트링거가 발생하는 것을 방지할 수 있으며, 제1실시예에서와 마찬가지의 이유로 하여 미스얼라인 마진을 개선할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
Claims (10)
- 메모리 셀 영역에 배치되고, 제1도전층으로 형성된 플로우팅 게이트, 상기 플로우팅 게이트 상에 형성된 층간절연층 및 상기 층간절연층 상에 형성되고 제2도전층으로 형성된 컨트롤 게이트를 구비하는 불휘발성 메모리 셀의 게이트; 주변회로 영역에 배치되고, 제1도전층으로 형성된 저항층; 상기 저항층의 일 표면에 형성된 층간절연층; 및 상기 층간절연층 상에 제2도전층을 이용하여 상기 저항층의 측벽을 완전히 가리는 모양으로 형성되고, 그 일부에 상기 저항층을 전기적으로 접속하는 콘택홀이 형성되어 있는 캐핑층을 구비하는 것을 특징으로 하는 불휘발성 메모리 장치.
- 제1항에 있어서, 상기 제2도전층은 다결정실리콘층 및 금속실리사이드층의 적층구조로 형성된 것을 특징으로 하는 불휘발성 메모리 장치.
- 메모리 셀 영역에 배치되고, 제1도전층으로 형성된 플로우팅 게이트, 상기 플로우팅 게이트 상에 형성된 층간절연층 및 상기 층간절연층 상에 형성되고 제2도전층으로 형성된 컨트롤 게이트를 구비하는 불휘발성 메모리 셀의 게이트; 주변회로 영역에 배치되고, 제1도전층으로 형성된 저항층; 상기 저항층의 일 표면에 형성된 층간절연층; 및 상기 층간절연층 상에 제2도전층을 이용하여 상기 저항층과 동일한 크기로 형성되고, 그 일부에 상기 저항층을 전기적으로 접속하기 위한 콘택홀이 형성되어 있는 캐핑층을 구비하는 것을 특징으로 하는 불휘발성 메모리장치.
- 메모리 셀 영역과 주변회로 영역으로 구분된 반도체 기판 상에 제1도전층을 형성하는 제1단계; 상기 제1도전층을 패터닝하여, 메모리 셀 영역에는 플로팅 게이트 라인을 한정하는 제1도전층 패턴을 형성하고, 주변회로 영역에는 저항층을 형성하는 제2단계; 제1도전층 패턴 및 저항층이 형성된 결과물 전면에 층간절연층 및 제2도전층을 형성하는 제3단계; 및 메모리 셀 영역의 상기 제2도전층, 층간절연층 및 제1도전층 패턴을 식각하여, 컨트롤 게이트, 층간절연층 및 플로팅 게이트로 이루어지는 불휘발성 메모리 장치의 게이트를 형성하고, 주변회로 영역의 상기 제2도전층 및 층간절연층을 식각하여 저항층보다 큰 패턴의 캐핑층을 형성하는 제4단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
- 제4항에 있어서, 상기 캐핑층은 상기 저항층의 측벽을 충분히 감쌀수 있는 크기로 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
- 제4항에 있어서, 상기 제1도전층은 다결정실리콘에 불순물을 주입하여 형성하고, 상기 층간절연층은 제1산화막/질화막/제2산화막(ONO)로 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
- 제4항에 있어서, 상기 제2도전층은 다결정실리콘층 및 금속실리사이드층의 적층구조로 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
- 제4항에 있어서, 상기 제4단계 이후, 상기 캐핑층을 부분적으로 식각하여 층간절연층을 노출시키는 제1콘택홀 및 주변회로영역의 게이트를 형성하는 제5단계; 제1콘택홀 및 주변회로부 게이트가 형성된 결과물 전면에 절연막으로 된 평탄화층을 형성하는 제6단계; 저항층 상에 형성된 평탄화층 및 층간절연층을 부분적으로 식각하여 상기 저항층 일부를 노출시키는 제2콘택홀을 형성하는 제7단계; 및 상기 제2콘택홀을 통하여 상기 저항층과 전기적으로 접속되는 금속층을 형성하는 제8단계를 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
- 메모리 셀 영역과 주변회로 영역으로 구분된 반도체 기판상에 제1도전층을 형성하는 제1단계; 상기 제1도전층을 패터닝하여, 플로팅 게이트 라인이 형성될 메모리 셀 영역에 제1도전층 패턴을 형성하는 제2단계; 제1도전층 패턴이 형성된 결과물 전면에 층간절연층 및 제2도전층을 형성하는 제3단계; 및 메모리 셀 영역 및 주변회로 영역의 상기 제2도전층, 층간절연층 및 제1도전층 패턴을 동시에 식각하여, 메모리 셀 영역에는 콘트롤 게이트, 층간절연층 및 플로팅 게이트로 이루어지는 불휘발성 메모리 장치의 게이트를 형성하고, 주변회로 영역에는 저항층, 이와 동일한 크기를 갖는 캐핑층을 형성하는 제4단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
- 제9항에 있어서, 상기 제2도전층은 다결정실리콘층 및 금속실리사이드층의 적층구조로 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960020360A KR0183877B1 (ko) | 1996-06-07 | 1996-06-07 | 불휘발성 메모리 장치 및 그 제조방법 |
| US08/869,703 US5852311A (en) | 1996-06-07 | 1997-06-05 | Non-volatile memory devices including capping layer contact holes |
| JP14824397A JP4245085B2 (ja) | 1996-06-07 | 1997-06-05 | 不揮発性メモリ装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960020360A KR0183877B1 (ko) | 1996-06-07 | 1996-06-07 | 불휘발성 메모리 장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR980006267A KR980006267A (ko) | 1998-03-30 |
| KR0183877B1 true KR0183877B1 (ko) | 1999-03-20 |
Family
ID=19461107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960020360A KR0183877B1 (ko) | 1996-06-07 | 1996-06-07 | 불휘발성 메모리 장치 및 그 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5852311A (ko) |
| JP (1) | JP4245085B2 (ko) |
| KR (1) | KR0183877B1 (ko) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0145058B1 (ko) * | 1994-12-31 | 1998-07-01 | 김광호 | 스태틱 랜덤 억세스 메모리 소자 및 제조방법 |
| US6028002A (en) * | 1996-05-15 | 2000-02-22 | Micron Technology, Inc. | Refractory metal roughness reduction using high temperature anneal in hydrides or organo-silane ambients |
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| EP0893831A1 (en) * | 1997-07-23 | 1999-01-27 | STMicroelectronics S.r.l. | High voltage capacitor |
| KR100470992B1 (ko) * | 1997-10-20 | 2005-07-04 | 삼성전자주식회사 | 비활성메모리장치의저항형성방법 |
| EP0923116A1 (en) * | 1997-12-12 | 1999-06-16 | STMicroelectronics S.r.l. | Process for manufacturing integrated multi-crystal silicon resistors in MOS technology and integrated MOS device comprising multi-crystal silicon resistors |
| JP4392867B2 (ja) | 1998-02-06 | 2010-01-06 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
| JP3070574B2 (ja) * | 1998-04-01 | 2000-07-31 | 日本電気株式会社 | 半導体記憶装置及びその製作方法 |
| JP2000091485A (ja) | 1998-07-14 | 2000-03-31 | Denso Corp | 半導体装置 |
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| US6384448B1 (en) | 2000-02-28 | 2002-05-07 | Micron Technology, Inc. | P-channel dynamic flash memory cells with ultrathin tunnel oxides |
| US6639835B2 (en) | 2000-02-29 | 2003-10-28 | Micron Technology, Inc. | Static NVRAM with ultra thin tunnel oxides |
| JP4313941B2 (ja) * | 2000-09-29 | 2009-08-12 | 株式会社東芝 | 半導体記憶装置 |
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| US6664589B2 (en) * | 2001-08-30 | 2003-12-16 | Micron Technology, Inc. | Technique to control tunneling currents in DRAM capacitors, cells, and devices |
| JP4647175B2 (ja) | 2002-04-18 | 2011-03-09 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| KR100456700B1 (ko) * | 2002-10-09 | 2004-11-10 | 삼성전자주식회사 | 저항 패턴을 가지는 반도체 장치 및 그 제조방법 |
| KR100642901B1 (ko) * | 2003-10-22 | 2006-11-03 | 매그나칩 반도체 유한회사 | 비휘발성 메모리 소자의 제조 방법 |
| JP4583878B2 (ja) * | 2004-10-29 | 2010-11-17 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP4113199B2 (ja) | 2005-04-05 | 2008-07-09 | 株式会社東芝 | 半導体装置 |
| US7560763B2 (en) * | 2005-05-16 | 2009-07-14 | Oki Semiconductor Co., Ltd. | Semiconductor device and method for fabricating the same |
| KR100654559B1 (ko) * | 2005-12-26 | 2006-12-05 | 동부일렉트로닉스 주식회사 | 노어형 플래시 메모리 셀 어레이 및 그의 제조 방법 |
| JP5010151B2 (ja) * | 2006-01-30 | 2012-08-29 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置の製造方法 |
| KR101044486B1 (ko) * | 2009-05-25 | 2011-06-27 | 주식회사 하이닉스반도체 | 반도체 소자의 레지스터 및 그 제조방법 |
| JP5418441B2 (ja) * | 2010-08-13 | 2014-02-19 | 富士通セミコンダクター株式会社 | 半導体装置 |
| JP5573971B2 (ja) * | 2013-01-16 | 2014-08-20 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP2015015347A (ja) * | 2013-07-04 | 2015-01-22 | 株式会社東芝 | 不揮発性半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4367580A (en) * | 1980-03-21 | 1983-01-11 | Texas Instruments Incorporated | Process for making polysilicon resistors |
-
1996
- 1996-06-07 KR KR1019960020360A patent/KR0183877B1/ko not_active IP Right Cessation
-
1997
- 1997-06-05 US US08/869,703 patent/US5852311A/en not_active Expired - Lifetime
- 1997-06-05 JP JP14824397A patent/JP4245085B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP4245085B2 (ja) | 2009-03-25 |
| KR980006267A (ko) | 1998-03-30 |
| JPH1056161A (ja) | 1998-02-24 |
| US5852311A (en) | 1998-12-22 |
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