CN1801491A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件，包括：第一n型源/漏区域48a和第二p型源/漏区域48b，它们分别形成在距离第一和第二栅电极39a、39b第一间隔W4处的硅衬底20上；第二n型源/漏区域48c和第一p型源/漏区域48d，它们分别形成在距离第三和第四栅电极39c、39d第二间隔W3处的硅衬底20上，该第二间隔W3比该第一间隔W4宽；以及第三和第四绝缘侧壁43c、43d，它们分别从第三和第四栅电极39c、39d上表面的边缘延伸到第三和第四栅电极39c、39d两侧的源/漏延伸部分42c、42d。利用本发明，能够防止由于未掺杂部分的出现引起的晶体管的驱动能力的下降和差异。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法。
背景技术
近年来，由于移动设备等的功耗降低，对半导体器件如组成设备的LSI等具有更低功耗的需求增加。作为能够满足这种需求的半导体器件，存在一种具有双栅极结构的MOS晶体管。双栅极结构为具有这样结构的MOS晶体管，即n型杂质被引入n型MOS晶体管的栅电极，而p型杂质被引入到p型MOS晶体管的栅电极。如果与沟道的导电类型相同的杂质以这种方式被引入栅电极中，则晶体管的阈值电压可被降低，从而晶体管的功耗可被降低。
但是，仅有一种相同驱动电压的双栅极晶体管被很少地集成到实际的半导体器件中。通常，具有双栅极结构的晶体管用于逻辑电路(其驱动电压低)的常规(normal)晶体管，并且这种常规晶体管嵌有高压晶体管。例如，在液晶面板的驱动器IC中，用于施加电压给液晶面板的对准(alignment)电极的高压驱动晶体管与用于逻辑电路的常规晶体管形成在一起。
在专利文献1的图32中公开了具有这种双栅极结构的常规晶体管和高压晶体管集成在一起的半导体器件。
图1至图4为剖视图，显示了在专利文献1中公开的制造半导体器件的方法中各个工艺的基本部分。
首先，如图1A所示，元件隔离绝缘膜2被埋入硅衬底1的元件隔离沟槽中，然后，热氧化物膜3和未掺杂多晶硅膜4依次形成在硅衬底1上。
常规晶体管形成区域I和高压晶体管形成区域II限定在硅衬底1上。高压晶体管形成区域II中的热氧化物膜3形成为比常规晶体管形成区域I中的热氧化物膜3厚。
然后，如图1B所示，通过图案化多晶硅膜4，来形成第一至第四栅电极4a至4d。
然后，如图1C所示，通过使用第一至第四栅电极4a至4d作为掩模进行离子注入，来形成第一至第四n型源/漏极延伸5a至5d和第一至第四p型源/漏极延伸5e至5h。在这种情况下，通过使用抗蚀图案(未示出)，来执行在此离子注入中p型杂质和n型杂质的单独注入，然后在离子注入结束之后去除抗蚀图案。
然后，如图1D所示，绝缘膜6形成在整个表面上，然后抗蚀图案7形成在高压晶体管形成区域II中的绝缘膜6上。抗蚀图案7在栅电极4c、4d上分别具有第一和第二窗口7c、7d。相反，常规晶体管形成区域I没有被抗蚀图案7覆盖而被露出来。
然后，如图1E所示，在使用抗蚀图案7作为掩模的同时，回蚀(etch back)绝缘膜6。因此，将绝缘膜6成形(shape)为分别位于第一至第四栅电极4a至4d旁边的绝缘侧壁6a，并且将位于栅电极4a至4d下面的热氧化物膜3分别成形为第一至第四栅绝缘膜3a至3d。另外，通过回蚀，蚀刻第一和第二窗口7c、7d下面的绝缘膜6。因此，在绝缘侧壁6a中形成第一和第二开口6c、6d，从而第三和第四栅电极4c、4d的上表面从这些开口6c、6d露出。
并且，除了栅电极4a至4d，形成相应于抗蚀图案7的延伸部分6b，以分别从位于高压晶体管形成区域II中的第三和第四栅电极4c、4d旁边的绝缘侧壁6a延伸。
同时，在这个步骤之前，在高压晶体管形成区域II中，形成比常规晶体管形成区域I中的热氧化物膜厚的热氧化物膜3。为此，在回蚀步骤中，即使设置蚀刻时间以将热氧化物膜3和绝缘膜6从常规晶体管形成区域I完全去除，由于高压晶体管形成区域II中厚热氧化物膜3的蚀刻残余物仍有可能蚀刻不完全，从而热氧化物膜3仍然留在硅衬底1上。
因此，为了在高压晶体管形成区域II中不留下热氧化物膜3，在回蚀步骤中设置可以从高压晶体管形成区域II将热氧化物膜3和绝缘6完全去除的蚀刻时间。
但是，由于这种蚀刻时间在常规晶体管形成区域I产生过蚀(overetching)，从而在常规晶体管形成区域I中形成的热氧化物膜3薄。因此，如图1E所示，元件隔离绝缘膜2的上表面被蚀刻，并且它们的高度低于硅衬底1。
然后，如图1F所示，形成具有窗口的抗蚀图案(未示出)，从该窗口露出n型MOS晶体管形成区域。然后，通过窗口，将n型杂质同时离子注入到硅衬底1以及第一和第三栅电极4a、4c中。因此，在栅电极4a、4c侧面的硅衬底1中形成第一至第四n型源/漏区域8a至8d，并且，栅电极4a、4c的导电类型被设为n型。此外，按照与上面相同的工艺，形成第一至第四p型源/漏区域8e至8h，同时，栅电极4b、4d的导电类型被设为p型。
在此离子注入中，由于杂质被绝缘侧壁6a阻挡，源/漏区域8a至8h没有形成在绝缘侧壁6a下面的硅衬底1中，因此，源/漏延伸部分5a至5h仍然在下方延伸。在没有形成源/漏区域8a至8h的区域中的源/漏延伸部分5a至5h被称为偏移(offset)。
然后，如上所述，由于延伸部分6b被设置于高压晶体管形成区域II中的绝缘侧壁6a，因此高压晶体管形成区域II中的偏移W2比常规晶体管形成区域I中的偏移W1更长。
按照到目前为止所应用的步骤，在常规晶体管形成区域I中分别完成具有双栅极结构的n型MOS晶体管TRn和p型MOS晶体管TRp的基本结构。相反，在高压晶体管形成区域II中完成n型高压MOS晶体管TR(高)n和p型高压MOS晶体管TR(高)p的基本结构。在高压MOS晶体管TR(高)n和TR(高)p中，由于源-漏间隔被偏移W2(其比常规晶体管的偏移W1更长)延长，源-漏耐压(withstand voltage)能够得到增强。并且，由于形成的栅绝缘膜3c、3d比常规晶体管的栅绝缘膜3a、3b更厚，因此栅-源耐压能够得到增强。
然后，如图1G所示，难熔金属层形成在整个表面上，然后通过退火促使难熔金属层与硅反应。因此，硅化物层9形成在源/漏区域8a至8h和栅电极4a至4d上。然后，通过蚀刻去除未反应的难熔金属层。
然后，如图1H所示，层间绝缘膜10形成在整个表面上并被图案化。因此，第一至第八孔10a至10h形成在源/漏区域8a至8h上，并且第一至第八导电栓11a至11h被埋入孔10a至10h中。
通过上面的方法，形成现有技术中的半导体器件的基本结构。
按照上面的现有技术，如参考图1E所述，由于各个区域I和II中热氧化物膜3的差异，在形成侧壁绝缘膜6a时，常规晶体管形成区域I中的元件隔离绝缘膜2被蚀刻，因此，它们的高度比硅衬底1的上表面更低。
但是，当以这种方式蚀刻元件隔离绝缘膜2时，硅化物层9也形成在元件隔离沟槽1a的侧表面上露出的硅衬底1上，如图2所示。因此，第一n型源/漏区域8a和硅衬底1被硅化物层9短路。因此，可以通过第一导电栓11a来控制第一n型源/漏区域8a的电势。
并且，在图1F所示的离子注入步骤中，如图3的放大剖视图所示，n型杂质通过绝缘侧壁6a中的第一开口6c被注入到第三栅电极4c，因此，第三栅电极4c的电阻降低。
在这种情况下，n型杂质仅被注入到由阴影表示的第一开中7c中第三栅电极4c的掺杂部分4e。因此，n型杂质没有被注入到绝缘侧壁6a所覆盖的部分中，并且这些部分被留下来作为未掺杂部分4f。
但是，当从流经沟道13的载流子的角度来看，载流子受到掺杂部分4e下面的第三栅电极4c的影响，然而，栅电极的影响在未掺杂部分4f下面被降低。因此，与仅在未掺杂部分4f下面的栅电极3c被局部增厚的情况相同的效果出现。据此，未掺杂部分4f下面的阈值电压增加高于掺杂部分4e，因此，沟道电阻增加，并且晶体管TR(高)n的驱动能力降低。
此外，沟道电阻取决于未掺杂部分4f的形状和尺寸。因此，沟道电阻随第一开口7c和第三栅电极4c之间的位移而改变，因此，在多个晶体管之间驱动将会改变。
此外，在图1G所示的硅化物步骤中，如图4的放大剖视图所示，仅在绝缘侧壁6a的第一开口7c下面的部分中，硅化物层9形成在第三栅电极4c的上表面上。因此，硅化物层9没有形成在绝缘侧壁6a所覆盖的部分中，第三栅电极4c的电阻不能被充分降低。
在专利文献2、3中也公开了高压晶体管。
在专利文献2中，提出能够延伸源/漏延伸部分的偏移的结构，其通过应用两个侧壁被叠置的双侧壁。但是，构成双侧壁的内侧壁的宽度大概约为100nm，而通过双侧壁至多给出仅为0.2μm的宽度。因此，专利文献2的结构并不能充分扩展源/漏延伸部分的宽度，从而，难以充分提高高压晶体管的源-漏耐压。
此外，在专利文献3中，提出了这样的工艺：在栅电极的侧壁和上表面上形成热氧化物膜，然后仅从上表面去除热氧化物膜，以在其中形成硅化物层。但是，不能在栅电极的侧表面上形成厚的热氧化物膜。因此，类似于专利文献2，不能充分扩展源/漏延伸部分的宽度，从而不能增强源-漏耐压。
除了上文之外，在专利文献4至10中也公开了将常规晶体管和高压晶体管集成在一起的技术。
[专利文献1]专利申请公开(KOKAI)2000-196037
[专利文献2]专利申请公开(KOKAI)2001-93984
[专利文献3]专利申请公开(KOKAI)2002-26139
[专利文献4]专利申请公开(KOKAI)Hei10-242414
[专利文献5]专利申请公开(KOKAI)2000-299390
[专利文献6]专利申请公开(KOKAI)Sho55-63873
[专利文献7]专利申请公开(KOKAI)Hei3-242977
[专利文献8]专利申请公开(KOKAI)Hei7-263705
[专利文献9]专利申请公开(KOKAI)Hei5-175228
[专利文献10]专利申请公开(KOKAI)Hei4-279033
发明内容
根据本发明的一个方案，提供一种半导体器件，包括：第一栅绝缘膜，形成在半导体衬底的高压晶体管形成区域中；第二栅绝缘膜，形成在半导体衬底的低压晶体管形成区域中；第一和第二栅电极，互相之间以一间隔形成在该第二栅绝缘膜上，并且具有不同导电类型的杂质被分别引入第一和第二栅电极中；第三和第四栅电极，互相之间以一间隔形成在该第一栅绝缘膜上，并且杂质被引入该第三和第四栅电极的所有部分；第一导电类型的第一和第二源/漏延伸部分，分别形成在该第一和第三栅电极旁边的半导体衬底上；第二导电类型的第三和第四源/漏延伸部分，分别形成在该第二和第四栅电极旁边的半导体衬底上；低压第一和第二导电类型源/漏区域，分别以第一间隔形成在与该第一和第二栅电极的侧表面相距一距离的半导体衬底上；高压第一或第二导电类型源/漏区域，分别以第二间隔形成在与该第三或第四栅电极的侧表面相距一距离的半导体衬底上，该第二间隔比该第一间隔宽；第一和第二绝缘侧壁，分别形成在该第一和第二栅电极旁边；第三绝缘侧壁，从该第三栅电极上表面的边缘延伸到该第三栅电极旁边的该第一导电类型源/漏延伸部分；以及第四绝缘侧壁，从该第四栅电极上表面的边缘延伸到该第四栅电极旁边的该第二导电类型源/漏延伸部分。
根据本发明，与现有技术不同的是，杂质被引入高压晶体管形成区域中的该第三和第四栅电极的所有部分，并且该第三和第四栅电极没有未掺杂部分。因此，能够防止由于未掺杂部分的出现引起的晶体管的驱动能力的下降和差异。
此外，根据本发明的另一个方案，提供一种半导体器件，包括：第一栅绝缘膜，形成在半导体衬底的高压晶体管形成区域中，分别具有两个第一开口和两个第二开口；第二栅绝缘膜，形成在半导体衬底的低压晶体管形成区域中，并且比该第一栅绝缘膜薄；第一和第二栅电极，互相之间以一间隔形成在该第二栅绝缘膜上，并且具有不同导电类型的杂质被分别引入第一和第二栅电极中；第三栅电极，形成在该两个第一开口之间的该第一栅绝缘膜上，并且杂质被引入第三栅电极的所有部分中；第四栅电极，形成在该两个第二开口之间的该第一栅绝缘膜上，并且杂质被引入其所有部分，该杂质具有被引入该第三栅电极的杂质的的导电类型相同或者相反的导电类型；第一导电类型的第一和第二源/漏延伸部分，分别形成在该第一和第三栅电极旁边的半导体衬底上；第二导电类型的第三和第四源/漏延伸部分，分别形成在该第二和第四栅电极旁边的半导体衬底上；第一和第二绝缘侧壁，形成在该第一和第二栅电极旁边；第三和第四绝缘侧壁，形成在该第三和第四栅电极旁边，与该第一和第二开口相距一距离；低压第一和第二导电类型源/漏区域，分别形成在该第一和第二栅极绝缘侧壁旁边的半导体衬底上；高压第一和第二导电类型源/漏区域，分别形成在该第三和第四栅电极旁边的该第一和第二开口下面的半导体衬底上。
同样，在本发明中，与以上类似，杂质被掺入高压晶体管形成区域中的该第三和第四栅电极的所有部分。因此，不但能够防止高压晶体管的驱动能力的下降，而且能够防止每个晶体管的驱动能力的差异。
此外，根据本发明的又一个方案，提供一种制造半导体器件的方法，包括以下步骤：在半导体衬底上形成元件隔离绝缘膜，其限定第一和第二低压晶体管形成区域以及第一和第二高压晶体管形成区域；在该第一和第二高压晶体管形成区域中的半导体衬底上形成第一栅绝缘膜；在该第一和第二低压晶体管形成区域中的半导体衬底上形成第二栅绝缘膜；在该第一和第二栅绝缘膜上形成未掺杂导电膜；将第一导电类型杂质选择性注入该第一低压晶体管形成区域和该第一和第二高压晶体管形成区域中的导电膜；在注入该第一导电类型杂质之后图案化该导电膜，以在该第一和第二低压晶体管形成区域中分别形成第一和第二栅电极，并且在该第一和第二高压晶体管形成区域中分别形成第三和第四栅电极；在该第一和第三栅电极旁边的半导体衬底上分别选择性形成第一导电类型的第一和第二源/漏延伸部分；在该第二和第四栅电极旁边的半导体衬底上分别选择性形成第二导电类型的第三和第四源/漏延伸部分，该第二导电类型与该第一导电类型相反；在该第一至第四栅电极旁边分别形成第一至第四绝缘侧壁；在形成该第一至第四绝缘侧壁之后，在距离该第一栅电极侧表面第一间隔处形成低压第一导电类型源/漏区域，并且在距离该第三栅电极侧表面第二间隔处形成高压第一导电类型源/漏区域，该第二间隔比该第一间隔宽；在形成该第一至第四绝缘侧壁之后，在距离该第二栅电极侧表面该第一间隔处形成低压第二导电类型源/漏区域，并且在距离该第四栅电极侧表面第三间隔处形成高压第二导电类型源/漏区域，该第三间隔比该第一间隔宽；以及将第二导电类型杂质引入该第二栅电极。
根据本发明，在将该第一导电类型杂质引入该导电膜的步骤中，该第一导电类型杂质被预先引入该第一和第二高压晶体管形成区域中的导电膜中。因此，在该第一和第二高压晶体管形成区域中形成该第三和第四栅电极的步骤结束时，该第一导电类型杂质已经被引入该第三和第四栅电极的所有部分。因此，与现有技术不同，在该第三和第四栅电极中没有形成未掺入杂质的未掺杂部分。因此，不但能够防止由于未掺杂部分引起的高压晶体管的驱动能力的下降，而且能够防止每个晶体管的驱动能力的差异。
根据本发明的再一个方案，提供一种制造半导体器件的方法，包括以下步骤：在半导体衬底上形成元件隔离绝缘膜，其限定第一和第二低压晶体管形成区域以及第一和第二高压晶体管形成区域；在该第一和第二高压晶体管形成区域中的半导体衬底上形成第一栅绝缘膜；在该第一和第二低压晶体管形成区域中的半导体衬底上形成第二栅绝缘膜，该第二栅绝缘膜比该第一栅绝缘膜薄；在该第一和第二栅绝缘膜上形成未掺杂导电膜；图案化该导电膜，以在该第一和第二低压晶体管形成区域中分别形成第一和第二栅电极，以及在该第一和第二高压晶体管形成区域中分别形成第三和第四栅电极；在该第一和第二低压晶体管形成区域中以及该第一和第二高压晶体管形成区域中，形成侧壁绝缘膜，以覆盖该第一至第四栅电极；通过回蚀该侧壁绝缘膜至一蚀刻深度，从该第一至第四栅电极的上表面去除该侧壁绝缘膜，并且使留在该第一至第四栅电极旁边的该侧壁绝缘膜成为第一至第四绝缘侧壁，其中，在该蚀刻深度处，该第一栅绝缘膜的蚀刻残余物被留下；在距离该第三绝缘侧壁侧表面一间隔处的该第一栅绝缘膜中形成第一开口，并且在距离该第四绝缘侧壁侧表面一间隔处的该第一栅绝缘膜中形成第二开口；将第一导电类型杂质引入该第一栅电极中，以及在该第一栅电极旁边的该半导体衬底上形成低压第一导电类型源/漏区域，以及在该第一开口下面的该半导体衬底上形成高压第一导电类型源/漏区域；将第二导电类型杂质引入该第二栅电极中，以及在该第二栅电极旁边的该半导体衬底上形成低压第二导电类型源/漏区域，以及在该第二开口下面的该半导体衬底上形成高压第二导电类型源/漏区域；将该杂质引入该第三栅电极的所有部分中；以及将该杂质引入该第四栅电极的所有部分中。
根据本发明，在距离该第三和第四栅电极一间隔处的该第一栅绝缘膜中形成该第一开口和第二开口，并且在这些开口下面的半导体衬底上形成高压第一和第二导电类型源/漏区域。因此，由于该高压第一和第二导电类型源/漏区域与该第三和第四栅电极分别分离预定间隔，所以能够增强栅电极和源/漏区域之间的耐压。
此外，在本发明中，由于杂质被掺入该第三和第四栅电极的所有部分，因此，由于以上原因，能够防止晶体管的驱动能力的下降和差异。
此外，在本发明中，该侧壁绝缘膜从该第三和第四栅电极的上表面被去除，所以能够在这些栅电极的整个上表面上形成硅化物层。因此，与硅化物层仅形成在高压晶体管的栅电极的部分上表面上的现有技术相比，能够降低该栅电极的电阻。
附图说明
图1A至1H为剖视图，显示了现有技术中制造半导体器件的方法的要点；
图2为放大剖视图，显示了现有技术制造半导体器件的方法中，元件隔离绝缘膜被蚀刻的情况；
图3为放大剖视图，显示了现有技术制造半导体器件的方法中，杂质仅被引入部分栅电极的情况；
图4为放大剖视图，显示了现有技术制造半导体器件的方法中，硅化物层被形成在部分栅电极上表面的情况；
图5A至5S为剖视图，分别显示了在制造过程中根据本发明第一实施例的半导体器件；
图6为俯视图，显示了根据本发明第一实施例的半导体器件；
图7A至7G为剖视图，分别显示了在制造过程中根据本发明第二实施例的半导体器件；
图8为俯视图，显示了根据本发明第二实施例的半导体器件；
图9为剖视图，显示了根据本发明第二实施例的半导体器件中高压n型MOS晶体管；
图10A至10G为剖视图，分别显示了在制造过程中根据本发明第三实施例的半导体器件；
图11为俯视图，显示了根据本发明第三实施例的半导体器件；
图12A和12B为剖视图，以放大的方式显示了在本发明第一和第三实施例中高压晶体管形成区域中的源/漏接触部分；
图13A至13G为剖视图，分别显示了在制造过程中根据本发明第四实施例的半导体器件；
图14为俯视图，显示了根据本发明第四实施例的半导体器件；
图15A至15E为剖视图，分别显示了在制造过程中根据本发明第五实施例的半导体器件；
图16A至16C为剖视图，分别显示了在制造过程中根据本发明第六实施例的半导体器件；以及
图17A至17C为剖视图，分别显示了在制造过程中根据本发明第七实施例的半导体器件；
具体实施方式
接下来，在下文中将参照附图详细说明本发明的实施例。
(1)第一实施例
图5A至5S为剖视图，分别显示了在制造过程中根据本发明第一实施例的半导体器件。
首先，下面将说明直到获得图5A所示的剖面结构所需要的步骤。
首先，通过热氧化p型硅(半导体)衬底20形成约10nm厚的第一热氧化物膜21。之后，通过元件隔离绝缘膜，在衬底的这个表面上限定常规(低压)晶体管形成区域I、高压晶体管形成区域II及电阻器形成区域III。然后，通过低压CVD方法在其上形成约150nm厚的第一氮化硅膜22。
在这种情况下，高压晶体管形成区域II被进一步分成阱接触区域II阱和焊盘(pad，即垫)区域II焊盘。之后，在阱接触区域II阱中的硅衬底20上形成控制栓，该控制栓用于控制高压晶体管形成区域II中阱的电势。并且，焊盘区域II焊盘为这样的区域，其中，作为焊盘部分的部分连接到高压晶体管形成区域II中的栅电极中的导电栓。
然后，如图5B所示，通过使用氟基气体作为蚀刻气体的RIE(反应离子蚀刻)，来图案化第一氮化硅膜22以形成第一孔22a。然后，通过使用氯基气体作为蚀刻气体的RIE，经由第一孔22a蚀刻第一热氧化物膜21和硅衬底20。因此，形成每个约400nm深的元件隔离绝缘沟槽20a。
接下来，下面将说明直到获得图5C所示的剖面结构所需要的步骤。
首先，为了复原由RIE引起的元件隔离绝缘沟槽20a侧壁的损伤，在元件隔离绝缘沟槽20a中形成约10nm厚的热氧化物膜(未示出)。然后，通过使用硅烷作为反应气体的HDPCVD(高密度等离子体CVD)，在第一氮化硅膜22上形成氧化硅膜，因此，元件隔离绝缘沟槽20a完全被氧化硅膜填充。然后，通过CMP(化学机械抛光)方法去除第一氮化硅膜22上额外的氧化硅膜，因此，氧化硅膜被留在元件隔离绝缘沟槽20a中作为元件隔离绝缘膜23。这种元件隔离结构也被称为STI(浅沟槽隔离)。
然后，如图5D所示，通过低压CVD方法在第一氮化硅膜22上形成约20nm厚的第二氮化硅膜24。然后，通过在衬底温度约为750℃-800℃时执行的低压CVD方法，在第二氮化硅膜24上形成约10nm厚的氧化硅膜25。
然后，在氧化硅膜25上形成第一抗蚀图案26，从该抗蚀图案26露出高压晶体管形成区域II和电阻器形成区域III。在使用第一抗蚀图案26作为掩模的同时，通过蚀刻去除区域II、III中的第二氮化硅膜24和氧化硅膜25。在这次蚀刻完成之后，去除第一抗蚀图案26。
接下来，下面将说明直到获得图5E所示的剖面结构所需要的步骤。
首先，通过使用磷酸作为蚀刻剂的湿法蚀刻，选择性去除高压晶体管形成区域II中的第一氮化硅膜22。这里，常规晶体管形成区域I中的氧化硅膜25可防止对位于氧化硅膜25下面的第一和第二氮化硅膜22、24的蚀刻。
然后，再次热氧化高压晶体管形成区域II中的硅衬底20表面。由此，形成约30-100nm厚的热氧化物膜，并且这层膜作为第一栅绝缘膜27。这里，第二氮化硅膜24可防止常规晶体管形成区域I中的硅衬底20在热氧化时被氧化。
然后，在使用第一栅绝缘膜27作为贯通(through)膜的同时，将p型杂质和n型杂质离子注入到高压晶体管形成区域II中的硅衬底20中，从而形成第一p阱33和第一n型34。这个第一n阱34也形成在阱接触区域II阱中。在这种情况下，通过使用抗蚀图案(未示出)执行这个步骤中的p型杂质和n型杂质的单独注入，然后，在离子注入结束之后，去除抗蚀图案。
然后，如图5F所示，在高压晶体管形成区域II和电阻器形成区域III中形成第二抗蚀图案28，从该第二抗蚀图案露出常规晶体管形成区域I。然后，在使用第二抗蚀图案28作为掩模的同时，通过选择性蚀刻，即使用氟基气体作为蚀刻气体的RIE去除常规晶体管形成区域I中的氧化硅膜25。这里，在这次蚀刻中，位于氧化硅膜25下面的第二氮化硅膜24作为蚀刻停止器(stopper)。
然后，去除第二抗蚀图案28。
接下来，下面将说明直到获得图5G所示的剖面结构所需要的步骤。
首先，通过使用磷酸作为蚀刻剂的湿法蚀刻，去除常规晶体管形成区域I中的第一和第二氮化硅膜22、24。然后，通过热氧化常规晶体管形成区域I中的硅衬底表面，形成约10nm厚的第二热氧化物膜30。
然后，在使用第二热氧化物膜30作为贯通膜的同时，将p型杂质和n型杂质离子注入到常规晶体管形成区域I中的硅衬底20中。由此，形成第二p阱31和第二n阱32。在这种情况下，通过使用抗蚀图案(未示出)执行这个步骤中的p型杂质和n型杂质的单独注入，然后，在离子注入结束之后，去除抗蚀图案。
然后，如图5H所示，在高压晶体管形成区域II和电阻器形成区域III中形成第三抗蚀图案37，从该第三抗蚀图案露出常规晶体管形成区域I。在使用第三抗蚀图案37作为掩模的同时，通过使用HF溶液的湿法蚀刻，去除常规晶体管形成区域I中的第二热氧化物膜30。
然后，去除第三抗蚀图案37。
接下来，下面将说明直到获得图5I所示的剖面结构所需要的步骤。
首先，通过热氧化常规晶体管形成区域I中的硅衬底20表面，形成约3-8nm厚的热氧化物膜，并且这层膜被用作第二栅绝缘膜36。
然后，通过使用硅烷作为反应气体的低压CVD方法，分别在区域I至III中的第一和第二栅绝缘膜21、36以及元件隔离绝缘膜23上形成约180nm厚的未掺杂多晶硅膜，并且这层膜被用作导电膜39。
然后，如图5J所示，在常规p型MOS晶体管形成区域(第二低压晶体管形成区域)Ip上形成第四抗蚀图案40，从该第四抗蚀图案露出常规n型MOS晶体管形成区域(第一低压晶体管形成区域)In和高压晶体管形成区域II中的导电膜39。然后，在使用第四抗蚀图案40作为掩模的同时，在加速能量为20KeV且剂量为4×1015cm-3的条件下，将P+离子作为n型杂质选择性离子注入到导电膜39中。因此，在常规p型MOS晶体管形成区域Ip中导电膜39仍保持其未掺杂状态，而在常规n型MOS晶体管形成区域In、高压晶体管形成区域II以及电阻器形成区域III中，导电膜39的导电性被设置为n型。
然后，去除第四抗蚀图案40。
接下来，下面将说明直到获得图5K所示的剖面结构所需要的步骤。
首先，通过光刻，图案化导电膜39，从而在常规区域In、Ip中分别形成第一和第二栅电极39a、39b。并且，通过光刻，图案化高压n型MOS晶体管形成区域(第一高压晶体管形成区域)IIn中和高压p型MOS晶体管形成区域(第二高压晶体管形成区域)IIp中的导电膜39，从而分别在这些区域IIn、IIp中形成第三和第四栅电极39c、39d。
通过图案化部分导电膜39，形成这些第三和第四栅电极39c、39d，且P+离子被注入第三和第四栅电极39c、39d中，如图5J所示。因此，这些栅电极p+离子被注入它们的整个部分的结构。
这里，第三和第四栅电极39c、39d形成为它们的作为焊盘的部分在元件隔离绝缘膜23上延伸。在这种情况下，在图5K等中，在焊盘区域II焊盘示出它们之中仅作为第四栅电极39d焊盘的部分。
此外，作为上述图案化的结果，在电阻器形成区域III中的元件隔离绝缘膜23上形成将作为电阻器元件的电阻器图案39e。作为图5K中离子注入的结果，这个电阻器图案39e的导电类型成为与第三和第四栅电极39c、39d的导电类型相同的n型。
然后，在加速能量为10KeV且剂量为3×1014cm-3的条件下，作为n型杂质的As+离子被离子注入到常规n型MOS晶体管形成区域In中的硅衬底20中。因此，在第一栅电极39a旁边的硅衬底20中形成第一n型源/漏延伸部分42a。
然后，在加速能量为10KeV且剂量为3×1014cm-3的条件下，作为p型杂质的BF2+离子被离子注入到常规p型MOS晶体管形成区域Ip中的硅衬底20中。因此，在第二栅电极39b旁边的硅衬底20中形成第一p型源/漏延伸部分42b。
然后，为了使这些延伸部分42a、42b在以后的退火步骤中难以扩散，在这个时间点将RTA(快速热退火)应用到硅衬底20。RTA的条件不受特别限定，在本实施例中，衬底温度被设为1000℃，以及处理时间被设为10秒。
然后，作为n型杂质的P+离子和作为p型杂质的B+离子被分别离子注入到高压区域IIn、IIp中的半导体衬底中。因此，在第三栅电极39c和第四栅电极39d旁边的硅衬底20中形成第二n型源/漏延伸部分42c和第二p型源/漏延伸部分42d。延伸部分42c、42d的离子注入条件不受特别限定。在本实施例中，第二n型源/漏延伸部分42c的离子注入条件是，使用加速能量为80KeV且剂量为2×1012cm-3。并且，第二p型源/漏延伸部分42d的离子注入条件是，使用加速能量为30KeV且剂量为0.2×1013cm-3。
在延伸部分42c、42d形成于高压晶体管形成区域II中之前，通过上述RTA，杂质在某种程度上会扩散到常规晶体管形成区域I中的延伸部分42a、42b中。因此，与常规晶体管形成区域I相反，在以后的退火步骤中，高压晶体管形成区域II中的延伸部分42c、42d中的杂质分布易于扩展。
并且，应用到高压晶体管形成区域II中的延伸部分42c、42d的以上加速能量是在第一栅绝缘膜27的厚度被设为30-40nm时给出的一个实例。随着膜厚每增加10nm，对于P+离子，加速能量可增加大约8KeV，而对于B+离子，加速能量可增加大约3KeV。
此外，通过以上应用到第二n型源/漏延伸部分42c的离子注入，P+离子也被引入到阱接触区域II阱，从而形成第一n型杂质扩散区域42e。
然后，如图5L所示，通过使用硅烷作为反应气体的等离子体CVD，在各个区域I至III上形成氧化硅膜，用以覆盖第一至第四栅电极39a至39d，其厚度约为100nm，并且这层膜被用作侧壁绝缘膜43。
接下来，下面将说明直到获得图5M所示的剖面结构所需要的步骤。
首先，在侧壁绝缘膜43上涂覆光刻胶，然后通过曝光/显影该光刻胶形成第五抗蚀图案44。这个第五抗蚀图案44在与第三和第四栅电极39c、39d的各个侧壁分离距离d1的部分中具有第一和第二窗口44a、44b。距离d1不受特别限定，在本实施例中，这个距离被设为约0.3-1.0μm。另外，第一和第二窗口44a、44b形成为距离元件隔离绝缘膜23的端部约0.1μm的距离d2。
并且，第五抗蚀图案44在第一n阱34的阱接触区域II阱中具有第三窗口44c。
然后，经由第一和第二窗口44a、44b，蚀刻第一栅绝缘膜27和侧壁绝缘膜43，从而在第一和第二窗口44a、44b下面形成第一和第二开口43g、43h。通过RIE并且例如使用C4F8+O2+Ar作为蚀刻气体，执行这次蚀刻。
作为这次蚀刻的结果，位于第三和第四栅电极39c、39d旁边的侧壁绝缘膜43成形为具有延伸部分43e、43f的第三和第四绝缘侧壁43c、43d。
并且，通过以上蚀刻去除第三窗口44c下面的侧壁绝缘膜43，从而在侧壁绝缘膜43中形成第二孔43r，从该第二孔露出阱接触区域II阱中的第一n型杂质扩散区域42e。
然后，去除第五抗蚀图案44。
接下来，下面将说明直到获得图5N所示的剖面结构所需要的步骤。
首先，在高压晶体管形成区域II和电阻器形成区域III上形成第六抗蚀图案46，从该第六抗蚀图案露出常规晶体管形成区域I。第六抗蚀图案46在第三和第四栅电极39c、39d上具有第四和第五窗口46a、46b，并在电阻器图案39e上具有岛状(island like)图案。
在这种情况下，第四和第五窗口46a、46b与第三和第四栅电极39c、39d之间的重叠距离d3不受特别限定，在本实施例中，距离d3被设为约0.1μm。
然后，在使用第六抗蚀图案46作为掩模的同时，例如，通过使用C4F8+O2+Ar作为蚀刻气体的RIE，回蚀常规晶体管形成区域I中的侧壁绝缘膜43约100nm。因此，侧壁绝缘膜43被留下而作为第一和第二栅电极39a、39b旁边的第一和第二绝缘侧壁43a、43b。
并且，通过这次蚀刻，位于第四和第五窗口46a、46b下面的第三和第四绝缘侧壁43c、43d被蚀刻，从而形成第三和第四开口43j、43k。因此，第三和第四栅电极39c、39d的上表面(除了宽度被设为d3的边缘部分)被露出来，此外，第三和第四绝缘侧壁43c、43d从它们的边缘起在源/漏延伸部分42c、42d上延伸。
此外，位于作为掩模的第六抗蚀图案46下面的侧壁绝缘膜43在电阻器形成区域III中被图案化成类似岛状，从而露出电阻器图案39e的接触区域CR。
然后，去除第六抗蚀图案46。
顺便提及，可以认为通过图5M所示的蚀刻步骤，进行了以上的在第三和第四绝缘侧壁43c、43d中形成第三和第四开口43j、43k的步骤。
但是，由于图5M所示的蚀刻步骤是用以形成第一和第二开口43g、43h的步骤，因此，绝缘膜27、43的厚度添加到蚀刻深度上，从而其蚀刻深度大于侧壁绝缘膜43的厚度(该厚度对应于用以形成第三和第四开口43j、43k的一蚀刻深度)。因此，如果与图5M所示的蚀刻步骤同时形成第三和第四开口43j、43k，则即使形成这些开口之后，第一和第二开口43g、43h仍没有被开通。结果，直到第一和第二开口43g、43h被开通，第三和第四栅电极39c、39d的上表面才会暴露在蚀刻气氛中。这种情况不是优选的，因为蚀刻气氛中的等离子体的能量会传递到位于第三和第四栅电极39c、39d下面的第一栅绝缘膜27，导致第一栅绝缘膜27被退化。
接下来，下面将说明直到获得图5O所示的剖面结构所需要的步骤。
首先，在硅衬底20上形成第七抗蚀图案47，从该第七抗蚀图案露出常规n型MOS晶体管形成区域In和高压n型MOS晶体管形成区域IIn。在这种情况下，第七抗蚀图案47具有露出第四栅电极39d的第六窗口47a，并且具有比电阻器形成区域III中的侧壁绝缘膜43更小的平面形状。此外，阱接触区域II阱没有被第七抗蚀图案47覆盖并被露出来。
然后，在使用第七抗蚀图案47作为掩模的同时，在加速能量为10-15KeV且剂量为2×1015cm-3的条件下，P+离子被离子注入到硅衬底20中。因此，在第一栅电极39a旁边的硅衬底20中形成第一n型源/漏区域(低压第一导电类型源/漏区域)48a。
并且，在高压晶体管形成区域II中的第一开口43g下面的硅衬底20中，形成第二n型源/漏区域(高压第一导电类型源/漏区域)48c，并且p+离子被注入到第三和第四栅电极39c、39d中。此外，p+离子被注入到电阻器图案39e中这一部分中，在该部分中，侧壁绝缘膜43没有形成在电阻器形成区域III中，并且该部分的电阻被降低。然后，在阱接触区域II阱中形成深第二n型杂质扩散区域48e，其杂质浓度高于第一n型杂质扩散区域42e的杂质浓度。
同时，按照以上离子注入，由于高压晶体管形成区域II中的第三绝缘侧壁43c的延伸部分43e作为掩模，P+离子没有被注入到这个延伸部分43e下面的硅衬底20中。因此，如上述形成的第二n型源/漏区域48c的偏移W3(第二间隔)等于延伸部分43e的距离，并被设为约0.3-1.0μm。
相反，延伸部分没有被设置在常规晶体管形成区域I中的第一绝缘侧壁43a。因此，第一n型源/漏区域48a的偏移W4(第一间隔)小于高压晶体管形成区域中的偏移W3。
在这次离子注入结束之后，去除第七抗蚀图案47。
接下来，下面将说明直到获得图5P所示的剖面结构所需要的步骤。
首先，在硅衬底20上形成具有第八和第九窗口50a、50b的第八抗蚀图案50，从该第八抗蚀图案50露出常规p型MOS晶体管形成区域Ip和高压p型MOS晶体管形成区域IIp中的源/漏形成区域。此外，阱接触区域II阱被第八抗蚀图案50覆盖。
然后，在使用第八抗蚀图案50作为掩模的同时，在加速能量为5KeV且剂量为2×1015cm-3的条件下，B+离子被离子注入到硅衬底20中。因此，在第二开口43h下面的硅衬底20上形成第一p型源/漏区域(高压第二导电类型源/漏区域)48d，并且在第二栅电极39b旁边的硅衬底20上形成第二p型源/漏区域(低压第二导电类型源/漏区域)48b。
然后，按照这次离子注入，B+离子被离子注入到目前为止保持其未掺杂状态的第二栅电极39b中，从而第二栅电极39b的导电类型被设为p型。
在这次离子注入中，第四绝缘侧壁43f的延伸部分43f作为掩模。因此，B+离子没有被注入到这个延伸部分43f下面的硅衬底20中。因此，第一p型源/漏区域48d的偏移W3等于延伸部分43f的距离d1，并且被设为约0.3-1.0μm。并且，由于延伸部分没有被设置于第二p型源/漏区域48b中的在离子注入时作为掩模的第二绝缘侧壁43b，因此其偏移W4比以上偏移W3更短。
然后，去除第八抗蚀图案50。然后，通过RTA激活被注入到各个源/漏区域48a至48d的杂质，在衬底温度为1000℃于氮气氛中执行该RTA，处理时间为10秒。
按照到目前为止的步骤，在常规晶体管形成区域I中完成了由n型常规MOS晶体管TR(低)n和p型常规MOS晶体管TR(低)p构成的基本结构，同时，在高压晶体管形成区域II中完成了由n型高压MOS晶体管TR(高)n和p型高压MOS晶体管TR(高)p构成的基本结构。
在这些晶体管之中，常规晶体管形成区域I中的晶体管TR(低)n、TR(低)p具有相同导电类型的栅电极和源/漏区域，并且为表面沟道型。此外，通过常规晶体管形成区域I中的这种表面沟道型的n型和p型晶体管TR(低)n、TR(低)p能够实现双栅极结构。
相反，在高压晶体管形成区域II中形成的MOS晶体管TR(高)n的偏移W3(见图5O)大于常规晶体管形成区域I中的偏移W4。因此，在MOS晶体管TR(高)n中能够增强源-漏耐压，从而这种MOS晶体管TR(高)n可用作例如液晶面板中用于施加高压给对准电极的高压晶体管。出于相同的原因，MOS晶体管TR(高)p可用作高压MOS晶体管。
此外，构成高压MOS晶体管TR(高)n、TR(高)p的第一栅绝缘膜27的厚度被设为约30-100nm，并且比第二栅绝缘膜36的厚度(3-8nm)更厚。因此，与常规MOS晶体管TR(低)n、TR(低)p相对照的，高压MOS晶体管TR(高)n、TR(高)p的源-漏耐压能够得到增强。
现在，在本说明书中提到的低压(常规)和高压表示这样的情况，其中一个驱动电压高于另一个驱动电压，并且这些电压值不受特别限定。
接下来，下面将说明直到获得图5Q所示的剖面结构所需要的步骤。
首先，通过溅射方法，在源/漏区域48a至48d和第一至第四栅电极39a至39d上形成约10nm厚的钴层作为难熔金属层。然后，通过衬底温度约为500℃时的第一RTA，促使钴层与硅反应，来形成硅化物层52。此硅化物层52也形成在阱接触区域II阱中的硅衬底20上。然后，在使用由APM(纯水+过氧化氢+NH4OH)和SPM(硫酸+过氧化氢)构成的混合溶液作为蚀刻剂的同时，通过湿法蚀刻去除元件隔离绝缘膜23等上未反应的钴层。
然后，在衬底温度高于第一RTA时，例如约840℃的衬底温度时，对硅化物层52再次应用RTA。通过此高温RTA，硅化钴层52的晶体被转变为低阻态，从而MOS晶体管TR(低)n、TR(低)p、TR(高)n、TR(高)p的寄生电阻可以得到抑制。
在第一和第二栅电极39a、39b的整个上表面上形成硅化钴层52，但是此硅化钴层52仅形成在第三和第四栅电极39c、39d的除了上表面的边缘部分的部分上。
此外，在高压晶体管形成区域II中，硅化钴层52也形成在电阻器图案39e的接触区域CR上，并且电阻器图案39e在接触区域CR中的电阻被降低
接下来，下面将说明直到获得图5R所示的剖面结构所需要的步骤。
首先，通过等离子体CVD方法，在整个表面上依次形成约20nm厚的氧化硅膜和约70nm厚的氮化硅膜，从而这些膜被用作蚀刻停止膜(stopper film)55。在这种情况下，蚀刻停止膜55可仅由氮化硅膜形成。但是，优选的是与氧化硅膜一起形成，以释放蚀刻停止膜55中的应力。
然后，通过HDPCVD方法，在蚀刻停止膜55上形成约1000nm厚的氧化硅膜作为绝缘膜56。绝缘膜56与蚀刻停止膜55一起构成第一层间绝缘膜57。
然后，通过CMP方法，抛光并平面化第一层间绝缘膜57的上表面。从而，在硅衬底20的平坦表面上的第一层间绝缘膜57的厚度被设为约700nm。
然后，通过光刻和蚀刻，图案化第一层间绝缘膜57。因此，形成第一至第四孔，各个孔的深度到达源/漏区域48a至48d上的硅化物层52。此外，通过图案化，高压晶体管形成区域II中的阱接触区域II阱和焊盘区域II焊盘中分别形成第五和第六孔57e、57f。然后，在电阻器形成区域III中的第一层间绝缘膜57中，形成第七孔57g，各个孔的深度到达电阻器图案39e的接触区域CR。
形成孔57a至57g的蚀刻以两步骤来执行，即对绝缘膜56的蚀刻和对蚀刻停止膜55的蚀刻。通过蚀刻停止膜55，可停止对绝缘膜56的第一蚀刻。为了以这种方式停止蚀刻，应该使用蚀刻气体，以增加绝缘膜56和蚀刻停止膜55之间的选择蚀刻比。在本实施例中，C4F8+O2+Ar被用作蚀刻气体。相对照的，在对主要含有氮化硅的蚀刻停止膜55的蚀刻中，C4F8+CF4+O2+Ar被用作蚀刻气体。
这种两步骤蚀刻及其中使用的蚀刻气体类似于以后描述的各个实施例。
然后，通过溅射方法，在第一层间绝缘膜57和第一至第七孔57a至57g的内表面上形成约20-50nm的Ti(钛)膜。然后，通过在衬底温度为650-700℃于氮气氛中执行的RTA来氮化Ti膜的表面层，以增强Ti膜的阻挡特性。然后，通过溅射方法，在Ti膜上形成约50nm厚的TiN(氮化钛)膜。然后，通过使用六氟化钨(tungsten hexafluoride)的CVD方法，在TiN膜上形成W(钨)膜，以完全掩埋第一至第七孔57a至57g。然后，通过CMP方法，去除第一层间绝缘膜57上形成的额外的Ti膜、TiN膜及W膜，从而这些膜被留在第一至第七孔57a至57g中作为第一至第七导电栓58a至58g。
在这些导电栓之中，在电阻器形成区域中形成的两个导电栓58g和电阻器图案39e构成电阻器元件R。导电栓58g用作电阻器元件R的两个端子。
接下来，下面将说明直到获得图5S所示的剖面结构所需要的步骤。
首先，通过溅射方法，依次在第一层间绝缘膜57上形成Ti膜、TiN膜、含Cu的Al膜、Ti膜及TiN膜，其厚度分别为50nm、12nm、400nm、5nm及70nm。然后，利用光刻，通过图案化这些堆叠的膜来形成第一层金属布线59。
然后，通过HDPCVD方法，在第一层间绝缘膜57和第一层金属布线59上形成约750nm厚的氧化硅膜。在多个第一层金属布线59之间的空间掩埋有氧化硅膜。此外，通过使用TEOS作为反应气体的等离子体CVD方法，在氧化硅膜上形成约1000nm厚的另一个氧化硅膜，由此，这两层氧化硅膜构成第二层绝缘膜60。然后，通过CMP，将第二层绝缘膜60平面化并将其图案化，从而形成第八孔60a，其深度到达第一层金属布线59。
然后，通过溅射方法，在第二层绝缘膜60和第八孔60a的内表面上形成约50nm厚度的TiN膜。然后，通过CVD方法，在其上形成约200-300nm厚的W膜，从而第八孔60a被W膜完全掩埋。然后，通过CMP方法，去除在第二层绝缘膜60上留下的TiN膜和W膜，并且这些膜被留在第八孔60a中，作为第八导电栓61。
然后，通过溅射方法，依次在第二层绝缘膜60和第八导电栓61的各个上表面上形成Ti膜、TiN膜、含Cu的Al膜、Ti膜及TiN膜，其厚度分别为50nm、12nm、400nm、5nm及70nm。然后，通过图案化这些膜形成第二层金属布线63。
然后，通过HDPCVD方法，在第二层金属布线63和第二层绝缘膜60上形成约750nm厚的氧化硅膜，并且这层膜被用作第三层间绝缘膜62。然后，通过等离子体CVD方法，在第三层间绝缘膜62上形成约500nm厚的氮化硅膜作为钝化膜64。
然后，通过光刻，进行在钝化膜64和第三层间绝缘膜62中开通焊盘开口的步骤，以露出开口下面的第二层金属布线63的焊盘部分。但是这里将省略其具体细节。
按照到目前执行的步骤，完成了根据本实施例的半导体器件的基本结构。
这里，图6为俯视图，其以放大的方式显示了此半导体器件的高压晶体管形成区域II，并且以上形成的各个抗蚀图案的平面版图也在图6中示出。然后，在以上图5A至5S中的各个区域IIn、IIp的剖视图分别对应于图6中沿A1-A1线和B1-B1线截取的剖面图。并且，阱接触区域II阱的剖视图对应于图6中沿C1-C1截取的剖面图，以及焊盘区域II焊盘的剖视图对应于图6中沿D1-D1线截取的剖面图。
在图6中，d4为第五抗蚀图案44的第一窗口44a与第三导电栓58c之间的间隔，并且d4的值约为例如0.15μm。此外，d5为第一窗口44a和第二n型源/漏延伸部分42c之间的间隔，并且d5的值约为例如0.15μm。另外，d6为第六抗蚀图案46从阱接触区域II阱中的第一n型杂质扩散区域42e伸出的距离，并且d6的值约为例如0.2μm。再者，d7为第五抗蚀图案44的第三窗口44c与第一n型杂质扩散区域42e的边缘之间的距离，并且d7的值约为例如0.1μm。
在这种情况下，第三和第四栅电极39c、39d的各个栅长L1、L2不受特殊限定。在本实施例和以后的实施例中，L1被设置为约1-2μm，并且L2被设置为约0.6-2μm。
在以上所述的本实施例中，杂质被掺入高压晶体管形成区域II中的导电膜39中，如图5J所示，然后，在高压晶体管形成区域II中形成第三和第四绝缘侧壁43c、43d，如图5M所示。因此，由于在形成第三和第四绝缘侧壁43c、43d之后没有必要将杂质掺入第三和第四栅电极39c与39d中，所以与现有技术不同，未掺杂部分没有形成在高压晶体管的栅电极中。结果，由于由未掺杂部分、未掺杂部分的形状等引起的阈值电压的增加所产生的驱动能力的差异不会在高压晶体管中产生，因此，能够提供高质量的半导体器件，在该半导体器件中高压晶体管和双栅极型常规晶体管集成在一起。
此外，在本实施例中，分别执行图5M说明的在高压晶体管形成区域II中形成第一和第二开口43g、43h的步骤，以及图5N中说明的在常规晶体管形成区域I中形成第一和第二绝缘侧壁43a、43b的步骤。
在图5M的步骤中的蚀刻深度对应于侧壁绝缘膜43和第一栅绝缘膜27的总厚度，而在图5N的步骤中的蚀刻深度对应于侧壁绝缘膜43和第二栅绝缘膜36的总厚度。因此，通过第一栅绝缘膜27和第二栅绝缘膜36之间的厚度差异，在这些步骤中的蚀刻深度彼此不同。在本实施例中，尽管蚀刻深度以这种方式而不相同，但如上文上述，这两个蚀刻步骤分开执行。因此，与这些蚀刻步骤被同时执行的现有技术不同，能够防止元件隔离绝缘膜23被过度蚀刻的情况。
(2)第二实施例
接下来，将在下文说明本发明的第二实施例。
图7A至7G为剖视图，分别显示了在制造过程中根据本实施例的半导体器件。在这些图中，与第一实施例中相同的附图标记被附于与第一实施例中相同的元件，并且这里将省略它们的说明。
在以上第一实施例中，如图5J所示，在用第四抗蚀图案40仅覆盖常规p型MOS晶体管形成区域Ip的同时，P+离子作为n型杂质被引入位于残存区域中的导电膜39。
相对照的，在本实施例中，如图7A所示，仅常规n型MOS晶体管形成区域In覆盖有第四抗蚀图案40。然后，在使用第八抗蚀图案50作为掩模的同时，在加速能量为7KeV且剂量为4×1015cm-3的条件下，B+离子作为p型杂质被选择性离子注入到没有被第四抗蚀图案40覆盖的部分导电膜39。
作为这次离子注入的结果，在常规p型MOS晶体管形成区域Ip和高压晶体管形成区域II中的导电膜39的导电类型被设置为p型的同时，常规n型MOS晶体管形成区域In中的导电膜39仍然保持其未掺杂状态。
然后，去除第四抗蚀图案40。
通过图案化，被注入B+离子的导电膜39形成第三和第四栅电极39c、39d，如图7A所示。B+离子被注入到该结构的所有部分。
然后，如图7B所示，按照与图5K相同的步骤，形成第一至第四栅电极39a至39d，并且在这些栅电极39a至39d旁边的半导体衬底中也形成第一和第二n型源/漏延伸部分42a、42c以及第一和第二p型源/漏延伸部分42b、42d。
然后，如图7C所示，按照第一实施例中说明的图5M中的步骤，蚀刻第一栅绝缘膜27和侧壁绝缘膜43，以形成第一和第二开口43g、43h。
第一和第二开口43g、43h与第三和第四栅电极39c、39d之间的距离d1以及元件隔离绝缘膜23与第一和第二窗口44a、44b之间的距离d2与第一实施例中相同。
然后，如图7D所示，按照第一实施例中说明的图5N中的步骤，通过使用第六抗蚀图案46作为掩模进行蚀刻，在常规晶体管形成区域I中形成第一和第二侧壁43a、43b。同时，在第三和第四栅电极39c、39d上的第三和第四侧壁43c、43d中，形成第三和第四开口43j、43k，并且通过蚀刻，电阻器形成区域III中的接触区域CR上的侧壁绝缘膜43也被去除。
然后，去除第六抗蚀图案46。
接下来，下文将说明获得直到图7E所示剖面结构所需的步骤。
首先，将光刻胶涂在各个区域I至II上，然后，通过曝光/显影该光刻胶形成第七抗蚀图案47。然后，在使用第七抗蚀图案47作为掩模的同时，在加速能量为10-15KeV且剂量为2×1015cm-3的条件下，P+离子被离子注入到硅衬底20中。因此，在高压晶体管形成区域II中第一开口43g下面的硅衬底20中形成第二n型源/漏区域48c。此外，焊盘区域II焊盘被第七抗蚀图案47覆盖。然后，在阱接触区域II阱中开通第七抗蚀图案47，并且在其中形成深第二n型杂质扩散区域48e，其杂质浓度高于第一n型杂质扩散区域42e的杂质浓度。
然后，通过此离子注入，P+离子被注入到第一栅电极39a中，该第一栅电极39a仍然保持其未掺杂状态，从而第一栅电极39a的导电类型被设置为n型。
然后，去除第七抗蚀图案47。
接下来，下文将说明获得直到图7F所示剖面结构所需的步骤。
首先，在硅衬底20上形成第八抗蚀图案50，该第八抗蚀图案具有第八和第九窗口50a、50b，从所述窗口露出常规p型MOS晶体管形成区域Ip和高压p型MOS晶体管形成区域IIp。此外，第八抗蚀图案具有第十窗口50d，从该第十窗口露出第三栅电极39c。在这种情况下，焊盘区域II焊盘和电阻器形成区域III中的接触区域CR没有被第八抗蚀图案50覆盖，并且露出来。另外，阱接触区域II阱被第八抗蚀图案50覆盖。
然后，在使用第八抗蚀图案50作为掩模的同时，在加速能量为5KeV且剂量为2×1015cm-3的条件下，B+离子被离子注入到硅衬底20中。因此，在第二开口43h下面的硅衬底20中形成第一p型源/漏区域48d，此外，在第二栅电极39b旁边的硅衬底20上形成第二p型源/漏区域48b。
然后，去除第八抗蚀图案50。然后，通过RTA激活被注入到各个源/漏区域48a至48d中的杂质，在衬底温度为1000℃于氮气氛中执行该RTA，处理时间为10秒。
在本实施例中，在图7A的步骤中，B+离子被预先引入常规p型MOS晶体管形成区域Ip中的导电膜39中。在这种情况下，由于B+离子比其它离子更易于移动，因此在所应用的退火步骤中，可能出现这种B+离子穿透第二栅绝缘膜36并扩散到半导体衬底中，直到形成第二p型源/漏区域48b为止。因此，在使用多次退火步骤的情况下，这部分中的导电膜39可保持其未掺杂状态，然后在注入离子时，B+离子可能被离子注入到第二栅电极39b中，以形成第二p型源/漏区域48b。相反，在很少使用退火步骤的情况下，在图7A的步骤中，B+离子可能被引入到常规p型MOS晶体管形成区域Ip中的导电膜39中。
按照到目前为止所应用的步骤，在常规晶体管形成区域I中分别完成常规n型MOS晶体管TR(低)n和常规p型MOS晶体管TR(低)p的基本结构，同时在高压晶体管形成区域II中完成n型高压MOS晶体管TR(高)n和p型高压MOS晶体管TR(高)p的基本结构。
然后，如图7G所示，通过执行第一实施例中说明的图5Q中的步骤，在各个区域I至III中形成硅化物层52。
在此之后，工艺进入到形成层间绝缘膜和金属布线的步骤。由于这些步骤与第一实施例中的类似，这里将省略它们的说明。
图8为俯视图，以放大的方式显示了半导体器件的高压晶体管形成区域II，并且以上形成的各个抗蚀图案的平面版图在图8中也被示出。然后，在以上图7A至7G中的各个区域IIn、IIp的剖视图分别对应于图8中沿A2-A2线和B2-B2线截取的剖面图。并且，阱接触区域II阱的剖视图对应于图8中沿C2-C2截取的剖面图，以及焊盘区域II焊盘的剖视图对应于图8中沿D2-D2线截取的剖面图。
由于图8中各个距离d4至d7的含义和数值与第一实施例的图6中说明的相同，因此这里将省略它们的说明。
根据以上说明的本实施例，B+离子作为p型杂质被预先引入高压晶体管形成区域II中的导电膜39中，然后，通过图案化导电膜39，形成第三和第四栅电极39c、39d。因此，能够获得这样的结构，B+离子能被均匀引入到这些栅电极39c、39d的所有部分中，从而与现有技术不同，在栅电极39c、39d中没有形成未掺杂部分。因此，能够防止由于未掺杂部分的出现引起的晶体管的驱动能力的降低和差异。
此外，在本实施例中，构成n型高压MOS晶体管TR(高)n的第三栅电极39c的导电类型为p型，为与n沟道相反的导电类型。如果沟道的导电类型与栅电极的相反，则将沟道60设置为掩埋沟道，该掩埋沟道形成为比硅衬底20的表面更深，如图9所示。由于载流子流经该比硅衬底20的表面更深的掩埋沟道，因此载流子几乎不会被衬底表面上存在的界面状态密度所散射。因此，能够提高载流子的迁移率，此外，能够获得具有高驱动能力的晶体管。
此外，按照这种掩埋沟道，仅需要低沟道密度来获得阈值电压，其等于衬底表面上产生的表面沟道，此外，能够使在第二n型源/漏区域48c与该沟道之间的接合部分处的杂质的浓度梯度变缓。因此，能够实现第二n型源/漏区域48c的更高的耐压。
(3)第三实施例
在第一实施例中，如图5P所示，延伸部分43e、43f被设置在高压晶体管形成区域II中的第三和第四绝缘侧壁43c、43d。然后，通过使用延伸部分43e、43f作为掩模进行离子注入，可增加第一p型源/漏区域48d和第二n型源/漏区域48c的各个偏移。因此，可增强MOS晶体管TR(高)n和TR(高)p的耐压。
相反，在本实施例中，不通过设置延伸部分43e、43f至第三和第四绝缘侧壁43c、43d来增加源/漏区域48c、48d的偏移。
图10A至10G为剖视图，显示了根据本实施例的半导体器件。在这些图中，与第一实施例中相同的附图标记被附于与第一实施例中相同的元件，并且这里将省略它们的说明。
首先，进行第一实施例中说明的图5A至5K的步骤，然后进行第一实施例的图5L中说明的步骤。因此，如图10A所示，在第一至第四栅电极39a至39d以及第一和第二栅绝缘膜27、36上形成侧壁绝缘膜43。作为侧壁绝缘膜43，例如可使用约100nm厚的氧化硅膜，该氧化硅膜是通过在衬底温度大致为750-800℃时执行的等离子体CVD方法形成。
然后，如图10B所示，在电阻器图案39e上形成岛状第六抗蚀图案46。然后，在使用第六抗蚀图案46作为掩模的同时，通过RIE回蚀侧壁绝缘膜43。因此，在第一至第四栅电极39a至39d旁边形成第一至第四绝缘侧壁43a至43d，此外，电阻器图案39e的接触区域CR上的侧壁绝缘膜43被去除。在这次RIE中的蚀刻气体不受特别限定，但是在本实施例中应用C4F8+O2+Ar。
在这次回蚀中，过蚀刻侧壁绝缘膜43约100nm厚度的膜厚比10％，即10nm。因此，通过以上回蚀，原来具有30-100nm厚的第一栅绝缘膜27在深度上被蚀刻掉10nm，从而其厚度减少至约20-90nm。
相对照的，在常规晶体管形成区域I中形成的第二绝缘膜36的厚度约为3-8nm，该厚度远薄于第一栅绝缘膜27。因此，在形成第一至第四绝缘侧壁43a至43d中，蚀刻并去除位于第一和第二栅电极39a、39b旁边的第二栅绝缘膜36。
然后，如图10C所示，光刻胶被涂在各个区域I至III中，然后通过曝光/显影光刻胶形成第五抗蚀图案44。
类似第一实施例，第五抗蚀图案44具有第一和第二窗口44a、44b。窗口44a、44b与第三和第四栅电极39c、39d的侧表面之间的距离d1被设置为约0.3-1.0μm。然后，窗口44a、44b与元件隔离绝缘膜23的端部之间的距离d2被设置为约0.1μm。
然后，通过经由第一和第二窗口44a、44b进行的RIE，蚀刻第一栅绝缘膜27。因此，在源/漏延伸部分42c、42d上的第一栅绝缘膜27中形成的第五和第六开口27a、27b。
在这种情况下，第五抗蚀图案44具有第三窗口44c，并且通过使用RIE进行的蚀刻，去除第三窗口44c下面的第一栅绝缘膜27。
然后，去除第五抗蚀图案44。
然后，如图10D所示，将光刻胶涂在各个区域I至III中，然后通过曝光/显影光刻胶形成第七抗蚀图案47。第七抗蚀图案47具有第十一窗口47d以及第二n型源/漏区域上的第十二窗口47e，从该第十一窗口露出常规n型MOS晶体管形成区域In。此外，电阻器图案39e的接触区域CR没有被第七抗蚀图案47覆盖，并且仍然被露出。
然后，在使用第七抗蚀图案47作为掩模的同时，在加速能量为10-15KeV且剂量为2×1015cm-3的条件下，P+离子被离子注入到硅衬底20中。由于这次离子注入，在第一栅电极39a旁边的硅衬底20中形成第一n型源/漏区域48a。此外，通过第五开口27a，P+离子被注入到高压晶体管形成区域II中的硅衬底20中，因此，形成第二n型源/漏区域48c。而且，在阱接触区域II阱中形成深第二n型杂质扩散区域48e，该第二n型杂质扩散区域的杂质浓度高于第一n型杂质扩散区域42e。
在离子注入时，由于第三栅电极39c和邻近的第一栅绝缘膜27被高压晶体管形成区域II中的第七抗蚀图案47覆盖，因此P+离子没有被注入到第一栅绝缘膜27下面的硅衬底20中。因此，仅在第五开口27a下面选择性形成第二n型源/漏区域48c，此外，偏移W3等于第三栅电极39c的侧表面和第四开口27a之间的距离d1，并且被设置为约0.3-1.0μm。
相对照的，由于第一栅电极39a没有被常规晶体管形成区域中的第七抗蚀图案覆盖，因此第一n型源/漏区域48a的偏移W4小于高压晶体管形成区域中的偏移W3。
在这次离子注入结束之后，去除第七抗蚀图案47。
然后，如图10E所示，在各个区域I至III中形成具有第八和第九窗口50a、50b的第八抗蚀图案50，从所述窗口，露出常规p型MOS晶体管形成区域Ip和高压p型MOS晶体管形成区域IIp中的源/漏形成区域。此外，阱接触区域II阱被第八抗蚀图案50覆盖。
然后，在使用第八抗蚀图案50作为掩模的同时，在加速能量为5KeV且剂量为2×1015cm-3的条件下，B+离子被离子注入到硅衬底20中。因此，在第六开口27b下面的硅衬底20上形成第一p型源/漏区域48d，并且在第二栅电极39b旁边的硅衬底20上形成第二p型源/漏区域48b。
然后，按照这次离子注入，B+离子被离子注入到仍然保持其未掺杂状态的第二栅电极39b中，从而第二栅电极39b的导电类型被设为p型。
在这次离子注入中，由于第四栅电极39d和邻近的第一栅绝缘膜27被第八抗蚀图案50覆盖，因此B+离子没有被注入到第一栅绝缘膜27下面的硅衬底20中。因此，第一p型源/漏区域48d的偏移W3等于第三栅电极39c的侧表面与第五开口27a之间的距离d1，并且被设为约0.3-1.0μm。
相对照的，由于第二栅电极39b没有被常规晶体管形成区域I中的第八抗蚀图案50覆盖，因此第二p型源/漏区域48b的偏移W4比高压晶体管形成区域II中的偏移W3更短。
然后，去除第八抗蚀图案50。然后，通过RTA激活被注入到各个源/漏区域48a至48d的杂质，在衬底温度为1000℃于氮气氛中执行该RTA，处理时间为10秒。
按照到目前为止的步骤，在常规晶体管形成区域I中完成了由n型常规MOS晶体管TR(低)n和p型常规MOS晶体管TR(低)p构成的基本结构，同时，在高压晶体管形成区域II中完成了由n型高压MOS晶体管TR(高)n和p型高压MOS晶体管TR(高)p构成的基本结构。
在这些晶体管之中，常规晶体管形成区域I中的晶体管TR(低)n、TR(低)p具有类似于第一实施例的双栅极结构。
然后，由于在高压晶体管形成区域II中形成的MOS晶体管TR(高)n、TR(高)p的偏移W3大于常规晶体管形成区域I中的偏移W4，因此能够增强源-漏耐压。此外，由于构成这些晶体管TR(高)n、TR(高)p的第一栅绝缘膜27的厚度大于第二栅绝缘膜36的厚度，因此，与常规MOS晶体管TR(低)n、TR(低)p相反，能增强MOS晶体管TR(高)n、TR(高)p的源-漏耐压。
然后，如图10F所示，通过执行第一实施例的图5Q中的步骤，在源/漏区域48a至48d和第一至第四栅电极39a至39d的上表面上形成硅化物层52。此外，在电阻器图案39e的接触区域CR中形成硅化物层52，并且降低部分电阻器图案39e的电阻。此时，由于第一栅绝缘膜27的足够厚度的残留膜仍然留在第五、第六开口27a、27b与高压晶体管形成区域II中的栅电极39c、39d之间的延伸部分42c、42d，因此，未形成硅化物层52。
同时，在本实施例中，与第一和第二实施例不同，在高压晶体管形成区域II中的第三和第四绝缘侧壁43c、43d没有在第三和第四栅电极39c、39d的上表面上延伸。因此，在第三和第四栅电极39c、39d的整个上表面上形成硅化物层52。因此，在本实施例中，与硅化物层形成在栅电极的部分上表面上的现有技术相反，高压晶体管形成区域中的第三和第四栅电极39c、39d的电阻能够被充分降低。
然后，如图10G所示，通过执行第一实施例的图5R中的步骤，形成由蚀刻停止膜55和绝缘膜56构成的第一层间绝缘膜57。然后，通过光刻，在第一层间绝缘膜57中形成第一至第七孔57a至57g。然后，通过依次堆叠Ti膜、TiN膜及W膜所形成的第一至第七导电栓58a至58g被掩埋在第一至第七孔57a至57g中，由此，完成根据本实施例的半导体器件的基本结构。
然后，类似第一实施例中的图5S，工艺进行到形成第一层金属布线59和第二层间绝缘膜60的步骤，但是这里将省略它们的具体细节。
图11为俯视图，以放大的方式显示了半导体器件的高压晶体管形成区域II，并且以上形成的各个抗蚀图案的平面版图也在图11中被示出。然后，在以上图10A至10G中的各个区域IIn、IIp的剖视图分别对应于图11中沿A3-A3线和B3-B3线截取的剖面图。并且，阱接触区域II阱的剖视图对应于图11中沿C3-C3截取的剖面图，以及焊盘区域II焊盘的剖视图对应于图11中沿D3-D3线截取的剖面图。
由于图11中距离d5至d7的含义和数值与第一实施例相同，因此将省略它们的说明。同时d8为第五抗蚀图案44的第一窗口44a和第七抗蚀图案47之间的间隔，并且例如其数值约为0.15μm。
根据以上说明的本实施例，与第一实施例类似，P+离子作为杂质被预先引入高压晶体管形成区域II中的导电膜39中，然后，通过图案化导电膜39形成第三和第四栅电极39c、39d。因此，能够使栅电极38c、39d中的杂质分布均匀，因此，与现有技术不同，在栅电极中没有形成未掺杂部分。因此，能够防止由于未掺杂部分的出现引起的晶体管的驱动能力的下降和差异。
此外，在本实施例中，在高压晶体管形成区域II中的第三和第四栅电极39c、39d的整个表面上形成硅化物层52。因此，与现有技术相反，在现有技术中在栅电极的部分上表面上形成硅化物层，栅电极39c、39d的电阻能被进一步降低。
现在，图12A为剖视图，以放大的方式显示了第一实施例中在高压晶体管形成区域II中的源/漏接触部分，而图12B为剖视图，显示了第二实施例中的相同源/漏接触部分。
如图12A所示，在第一实施例中，在第二n型源/漏区域48c周围形成厚的由第一栅绝缘膜27和延伸部分43e构成的叠置膜。因此，在蚀刻停止膜55上形成凹槽55a，其深度对应于此叠置膜与硅衬底20之间的高度差，然后，在第三孔57c的底部上形成未开部分57h，在该未开部分上凹槽55a被反映。在第三孔57c和第二n型源/漏区域48c精确对准的情况下，即使当这种未开部分57h出现时也不会特别引起问题。但是，在它们没有准确对准的情况下，未开部分57h的占据面积增加。因此，存在这样的可能性，第三导电栓58c(见图5R)与第二n型源/漏区域48c之间的接触电阻增加。
相对照的，如图12B所示，在本实施例中，由于没有形成延伸部分43e，因此在蚀刻停止膜55中形成的凹槽55a比第一实施例更浅。因此，由凹槽55a产生的未开部分57h很少产生，所以即使第三孔57c与第二n型源/漏区域48c之间的对准略微偏离，第三导电栓58c与第二n型源/漏区域48c之间的接触电阻也难以增加。
(4)第四实施例
在以上第三实施例中，为了将杂质均匀地掺入第三和第四栅电极39c、39d中，杂质被预先掺入高压晶体管形成区域II中的导电膜39中。相对照的，在本实施例中，使第一栅绝缘膜27的厚度厚于第三实施例，然后，在形成第三和第四栅电极39c、39d之后，在通过厚第一栅绝缘膜27防止杂质被离子注入到除了源/漏区域之外的硅衬底20中的同时，将杂质均匀地掺入第三和第四栅电极39c、39d。
图13A至13G为剖视图，分别显示了在制造过程中按照本实施例的半导体器件。在这些图中，与第三实施例相同的附图标记附于与第三实施例相同的元件，并且在此省略它们的说明。
首先，下文将说明获得直到图13A所示的剖面结构所需的步骤。
首先，通过执行在第一实施例中说明且在图5A至5I中示出的步骤，在各个区域I至III上形成由未掺杂多晶硅制成的导电膜39。
然后，与第一至第三实施例不同，杂质没有被引入到导电膜39中，然后，图案化导电膜39。因此，在各个区域I、II上形成如图13A所示的第一至第四未掺杂的栅电极39a至39d。
此外，在本实施例中，第一栅绝缘膜27的厚度被设置为70-90nm，并且使厚度的下限比第一实施例中的20nm厚。
然后，在使用与第一实施例的图5K中说明的相同的条件，在硅衬底20上形成第一和第二n型源/漏延伸部分42a、42c以及第一和第二p型源/漏延伸部分42b、42d。
然后，如图13B所示，以与第三实施例的图10A中相同的方式在各个区域I至III中形成侧壁绝缘膜43。在沉积侧壁绝缘膜43之前，将P+离子注入(例如，在P+20KeV且4×1015cm-2的条件下)电阻器图案39e中，并且电阻器图案39e被掺杂。
然后，如图13C所示，在电阻器图案39e上形成岛状第六抗蚀图案46。然后，在使用第六抗蚀图案46作为掩模的同时，通过RIE回蚀侧壁绝缘膜43。因此，在第一至第四栅电极39a至39d旁边形成第一至第四绝缘侧壁43a至43d，此外，电阻器图案39e的接触区域CR上的侧壁绝缘膜43被去除。在这次回蚀中，过蚀刻侧壁绝缘膜43约100nm的厚度的膜厚比10％，即10nm。因此，通过以上回蚀，原来具有70-90nm厚的第一栅绝缘膜27在深度上被蚀刻10nm，并且其厚度减少至约60-80nm。
然后，去除第六抗蚀图案46。
然后，如图13D所示，通过执行与第三实施例中说明且在图10C中示出的相同的步骤，蚀刻第五抗蚀图案44的第一和第二窗口44a、44b下面的第一栅绝缘膜27，从而形成第五和第六开口27a、27b。然后，去除第五抗蚀图案44。
接下来，下文将说明获得直到图13E所示的剖面结构所需的步骤。
首先，光刻胶被涂在各个区域I至III，然后通过曝光/显影该光刻胶形成第七抗蚀图案47。第七抗蚀图案47具有第十一和第十二窗口47d、47e，从所述窗口分别露出常规n型MOS晶体管形成区域In和高压n型MOS晶体管形成区域IIn。
在这种情况下，与第三实施例不同，第三栅电极39没有被第七抗蚀图案47覆盖，并且被露出来。
并且，阱接触区域II阱没有被第七抗蚀图案47覆盖，并且被露出来。
此外，第七抗蚀图案47具有第十三窗口47f，从该第十三窗口露出第四栅电极39d。并且，电阻器39e的接触区域CR没有被第七抗蚀图案47覆盖，并且仍然被露出来。
然后，在使用第七抗蚀图案47作为掩模的同时，在加速能量为10-15KeV且剂量为2×1015cm-3的条件下，将P+离子注入到硅衬底20中。
因此，在常规n型MOS晶体管形成区域In中，在第一栅电极39a旁边的硅衬底20中形成第一n型源/漏区域48a，此外，P+离子被引入保持未掺杂状态的第一栅电极39a中。因此，第一栅电极39a的导电类型被设置为n型。
此外，在高压n型MOS晶体管形成区域IIn中，由于第一栅绝缘膜27能够阻挡P+离子，该第一栅绝缘膜27比第三实施例更厚且其厚度为80-100nm，因此即使没有设置第七抗蚀图案47，也能够在第五开口27a下面的硅衬底20中选择性形成第二n型源/漏区域48c。然后，在阱接触区域II阱中形成深第二n型杂质扩散区域48e，其杂质浓度高于第一n型杂质扩散区域42e。
然后，P+离子被注入到保持未掺杂状态的第三和第四栅电极39c、39d的所有部分。因此，这些栅电极39c、39d的导电类型被设置为n型。
然后，去除第七抗蚀图案47。
然后，如图13F所示，进行与第三实施例中说明且在图10E中示出的相同的离子注入步骤。因此，第二栅电极39b的导电类型被设置为p型，此外，在第二栅电极39b旁边的半导体衬底中形成第二p型源/漏区域48b。由于这次离子注入，在高压晶体管形成区域II中的第一栅绝缘膜27中的第六开口27b下面的硅衬底20中，形成第一p型源/漏区域48d。
在这次离子注入结束之后，去除用作掩模的第八抗蚀图案50。
按照到目前为止执行的步骤，在常规晶体管形成区域I中完成了由n型常规MOS晶体管TR(低)n和p型常规MOS晶体管TR(低)p构成的基本结构，同时在高压晶体管形成区域II中完成了由n型高压MOS晶体管TR(高)n和p型高压MOS晶体管TR(高)p构成的基本结构。
然后，如图13G所示，通过执行与第三实施例中说明且在图10F中示出的相同的步骤，在各个区域I至III上形成硅化物层52。
通过以上过程，完成了根据本实施例制造半导体器件方法中的主要步骤。
现在，图14为俯视图，以放大的方式显示了根据本实施例的半导体器件的高压晶体管形成区域II，并且，以上形成的各个抗蚀图案的平面版图在图14中也被示出。然后，在以上图3A至13G中的各个区域IIn、IIp的剖视图分别对应于图14中沿A4-A4线和B4-B4线截取的剖面图。并且，阱接触区域II阱的剖视图对应于图14中沿C4-C4截取的剖面图，以及焊盘区域II焊 盘的剖视图对应于图14中沿D4-D4线截取的剖面图。
由于图14中距离d4、d5、d7的含义和数值等同于第一实施例，所以这里将省略它们的说明。
按照以上本实施例，第三和第四绝缘侧壁43c、43d没有覆盖第三和第四栅电极39c、39d的上表面。因此，在图13E所示的离子注入步骤中，杂质能够被引入第三和第四栅电极39c、39d的整个上表面中，从而能够防止在这些栅电极39c、39d中形成未掺杂部分。
此外，在图13G中说明的步骤中，硅化物层52能够形成在第三和第四栅电极39c、39d的所有上表面上。因此，与仅在部分上表面上形成硅化物层的现有技术相比，能够充分降低栅电极39c、39d的电阻。
(5)第五实施例
本实施例给出第四实施例的变型，并且n型高压MOS晶体管TR(高)n和p型高压MOS晶体管TR(高)p都是表面沟道型。
图15A至15E为剖视图，显示了在制造过程中根据本实施例的半导体器件。在这些图中，与第四实施例中相同的附图标记附于与第四实施例中相同的元件，并且这里将省略它们的说明。
首先，如图15A所示，通过执行在第四实施例中说明且在图13C中示出的步骤，在第一至第四栅电极39a至39d的侧表面上形成第一至第四绝缘侧壁43a至43d。
在本实施例中，与第四实施例类似，在形成源/漏区域时，高压晶体管形成区域I中的第一栅电极27被用作离子注入时的掩模。因此，第一栅电极27形成为比第三实施例更厚，例如厚度为约80-100nm。在形成侧壁的蚀刻步骤中，第一栅绝缘膜27被蚀刻去约10nm，从而仍然残余约70nm-90nm的这种蚀刻残余物。
然后，执行在第四实施例中说明且在图13D中示出的步骤。因此，如图15B所示，通过蚀刻第五抗蚀图案44中的第一和第二窗口44a、44b下面的第一栅绝缘膜27，形成第五和第六开口27a、27b。然后，去除第五抗蚀图案44。
然后，如图15C所示，与第四实施例中的图13E类似，在各个区域I至III中形成第七抗蚀图案47。但是，在本实施例中，在第七抗蚀图案47中没有形成露出第四栅电极39d的第十三窗口，并且第四栅电极39d仍然被第七抗蚀图案47覆盖。
然后，在与第四实施例相同的条件下，在使用第七抗蚀图案47作为掩模的同时，P+离子被离子注入到硅衬底20中。因此，在第一栅电极39a旁边的硅衬底20中形成第一n型源/漏区域48a，此外，P+离子被引入第一和第三栅电极39a、39c的所有部分中。因此，这些栅电极的导电类型被设为n型。
此外，在高压n型MOS晶体管形成区域IIn中，由于80-100nm厚的第一栅绝缘膜27作为掩模，所以仅在第五开口27a下面的硅衬底20中选择性形成第二n型源/漏区域48c。
此外，在阱接触区域II阱中，形成第二n型杂质扩散区域48e，其具有更高的杂质浓度并且比第一n型杂质扩散区域42e更深。
然后，去除第七抗蚀图案47。
然后，如图15D所示，在硅衬底20上形成具有第八和第九窗口50a、50b的第八抗蚀图案50，从所述窗口露出常规p型MOS晶体管形成区域Ip和高压p型MOS晶体管形成区域IIp。然后，在与第四实施例相同的离子注入条件下，将B+离子注入到硅衬底20中。
因此，在常规晶体管形成区域I中，在第二栅电极39b旁边的硅衬底20中形成第二p型源/漏区域48b。此外，在高压晶体管形成区域II中，因为比第三实施例更厚的第一栅绝缘膜27作为掩模，所以在第五开口27b下面选择性形成第一p型源/漏区域48d。
此外，B+离子被注入到第二和第四栅电极39b、39d的所有部分，从而这些栅电极的导电类型被设置为P型。
然后，去除第八抗蚀图案50。
然后，如图15E所示，通过执行与在第三实施例中说明且在图10F中示出的相同的步骤，在各个区域I至III上形成硅化物层52。
通过以上过程，完成了根据本实施例制造半导体器件方法中的主要步骤。
根据本实施例，出于在第四实施例中说明的原因，杂质能够被均匀引入，而不会在第三和第四栅电极39c、39d中形成未掺杂部分，此外，能够在这些栅电极39c、39d的整个上表面上形成硅化物层52。
此外，在本实施例中，n型高压MOS晶体管TR(高)n和p型高压MOS晶体管TR(高)p都具有表面沟道结构，其中，栅电极和沟道具有相同的导电类型。因此，这些晶体管TR(高)n、TR(高)p能够承受更强的短沟道效应。
(6)第六实施例
本实施例为第五实施例的变形，并且n型高压MOS晶体管TR(高)n和p型高压MOS晶体管TR(高)p都是掩埋沟道型。
图16A至16C为剖视图，分别显示了在制造过程中根据本实施例的半导体器件。在这些图中，与第五实施例中相同的附图标记附于与第五实施例中相同的元件，并且这里将省略它们的说明。
首先，如图16A所示，以与第五实施例的图15C中的步骤相同的方式，在各个区域I至III中形成第七抗蚀图案47。在这种情况下，在本实施例中，在第七抗蚀图案47中形成第十三窗口47f，从该第十三窗口露出第四栅电极39d，并且第三栅电极39c被第七抗蚀图案47覆盖。
然后，在与第四实施例相同的条件下，在使用第七抗蚀图案47作为掩模的同时，P+离子被离子注入到硅衬底20中。因此，在第一栅电极39a旁边的硅衬底20中形成第一n型源/漏区域48a，此外，在第五开口27a下面的硅衬底20上形成第二n型源/漏区域48c。
此时，在高压n型MOS晶体管形成区域IIn中，由于80-100nm厚的厚第一栅绝缘膜27作为掩模，所以P+离子没有被注入第五开口27a之外的硅衬底20的部分中。
此外，通过这次离子注入，P+离子被引入保持未掺杂状态的第一和第四栅电极39a、39d的所有部分中，从而这些栅电极的导电类型被设置为n型。
然后，在阱接触区域II阱中，形成第二n型杂质扩散区域48e，其具有更高的杂质浓度并且比第一n型杂质扩散区域42e更深。
然后，去除第七抗蚀图案47。
然后，如图16B所示，在硅衬底20上形成第八抗蚀图案50，该第八抗蚀图案具有第八窗口50a和第九窗口50b，从该第八窗口露出常规p型MOS晶体管形成区域Ip，从该第九窗口露出高压p型MOS晶体管形成区域IIp中的源/漏形成区域。在这种情况下，在本实施例中，与第五实施例不同，从第九窗口50b没有露出第四栅电极39d，此第四栅电极39d仍然被第八抗蚀图案50覆盖。此外，在第八抗蚀图案50中形成第十窗口50d，从该第十窗口露出高压晶体管形成区域II中的第三栅电极39c。
然后，在使用第八抗蚀图案50作为掩模的同时，在与第四实施例相同的条件下，作为P型杂质的B+离子被离子注入到硅衬底20中。因此，在常规晶体管形成区域I中，在第二栅电极39b旁边的硅衬底20中形成第二p型源/漏区域48b。
此外，在高压晶体管形成区域II中，由于在离子注入中，厚度为80-100nm的厚第一栅绝缘膜27作为掩模，所以仅在第六开口27b下面的硅衬底20中选择性形成第一p型源/漏区域48d。
此外，通过这次离子注入，B+离子被注入到第二和第四栅电极39b、39d的所有部分，从而这些栅电极39b、39d的导电类型被设置为P型。
然后，去除第八抗蚀图案50。
然后，如图16C所示，与第三至第五实施例类似，在各个区域I至III上形成硅化物层52。
通过以上过程，完成了根据本实施例制造半导体器件方法中的主要步骤。
根据本实施例，与第四和第五实施例类似，杂质能够被均匀引入高压晶体管形成区域II中的第三和第四栅电极39c、39d中，从而在这些栅电极39c、39d中形成未掺杂部分是不可能的。此外，由于在第三和第四栅电极39c、39d的整个上表面上形成硅化物层52，所以，与现有技术相比，栅电极39c、39d的电阻能够被更充分降低。
此外，n型高压MOS晶体管TR(高)n和p型高压MOS晶体管TR(高)p都是掩埋沟道结构。因此，类似第二实施例，仅需要低的沟道浓度，就能获得与表面沟道型相同的阈值电压，此外能够使源/漏区域48c、48d与沟道之间的接合部分中的杂质的浓度梯度变缓。因此，能够实现源/漏区域48c、48d的更高耐压。
此外，在掩埋沟道型中，出于与第二实施例说明的相同原因，MOS晶体管TR(高)n、TR(高)p的驱动能力能够被增强。
(7)第七实施例
在以上第三至第六实施例中，形成氧化硅膜作为侧壁绝缘膜43。相对照的，在本实施例中，形成氮化硅膜作为侧壁绝缘膜43。
图17A至17C为剖视图，分别显示了在制造过程中根据本实施例的半导体器件。在这些图中，与第三至第六实施例中相同的附图标记附于与第三至第六实施例中相同的元件，并且这里将省略它们的说明。
首先，执行在第四实施例中说明的步骤。然后，如图17A所示，在衬底温度为650-700℃通过CVD方法，在第一至第四栅电极39a至39d以及第一和第二栅绝缘膜27、36上形成约100nm厚的氮化硅膜，然后，这层膜被用作侧壁绝缘膜43。在沉积氮化硅膜43之前，P+离子被注入(例如，在P+20KeV以及4×1015cm-2的条件下)到电阻器图案39e中，并且电阻器图案39e被掺杂。
在这种情况下，在形成侧壁绝缘膜之前，可以类似第三实施例对第一至第四栅电极39a至39d进行杂质的注入，或者可以类似第四和第五实施例保持它们的未掺杂状态。
然后，如图17B所示，在电阻器图案39e上形成岛状第六抗蚀图案46。然后，在使用第六抗蚀图案46作为掩模的同时，通过RIE回蚀侧壁绝缘膜43。因此，在第一至第四栅电极39a至39d旁边分别形成第一至第四绝缘侧壁43a至43d，此外，去除电阻器图案39e的接触区域CR上的侧壁绝缘膜43。
由于在这次RIE中，例如CHF3和O2构成的混合气体被用作蚀刻气体，所以由氧化硅制成的第一和第二栅绝缘膜27、36与由氮化硅制成的侧壁绝缘膜43之间的选择蚀刻比能够增加到约1∶5。因此，在回蚀中栅绝缘膜27、36难以被腐蚀，因此，在蚀刻完成之后获得的这些膜的厚度基本上等于蚀刻之前的厚度。
然后，去除第六抗蚀图案46。
然后，如图17C所示，通过应用在第四实施例中说明且在图13D中示出的步骤，在各个区域I至III上形成第五抗蚀图案44。然后，通过第五抗蚀图案44中的第一和第二窗口44a、44b蚀刻第一栅绝缘膜27。因此，形成第四和第五开口27a、27b，此外，去除位于第三窗口44c下面的第一栅绝缘膜27。
然后，去除第五抗蚀图案44。
随后，如图16B所示，例如，通过执行在第六实施例中说明且在图16A至16C中示出的步骤，完成前述晶体管TR(低)n、TR(低)p、TR(高)n及TR(高)p。
根据本发明，杂质能够被引入在高压晶体管形成区域中形成的第三和第四栅电极的所有部分。因此，在这些栅电极中不会形成没有引入杂质的未掺杂部分，并且能够防止由于未掺杂部分引起的高压晶体管的驱动能力的降低和差异。
此外，由于在第三和第四栅电极的整个上表面上形成硅化物层，因此，与现有技术相比，这些栅电极的电阻能够被充分降低。

Claims (20)

1.一种半导体器件，包括：
第一栅绝缘膜，形成在半导体衬底的高压晶体管形成区域中；
第二栅绝缘膜，形成在半导体衬底的低压晶体管形成区域中；
第一和第二栅电极，互相之间以一间隔形成在该第二栅绝缘膜上，并且具有不同导电类型的杂质被分别引入该第一和第二栅电极中；
第三和第四栅电极，互相之间以一间隔形成在该第一栅绝缘膜上，并且杂质被引入该第三和第四栅电极的所有部分；
第一导电类型的第一和第二源/漏延伸部分，分别形成在该第一和第三栅电极旁边的半导体衬底上；
第二导电类型的第三和第四源/漏延伸部分，分别形成在该第二和第四栅电极旁边的半导体衬底上；
低压第一和第二导电类型源/漏区域，分别以第一间隔形成在与该第一和第二栅电极的侧表面相距一距离的半导体衬底上；
高压第一或第二导电类型源/漏区域，分别以第二间隔形成在与该第三或第四栅电极的侧表面相距一距离的半导体衬底上，该第二间隔比该第一间隔宽；
第一和第二绝缘侧壁，分别形成在该第一和第二栅电极旁边；
第三绝缘侧壁，从该第三栅电极上表面的边缘延伸到该第三栅电极旁边的该第一导电类型源/漏延伸部分；以及
第四绝缘侧壁，从该第四栅电极上表面的边缘延伸到该第四栅电极旁边的该第二导电类型源/漏延伸部分。
2.如权利要求1所述的半导体器件，其中，该第一栅绝缘膜和该第三和第四绝缘侧壁被堆叠在该第三和第四栅电极旁边的半导体衬底上，并且在该高压第一和第二导电类型源/漏区域上具有第一和第二开口。
3.如权利要求1所述的半导体器件，其中，该第一栅绝缘膜比该第二栅绝缘膜厚。
4.一种半导体器件，包括：
第一栅绝缘膜，形成在半导体衬底的高压晶体管形成区域中，分别具有两个第一开口和两个第二开口；
第二栅绝缘膜，形成在半导体衬底的低压晶体管形成区域中，并且比该第一栅绝缘膜薄；
第一和第二栅电极，互相之间以一间隔形成在该第二栅绝缘膜上，并且具有不同导电类型的杂质被分别引入该第一和第二栅电极中；
第三栅电极，形成在该两个第一开口之间的该第一栅绝缘膜上，并且杂质被引入该第三栅电极的所有部分中；
第四栅电极，形成在该两个第二开口之间的该第一栅绝缘膜上，并且导电类型与被引入该第三栅电极的杂质的导电类型相同或者相反的杂质被引入第四栅电极的所有部分中；
第一导电类型的第一和第二源/漏延伸部分，分别形成在该第一和第三栅电极旁边的半导体衬底上；
第二导电类型的第三和第四源/漏延伸部分，分别形成在该第二和第四栅电极旁边的半导体衬底上；
第一和第二绝缘侧壁，形成在该第一和第二栅电极旁边；
第三和第四绝缘侧壁，形成在该第三和第四栅电极旁边，与该第一和第二开口相距一距离；
低压第一和第二导电类型源/漏区域，分别形成在该第一和第二绝缘侧壁旁边的半导体衬底上；
高压第一和第二导电类型源/漏区域，分别形成在该第三和第四栅电极旁边的该第一和第二开口下面的半导体衬底上。
5.如权利要求4所述的半导体器件，其中，在该第三和第四栅电极的整个上表面上形成硅化物层。
6.如权利要求4所述的半导体器件，其中，引入该第三栅极的杂质的导电类型与高压第一导电类型源/漏区域的导电类型相同，并且引入该第四栅极的杂质的导电类型与高压第二导电类型源/漏区域的导电类型相同。
7.如权利要求4所述的半导体器件，其中，引入该第三栅极的杂质的导电类型与高压第一导电类型源/漏区域的导电类型相反，并且引入该第四栅极的杂质的导电类型与高压第二导电类型源/漏区域的导电类型相反。
8.如权利要求1或权利要求4所述的半导体器件，其中，该第一栅电极的导电类型与低压第一导电类型源/漏区域的导电类型相同，并且第二栅电极的导电类型与低压第二导电类型源/漏区域的导电类型相同。
9.一种制造半导体器件的方法，包括以下步骤：
在半导体衬底上形成元件隔离绝缘膜，其限定第一和第二低压晶体管形成区域以及第一和第二高压晶体管形成区域；
在该第一和第二高压晶体管形成区域中的半导体衬底上形成第一栅绝缘膜；
在该第一和第二低压晶体管形成区域中的半导体衬底上形成第二栅绝缘膜；
在该第一和第二栅绝缘膜上形成未掺杂导电膜；
将第一导电类型杂质选择性注入该第一低压晶体管形成区域和该第一和第二高压晶体管形成区域中的导电膜；
在注入该第一导电类型杂质之后图案化该导电膜，以在该第一和第二低压晶体管形成区域中分别形成第一和第二栅电极，并且在该第一和第二高压晶体管形成区域中分别形成第三和第四栅电极；
在该第一和第三栅电极旁边的半导体衬底上分别选择性形成第一导电类型的第一和第二源/漏延伸部分；
在该第二和第四栅电极旁边的半导体衬底上分别选择性形成第二导电类型的第三和第四源/漏延伸部分，该第二导电类型与该第一导电类型相反；
在该第一至第四栅电极旁边分别形成第一至第四绝缘侧壁；
在形成该第一至第四绝缘侧壁之后，在距离该第一栅电极侧表面第一间隔处形成低压第一导电类型源/漏区域，并且在距离该第三栅电极侧表面第二间隔处形成高压第一导电类型源/漏区域，该第二间隔比该第一间隔宽；
在形成该第一至第四绝缘侧壁之后，在距离该第二栅电极侧表面该第一间隔处形成低压第二导电类型源/漏区域，并且在距离该第四栅电极侧表面第三间隔处形成高压第二导电类型源/漏区域，该第三间隔比该第一间隔宽；以及
将第二导电类型杂质引入该第二栅电极。
10.如权利要求9所述的制造半导体器件的方法，其中，形成该第一至第四绝缘侧壁的步骤包括以下步骤：
在该第一和第二低压晶体管形成区域以及该第一和第二高压晶体管形成区域中，形成覆盖该第一至第四栅电极的侧壁绝缘膜；
在距离该第三和第四栅电极的侧表面该第二和第三间隔远处的该侧壁绝缘膜和该第一栅绝缘膜中，分别形成第一和第二开口，并且使留在该第三和第四栅电极的上表面和侧面上的侧壁绝缘膜成为该第三和该第四绝缘侧壁；以及
蚀刻该第三和第四栅电极的上表面上的该第三和第四绝缘侧壁，以露出除了上表面边缘的该第三和第四栅电极，并回蚀该第一和第二低压晶体管形成区域中的侧壁绝缘膜，以留下该侧壁绝缘膜作为该第一和第二栅电极旁边的该第一和第二绝缘侧壁。
11.如权利要求10所述的制造半导体器件的方法，其中，通过经由该第一开口将第一导电类型杂质注入到该硅衬底以及经由该第二开口将第二导电类型杂质注入到该硅衬底，来执行形成该高压第一和第二导电类型源/漏区域的步骤。
12.如权利要求11所述的制造半导体器件的方法，进一步包括以下步骤：
在形成该第一和第二绝缘侧壁之后，在该第一和第二栅电极的上表面和该第三和第四栅电极的除了边缘部分之外的上表面上形成硅化物层。
13.如权利要求9所述的制造半导体器件的方法，其中，在形成该第一栅绝缘膜的步骤中，该第一栅绝缘膜形成为比该第二栅绝缘膜厚。
14.如权利要求9所述的制造半导体器件的方法，其中，形成该第一至第四绝缘侧壁的步骤包括以下步骤：
在该第一和第二低压晶体管形成区域以及该第一和第二高压晶体管形成区域中，形成覆盖该第一至第四栅电极的侧壁绝缘膜；以及
回蚀该侧壁绝缘膜至一蚀刻深度，以使留在该第一至第四栅电极旁边的该侧壁绝缘膜成为该第一至第四绝缘侧壁，其中，在该蚀刻深度处，该第一栅绝缘膜的蚀刻残余物被留下；
以及该方法进一步包括以下步骤：
在形成该高压第一和第二导电类型源/漏区域的步骤之前，在该第一栅绝缘膜的部分中形成第三和第四开口，它们分别距离该第三和第四栅电极的侧表面该第二间隔；以及
其中，通过经由该第三开口将第一导电类型杂质注入到该硅衬底以及经由该第四开口将第二导电类型杂质注入到该硅衬底，来执行形成该高压第一和第二导电类型源/漏区域的步骤。
15.如权利要求14所述的制造半导体器件的方法，进一步包括以下步骤：
在形成低压第一和第二导电类型源/漏区域以及高压第一和第二导电类型源/漏区域之后，形成覆盖该第一至第四栅电极的层间绝缘膜；
图案化该层间绝缘膜，以在该低压第一和第二导电类型源/漏区域上分别形成第一和第二孔，并且在该高压第一和第二导电类型源/漏区域上分别形成第三和第四孔；以及
在该第一至第四孔中形成第一至第四导电栓。
16.如权利要求15所述的制造半导体器件的方法，其中，在形成该层间绝缘膜的步骤中，通过依次堆叠蚀刻停止膜和绝缘膜来形成该层间绝缘膜；以及
在形成该第一至第四孔的步骤中，在蚀刻被停止在该蚀刻停止膜处时，通过蚀刻该绝缘膜，来形成该第一至第四孔，然后蚀刻该蚀刻停止膜。
17.一种制造半导体器件的方法，包括以下步骤：
在半导体衬底上形成元件隔离绝缘膜，其限定第一和第二低压晶体管形成区域以及第一和第二高压晶体管形成区域；
在该第一和第二高压晶体管形成区域中的半导体衬底上形成第一栅绝缘膜；
在该第一和第二低压晶体管形成区域中的半导体衬底上形成第二栅绝缘膜，该第二栅绝缘膜比该第一栅绝缘膜薄；
在该第一和第二栅绝缘膜上形成未掺杂导电膜；
图案化该导电膜，以在该第一和第二低压晶体管形成区域中分别形成第一和第二栅电极，以及在该第一和第二高压晶体管形成区域中分别形成第三和第四栅电极；
在该第一和第二低压晶体管形成区域中以及该第一和第二高压晶体管形成区域中，形成侧壁绝缘膜，以覆盖该第一至第四栅电极；
通过回蚀该侧壁绝缘膜至一蚀刻深度，从该第一至第四栅电极的上表面去除该侧壁绝缘膜，并且使留在该第一至第四栅电极旁边的该侧壁绝缘膜成为第一至第四绝缘侧壁，其中，在该蚀刻深度处，该第一栅绝缘膜的蚀刻残余物被留下；
在距离该第三绝缘侧壁侧表面一间隔处的该第一栅绝缘膜中形成第一开口，并且在距离该第四绝缘侧壁侧表面一间隔处的该第一栅绝缘膜中形成第二开口；
将第一导电类型杂质引入该第一栅电极中，以及在该第一栅电极旁边的硅衬底上形成低压第一导电类型源/漏区域，以及在该第一开口下面的硅衬底上形成高压第一导电类型源/漏区域；
将第二导电类型杂质引入该第二栅电极中，以及在该第二栅电极旁边的该半导体衬底上形成低压第二导电类型源/漏区域，以及在该第二开口下面的该半导体衬底上形成高压第二导电类型源/漏区域；
将该杂质引入该第三栅电极的所有部分中；以及
将该杂质引入该第四栅电极的所有部分中。
18.如权利要求17所述的制造半导体器件的方法，进一步包括以下步骤：
至少在该第三和第四栅电极的全部上表面上形成硅化物层。
19.如权利要求17所述的制造半导体器件的方法，其中，在形成该第一绝缘膜的步骤中，将该第一绝缘膜的厚度设置为，该厚度能够阻挡在形成该高压第一导电类型源/漏区域的步骤中使用的该第一导电类型杂质或者在形成该高压第二导电类型源/漏区域的步骤中使用的该第二导电类型杂质。
20.如权利要求17所述的制造半导体器件的方法，其中，在将杂质引入该第三栅电极的步骤中，将该第一导电类型杂质引入该第三栅电极中；以及
在将杂质引入该第四栅电极的步骤中，将该第一导电类型杂质引入该第四栅电极中。
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