CN114759093A - 一种低导通电阻的双栅横向双扩散金属氧化物半导体器件 - Google Patents
一种低导通电阻的双栅横向双扩散金属氧化物半导体器件 Download PDFInfo
- Publication number
- CN114759093A CN114759093A CN202210380955.9A CN202210380955A CN114759093A CN 114759093 A CN114759093 A CN 114759093A CN 202210380955 A CN202210380955 A CN 202210380955A CN 114759093 A CN114759093 A CN 114759093A
- Authority
- CN
- China
- Prior art keywords
- type
- region
- gate
- oxide layer
- double
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 229910044991 metal oxide Inorganic materials 0.000 title claims abstract description 11
- 150000004706 metal oxides Chemical class 0.000 title claims abstract description 11
- 238000009792 diffusion process Methods 0.000 title abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 36
- 229920005591 polysilicon Polymers 0.000 claims abstract description 24
- 210000000746 body region Anatomy 0.000 claims abstract description 20
- 239000002184 metal Substances 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 8
- 238000005468 ion implantation Methods 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- -1 boron ions Chemical class 0.000 claims description 6
- 238000000137 annealing Methods 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 claims description 4
- 229910052796 boron Inorganic materials 0.000 claims description 3
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 238000004140 cleaning Methods 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 239000011574 phosphorus Substances 0.000 claims description 3
- 238000000407 epitaxy Methods 0.000 claims description 2
- 238000001259 photo etching Methods 0.000 claims description 2
- 230000005669 field effect Effects 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 10
- 230000005684 electric field Effects 0.000 abstract description 7
- 230000000694 effects Effects 0.000 abstract description 5
- 238000009825 accumulation Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 7
- 238000009826 distribution Methods 0.000 description 6
- 238000013461 design Methods 0.000 description 2
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7825—Lateral DMOS transistors, i.e. LDMOS transistors with trench gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明是一种低导通电阻的双栅横向双扩散金属氧化物半导体器件，在P型体区(11)内设有N型源区(12)、P型源区(13)和沟槽多晶硅栅极(8)，所述沟槽多晶硅栅极(8)位于N型源区(12)内，沟槽多晶硅栅极向下延伸至高压N型区(2)并且沟槽底部向N型漏区(4)方向延伸一定长度形成L型沟槽栅结构。本发明器件通过改变沟槽栅的电流路径，克服了传统结构中平面栅电流对沟槽栅电流的“挤压效应”。此外，延展至漂移区体内的沟槽栅上表面形成的电子积累层，进一步增加了电流密度。而且，由于延展至体内的沟槽栅极远离器件表面，未引入新的电场峰值，从而可实现同等击穿电压下更高的电流密度。
Description
技术领域
本发明涉及功率半导体器件领域，是一种具有低导通电阻的双栅横向双扩散金属氧化物半导体器件。
背景技术
随着半导体技术的持续发展与进步，功率半导体器件已经成为现代工业不可缺少的重要电子元件。因横向双扩散金属氧化物半导体场效应管(Lateral Double-DiffusedMOSFET，简称LDMOS具有开关频率高、可靠性高、易驱动等优点，在功率半导体器件中占据着重要地位。同时，由于其与CMOS制造工艺兼容，LDMOS器件具有更加低廉的制造成本和更高的集成性，被广泛应用于移动通信、汽车电子、航空航天等领域。
在功率LDMOS器件的应用场景中，其特征导通电阻(Ron,sp)的大小决定了器件功耗乃至整个芯片的能耗。为此，特征导通电阻(Ron,sp)设计成为功率 LDMOS器件的重中之重。然而器件的特征导通电阻(Ron,sp)优化与其击穿电压的设计是相互矛盾的。为了更好地平衡这一矛盾，诸多技术被提出并应用于功率 LDMOS器件中，尤其是沟槽栅技术。沟槽栅结构的原理是在常规LDMOS器件中嵌入一个纵向的沟槽栅。当器件开启时，P型体区在沟槽栅侧壁上反型形成额外的电流通路，可显著提升器件的电流密度，从而有效降低器件的特征导通电阻 (Ron,sp)，同时关态下沟槽栅结构未引入额外的电场，器件的击穿电压未受影响。然而，传统双栅LDMOS由于平面栅电流对沟槽栅电流的“挤压效应”限制了沟槽栅的电流能力。若增加漂移区浓度虽使沟槽电流提升，则会造成击穿电压的下降。
发明内容
技术问题：为了使器件满足同等击穿电压(BV)的条件下，有效降低特征导通电阻(Ron,sp)从而获得更好的性能，本发明提供一种具有低导通电阻的双栅横向双扩散金属氧化物半导体器件。该器件通过改变沟槽栅的电流路径，克服了传统结构中平面栅电流对沟槽栅电流的“挤压效应”。此外，延展至漂移区体内的沟槽栅上表面形成的电子积累层，进一步增加了电流密度。而且，由于延展至体内的沟槽栅极远离器件表面，未引入新的电场峰值，从而可实现同等击穿电压下更高的电流密度。
技术方案：本发明的一种具有低导通电阻的双栅横向双扩散金属氧化物半导体器件采用的技术方案如下：
该器件包括：P型衬底，在P型衬底上设有高压N型区，在高压N型区内的上部设有N型漂移区和P型体区，在N型漂移区内上部的外侧设有N型漏区，在P型体区内的上部设有N型源区、P型源区和沟槽多晶硅栅极；在N型漂移区的上表面设有场氧化层且场氧化层的一个边界延伸至N型漏区的边界，在P 型体区的上表面设有栅氧化层且栅氧化层的一端与场氧化层的另一个边界相抵，所述栅氧化层的另一端与N型源区的一端相抵；在N型漏区的上表面设有漏极金属接触，在N型源区和P型源区的上表面设有源极金属接触；所述沟槽多晶硅栅极向下延伸至高压N型区内的下部且沟槽多晶硅栅极下部区域向N型漏区方向延伸一段距离。
所述沟槽多晶硅栅极向下延伸的深度应使沟槽栅底部处于高压N型区中，且不与P型衬底接触。
所述沟槽多晶硅栅极底部厚度的区域向N型漏区延展时，最短处应位于P 型体区边界下方，最远处位于器件N型漏区的边界。
本发明的低导通电阻的双栅横向双扩散金属氧化物半导体器件的制备方法包括：
第一步，首先对衬底进行预清洗，将衬底置于N2、O2以及HCL气体氛围中高温生长氧化层；
第二步，刻蚀氧化层作为沟槽栅的底部栅氧层，淀积并刻蚀多晶硅，并且多晶硅在N2、O2以及HCL气体氛围中高温形成氧化层；
第三步，体硅外延；
第四步，用干法刻蚀形成纵向沟槽，以及高温生长侧壁氧化层；
第五步，采用化学气相淀积法在沟槽内填充多晶硅，L型多晶硅结构制成；
第六步，通过N型离子注入高温退火后形成高压N阱；
第七步，通过N型离子注入和P型离子注入，再经过高温退火后形成N型漂移区和P型体区；
第八步，生长平面栅氧化层，淀积并刻蚀多晶硅形成栅场板；
第九步，生长场氧化层；
第十步，通过高剂量的硼离子和磷离子注入，形成N型漏区、N型源区、P 型源区和P型体区；
第十一步，光刻出金属电极引出孔，淀积金属层，刻蚀掉多余金属，形成漏极金属接触、源极金属接触以及源极场板。
有益效果：与现有技术相比，本发明具有以下优点：
(1)本发明器件与图1所示的传统双栅LDMOS器件相比，可在保持击穿电压基本不变的情况下实现更低的特征导通电阻(Ron,sp)。由于传统双栅LDMOS 器件工作时，平面栅电流对沟槽栅电流的挤压效应，导致沟槽栅电流(图3)远远小于沟槽栅单独开启时的电流(图4)。在本发明中，当沟槽栅开启时，栅极电位改变了沟槽侧壁附近的硅区域电势分布，随之而来的是沟槽栅电流路径的改变(图5)，避免了表面电流对沟槽栅电流的“挤压效应”，从而提高了双栅下沟槽栅的电流能力。
(2)本发明器件与图1所示的传统双栅LDMOS器件相比，沟槽栅电流密度得到显著提升。在本发明中，当沟槽栅开启时，延展沟槽栅部分在其对应的硅接触面形成电子积累层，极大地增加了沟槽栅的电流密度，使得器件具有更低的特征导通电阻。
(3)本发明器件与图1所示的传统双栅LDMOS器件相比，器件的关态击穿电压未受影响。从图6的关态电场分布来看，本发明器件与传统双栅LDMOS 器件的峰值电场均集中在器件表面，延展沟槽栅并未引入新的电场峰值，从而本发明中的器件击穿电压不变。
附图说明
图1是传统双栅LDMOS结构示意图。
图2是本发明中具有低导通电阻的双栅LDMOS示意图。
图3是传统双栅LDMOS双栅开启时电流分布路径示意图。
图4是传统双栅LDMOS沟槽栅开启时电流分布路径示意图。
图5是本发明中具有低导通电阻的双栅LDMOS双栅开启时电流分布路径示意图。
图6是传统双栅结构和本发明结构的关态时电场分布图。(a)为传统双栅 LDMOS，(b)为本发明结构；
图7是传统双栅结构和本发明结构的转移特性曲线对比。
图8是传统双栅结构和本发明结构的击穿电压曲线对比。
图9是本发明中具有低导通电阻的双栅LDMOS器件的制备流程示意图。
图中有：P型衬底1，高压N型区2，N型漂移区3，N型漏区4，漏极金属接触5，场氧化层6，源极场板7，多晶硅栅极14，沟槽多晶硅栅极8，源极金属接触9，栅极氧化层10，P型体区11，N型源区12，P型源区13，深度H，厚度T。
具体实施方式
本发明的一种低导通电阻的双栅横向双扩散金属氧化物半导体器件包括：P 型衬底1，在P型衬底1上设有高压N型区2，在高压N型区2内的上部设有N 型漂移区3和P型体区11，在N型漂移区3内上部的外侧设有N型漏区4，在 P型体区11内的上部设有N型源区12、P型源区13和沟槽多晶硅栅极8；在N 型漂移区3的上表面设有场氧化层6且场氧化层6的一个边界延伸至N型漏区4 的边界，在P型体区11的上表面设有栅氧化层10且栅氧化层10的一端与场氧化层6的另一个边界相抵，所述栅氧化层10的另一端与N型源区12的一端相抵；在N型漏区4的上表面设有漏极金属接触5，在N型源区12和P型源区13 的上表面设有源极金属接触9；所述沟槽多晶硅栅极8向下延伸至高压N型区2 内的下部且沟槽多晶硅栅极下部区域向N型漏区4方向延伸一段距离。所述沟槽多晶硅栅极向下延伸的深度H应使沟槽栅底部处于高压N型区2内，且不与 P型衬底1接触。所述沟槽多晶硅栅极底部厚度T的区域向N型漏区4延展时，其边界所处的位置最短处应位于P型体区11边界下方，其边界所处的位置最远处可位于器件N型漏区4的边界的延长线上。
本发明采用如下方法来制备：
第一步，首先对衬底进行预清洗，将衬底置于N2、O2以及HCL气体氛围中高温生长氧化层，如图9(a)所示；
第二步，淀积多晶硅栅极，刻蚀多余多晶硅及氧化层，如图9(b)所示。再次进行高温生长氧化层形成多晶硅栅极表面及侧壁的栅氧化层，并刻蚀掉多余栅氧化层，如图9(c)所示；
第三步，生长硅外延层，如图9(d)；
第四步，干法刻蚀形成纵向沟槽，在其侧壁生长沟槽栅氧化层，如图9(e) 所示；
第五步，采用化学气相淀积法在沟槽内填充多晶硅，并刻蚀多余的多晶硅，如图9(f)所示；
第六步，采用高能N型离子注入，经高温退火后形成高压N阱，如图9(g) 所示；
第七步，分别采用低能N型和P型离子注入，扩散形成N型漂移区和P型体区，如图9(h)所示；
第八步，生长场氧化层和栅氧化层，如图9(i)所示；
第九步，淀积多晶硅形成平面多晶硅栅极，并刻蚀多余部分，如图9(j)所示；
第十步，通过高剂量的硼离子和磷离子注入，形成N型漏区、N型源区、P 型源区，如图9(k)所示；
第十一步，淀积金属层，刻蚀掉多余金属，形成漏极金属接触、源极金属接触以及源极场板，如图9(l)所示。
该发明中的器件相比传统的双栅LDMOS器件可以在同等击穿电压下，将特征导通电阻(Ron,sp)降低24.6％。
Claims (4)
1.一种低导通电阻的双栅横向双扩散金属氧化物半导体器件，其特征在于该器件包括：P型衬底(1)，在P型衬底(1)上设有高压N型区(2)，在高压N型区(2)内的上部设有N型漂移区(3)和P型体区(11)，在N型漂移区(3)内上部的外侧设有N型漏区(4)，在P型体区(11)内的上部设有N型源区(12)、P型源区(13)和沟槽多晶硅栅极(8)；在N型漂移区(3)的上表面设有场氧化层(6)且场氧化层(6)的一个边界延伸至N型漏区(4)的边界，在P型体区(11)的上表面设有栅氧化层(10)且栅氧化层(10)的一端与场氧化层(6)的另一个边界相抵，所述栅氧化层(10)的另一端与N型源区(12)的一端相抵；在N型漏区(4)的上表面设有漏极金属接触(5)，在N型源区(12)和P型源区(13)的上表面设有源极金属接触(9)；所述沟槽多晶硅栅极(8)向下延伸至高压N型区(2)内的下部且沟槽多晶硅栅极下部区域向N型漏区(4)方向延伸一段距离。
2.根据权利要求1所述的一种具有低导通电阻的双栅横向双扩散金属氧化物半导体器件，其特征在于，所述沟槽多晶硅栅极向下延伸的深度(H)应使沟槽栅底部处于高压N型区(2)中，且不与P型衬底(1)接触。
3.根据权利要求1所述的一种具有低导通电阻的双栅横向双扩散金属氧化物半导体器件，其特征在于，所述沟槽多晶硅栅极底部厚度(T)的区域向N型漏区(4)延展时，最短处应位于P型体区(11)边界下方，最远处位于器件N型漏区(4)的边界。
4.一种如权利要求1所述的低导通电阻的双栅横向双扩散金属氧化物半导体器件的制备方法，其特征在于该制备方法包括：
第一步，首先对衬底进行预清洗，将衬底置于N2、O2以及HCL气体氛围中高温生长氧化层；
第二步，刻蚀氧化层作为沟槽栅的底部栅氧层，淀积并刻蚀多晶硅，并且多晶硅在N2、O2以及HCL气体氛围中高温形成氧化层；
第三步，体硅外延；
第四步，用干法刻蚀形成纵向沟槽，以及高温生长侧壁氧化层；
第五步，采用化学气相淀积法在沟槽内填充多晶硅，L型多晶硅结构制成；
第六步，通过N型离子注入高温退火后形成高压N阱；
第七步，通过N型离子注入和P型离子注入，再经过高温退火后形成N型漂移区和P型体区；
第八步，生长平面栅氧化层，淀积并刻蚀多晶硅形成栅场板；
第九步，生长场氧化层；
第十步，通过高剂量的硼离子和磷离子注入，形成N型漏区、N型源区、P型源区和P型体区；
第十一步，光刻出金属电极引出孔，淀积金属层，刻蚀掉多余金属，形成漏极金属接触、源极金属接触以及源极场板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210380955.9A CN114759093A (zh) | 2022-04-11 | 2022-04-11 | 一种低导通电阻的双栅横向双扩散金属氧化物半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210380955.9A CN114759093A (zh) | 2022-04-11 | 2022-04-11 | 一种低导通电阻的双栅横向双扩散金属氧化物半导体器件 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114759093A true CN114759093A (zh) | 2022-07-15 |
Family
ID=82330352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210380955.9A Pending CN114759093A (zh) | 2022-04-11 | 2022-04-11 | 一种低导通电阻的双栅横向双扩散金属氧化物半导体器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114759093A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116525659A (zh) * | 2023-07-03 | 2023-08-01 | 北京智芯微电子科技有限公司 | 纵向栅ldmosfet器件及制造方法、功率芯片 |
-
2022
- 2022-04-11 CN CN202210380955.9A patent/CN114759093A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116525659A (zh) * | 2023-07-03 | 2023-08-01 | 北京智芯微电子科技有限公司 | 纵向栅ldmosfet器件及制造方法、功率芯片 |
| CN116525659B (zh) * | 2023-07-03 | 2023-09-12 | 北京智芯微电子科技有限公司 | 纵向栅ldmosfet器件及制造方法、功率芯片 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7898031B2 (en) | Semiconductor device with tapered trenches and impurity concentration gradients | |
| CN1885562A (zh) | 场效应晶体管及其制作方法 | |
| CN114038915A (zh) | 半导体功率器件及其制备方法 | |
| CN111668312A (zh) | 一种低导通电阻的沟槽碳化硅功率器件及其制造工艺 | |
| WO2019228069A1 (zh) | 一种具有交错叉指式排列的浅槽隔离结构横向半导体器件 | |
| CN112382658B (zh) | 具有阶梯分立屏蔽槽的低栅电荷器件及其制造方法 | |
| JP2006114834A (ja) | 半導体装置 | |
| CN115714141A (zh) | JFET注入型N沟道SiC MOSFET器件及其制备方法 | |
| CN108538909A (zh) | 具有电荷补偿块的异质结垂直双扩散金属氧化物半导体场效应管及其制作方法 | |
| CN111430464A (zh) | 降低开关损耗的分离栅mosfet器件及其制造方法 | |
| CN114464670A (zh) | 一种超低比导的超结mosfet及其制备方法 | |
| CN114759093A (zh) | 一种低导通电阻的双栅横向双扩散金属氧化物半导体器件 | |
| CN108565286B (zh) | 高k介质沟槽横向双扩散金属氧化物元素半导体场效应管及其制作方法 | |
| CN117727634A (zh) | 金属氧化物半导体器件及其制备方法 | |
| CN107342325B (zh) | 一种横向双扩散金属氧化物半导体器件 | |
| CN211578762U (zh) | 降低开关损耗的分离栅mosfet器件 | |
| CN108511527A (zh) | 具有电荷补偿块的垂直双扩散金属氧化物半导体场效应管及其制作方法 | |
| CN110676305A (zh) | 具有低栅电荷特性的垂直沟道器件及制造方法 | |
| CN110429137A (zh) | 具有部分氮化镓/硅半导体材料异质结的vdmos及其制作方法 | |
| CN116454135A (zh) | 一种横向功率半导体器件及制备方法 | |
| CN110212026A (zh) | 超结mos器件结构及其制备方法 | |
| CN113035715B (zh) | 屏蔽栅沟槽场效应晶体管及其制备方法 | |
| CN113517350A (zh) | 一种低压屏蔽栅mosfet器件及其制作方法 | |
| CN104218080B (zh) | 射频ldmos器件及其制造方法 | |
| TWI524524B (zh) | 功率半導體元件之製法及結構 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |