CN1722370A - 半导体装置的制造方法 - Google Patents

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Abstract

一种具有贯通电极的半导体装置的制造方法，谋求半导体装置的可靠性及成品率的提高。在对应焊盘电极11的位置形成贯通半导体衬底10的通孔16。接着，在包含通孔16的半导体衬底10的背面上形成绝缘膜17。然后，在半导体衬底10的背面上，形成在通孔16的开口部的边缘具有悬空部18a的加强用绝缘膜18。然后，以该加强用绝缘膜18为掩模，使通孔16的侧壁的绝缘膜17留下，同时蚀刻除去该底部的绝缘膜17。接着，在包含通孔16的半导体衬底10的背面，形成贯通电极21、布线层22、及导电端子24。最后，通过切割把半导体衬底10切断分离为半导体芯片10A。

Description

半导体装置的制造方法
技术领域
本发明涉及半导体装置的制造方法，特别涉及具有贯通电极的半导体装置的制造方法。
背景技术
近年来，作为三维安装技术、和作为新的封装技术，CSP(Chip SizePackage芯片尺寸封装)正受到关注。所谓CSP是指具有和半导体芯片的外形尺寸大约相同大小的外形尺寸的小型封装。
以前，作为CSP的一种，具有贯通电极的BGA型的半导体装置是众所周知的。该BGA型的半导体装置具有贯通半导体衬底而和焊盘电极连接的贯通电极。另外，该半导体装置在该背面上以格子状排列了多个由焊料等金属部件构成的球状导电端子。
而且，在把该半导体装置组装在电子设备时，把各个导电端子连接于电路衬底(例如印刷电路板)上的布线图案上。
这种BGA型的半导体装置，与在侧部具有突出的引脚的SOP(SmallOutline Package)和QFP(Quad Flat Package)等其他CSP型的半导体装置相比，具有能设置多个导电端子、而且能小型化的优点。
下面，参照附图说明现有例的具有贯通电极的BGA型的半导体装置的制造方法。图24及图25是说明现有例的半导体装置的制造方法的剖面图。
如图24所示，首先，准备在表面上介由第一绝缘膜的层间绝缘膜72形成有焊盘电极71的半导体衬底70。其次，根据需要，在半导体衬底70的表面介由树脂层74粘接支承体73。接着，在半导体衬底70的背面形成未图示的掩模图案，蚀刻该半导体衬底70，形成从其背面中对应于焊盘电极71的位置直到其表面贯通半导体衬底70的通孔76。进而，蚀刻除去在通孔76的底部露出的层间绝缘膜72。接着，在包含通孔76内的半导体衬底70的背面上形成第二绝缘膜即绝缘膜77。
下面，如图25所示，通过反应性离子蚀刻通孔76的底部绝缘膜77露出焊盘电极71。接着，在通孔76内，形成和焊盘电极电气连接的未图示的贯通电极。另外，在半导体衬底70的背面上形成和上述贯通电极电气连接的未图示的布线层，进而，在包含上述布线层上的半导体衬底70的背面上，形成未图示的保护层。而且，使上述保护层的一部分开口露出上述布线层的一部分，在该布线层上形成未图示的导电端子。其后，通过切割把半导体衬底70切断分离为多个半导体芯片。
在上述的现有例的半导体装置制造方法中，在形成绝缘膜77的工序中，当用CVD法形成绝缘膜77时，则在通孔76的底部，由成膜材料构成的气体的供给变得不够。因此，通孔76的底部的绝缘膜77形成为具有比半导体衬底70的背面上的绝缘膜77更薄的膜厚。
因此，在通过反应性离子蚀刻对通孔76的底部的绝缘膜77进行蚀刻露出焊盘电极71的工序中，利用上述膜厚的差，不使用蚀刻用掩模蚀刻除去通孔76底部的绝缘膜77。此时，通孔76底部的绝缘膜77比半导体衬底70的背面上的绝缘膜77先被蚀刻，焊盘电极71被露出。这里，进行上述蚀刻时，需要控制蚀刻以使通孔76的侧壁的绝缘膜77残留且露出焊盘电极71。
再者，作为相关的技术文献，例如列举以下的专利文献。
日本专利文献1  特开2003-309221号公报。
发明内容
但是，如图25所示，在基于上述反应性离子蚀刻的通孔76的底部的绝缘膜77的蚀刻工序中，在半导体衬底70内，对于通孔76的开口部的角部70a、70b的绝缘膜，产生电场集中，反应性离子的浓度比其他部位变高了。籍此，该角部70a、70b的绝缘膜77的蚀刻被加速，可能其膜厚变得极薄或者绝缘膜77被彻底除去。
另外，形成于角部70a、70b以外的通孔76的侧壁上的绝缘膜77也有被上述蚀刻除去而损耗的倾向。因此，在上述蚀刻之后，当在通孔76内形成未图示的贯通电极时，则有时会产生该贯通电极和半导体衬底70的绝缘不良。
结果完成的半导体装置的可靠性下降，同时其成品率下降。
因此本发明提供一种具有贯通电极的半导体装置的制造方法，谋求半导体装置的可靠性及成品率的提高。
本发明的半导体装置的制造方法是鉴于上述课题而进行的，具有以下的特征。即，本发明的半导体装置制造方法包括：准备在其表面介由第一绝缘膜形成有焊盘电极的半导体衬底，并形成从半导体衬底的背面的对应于焊盘电极的位置贯通到该半导体衬底表面的通孔的工序；蚀刻除去在通孔的底部露出的第一绝缘膜的工序；在包含通孔内的半导体衬底的背面上形成第二绝缘膜的工序；在第二绝缘膜上形成具有从通孔的开口部的边缘向该通孔的内侧突出的悬空部的第三绝缘膜的工序；以第三绝缘膜为掩模，蚀刻通孔底部的第二绝缘膜露出焊盘电极的工序；在通孔内，形成和焊盘电极电气连接的贯通电极的工序；及把半导体衬底切断分离为多个半导体芯片的工序。这里，第三绝缘膜是通过CVD法在非保形的条件下成膜的。
另外，本发明的半导体装置的制造方法包括：准备在其表面介由第一绝缘膜形成有焊盘电极的半导体衬底，在半导体衬底的背面上，形成在对应于焊盘电极的位置具有开口部的硬掩模的工序；以硬掩模为掩模，从该背面蚀刻半导体衬底，形成孔径比开口部大且从该背面到该半导体衬底的表面贯通的通孔的工序；蚀刻除去在通孔的底部露出的第一绝缘膜的工序；在通孔内及硬掩模上，形成具有从通孔的开口部的边缘向该通孔的内侧突出的悬空部的第二绝缘膜的工序；以硬掩模上的第二绝缘膜为掩模，蚀刻通孔的底部的第二绝缘膜露出焊盘电极的工序；在通孔内，形成和焊盘电极电气连接的贯通电极的工序；及把半导体衬底切断分离为多个半导体芯片的工序。
另外，本发明的半导体装置的制造方法包括：准备在其表面介由第一绝缘膜形成有焊盘电极的半导体衬底，形成从半导体衬底的背面的对应于所述焊盘电极的位置贯通到该半导体衬底表面的通孔的工序；蚀刻除去在通孔的底部露出的第一绝缘膜的工序；在包含通孔内的半导体衬底的背面上形成第二绝缘膜的工序；在除了通孔内的第二绝缘膜外的第二绝缘膜上形成金属层的工序；以金属层为掩模，蚀刻通孔的底部的第二绝缘膜而露出焊盘电极的工序；除去金属层的工序；在通孔内，形成和焊盘电极电气连接的贯通电极的工序；及把半导体衬底切断分离为多个半导体芯片的工序。
另外，本发明的半导体装置的制造方法在上述工序的基础上，还包括在半导体衬底的背面上形成与贯通电极连接的布线层的工序；及在布线层上形成导电端子的工序。
根据本发明，在通过蚀刻除去通孔内的底部的绝缘膜、露出焊盘电极时，把在半导体衬底的背面上形成、在通孔的开口部的边缘具有悬空部的绝缘膜用作掩模。或者把在除了通孔的开口部的、半导体衬底背面的一部分上形成的金属层用作掩模。
通过该蚀刻，能够只除去通孔内的底部的绝缘膜而露出焊盘电极。因此，能最大限度抑制目前存在的通孔内的贯通电极和半导体衬底的绝缘不良。
结果是，在具有贯通电极的半导体装置的制造方法中，能谋求半导体装置的可靠性及成品率的提高。
附图说明
图1是说明本发明的第一实施方式的半导体装置的制造方法的剖面图。
图2是说明本发明的第一实施方式的半导体装置的制造方法的剖面图。
图3是说明本发明的第一实施方式的半导体装置的制造方法的剖面图。
图4是说明本发明的第一实施方式的半导体装置的制造方法的剖面图。
图5是说明本发明的第一实施方式的半导体装置的制造方法的剖面图。
图6是说明本发明的第一实施方式的半导体装置的制造方法的剖面图。
图7是说明本发明的第一实施方式的半导体装置的制造方法的剖面图。
图8是说明本发明的第一实施方式的半导体装置的制造方法的剖面图。
图9是说明本发明的第一实施方式的半导体装置的制造方法的剖面图。
图10是说明本发明的第二实施方式的半导体装置的制造方法的剖面图。
图11是说明本发明的第二实施方式的半导体装置的制造方法的剖面图。
图12是说明本发明的第二实施方式的半导体装置的制造方法的剖面图。
图13是说明本发明的第二实施方式的半导体装置的制造方法的剖面图。
图14是说明本发明的第二实施方式的半导体装置的制造方法的剖面图。
图15是说明本发明的第二实施方式的半导体装置的制造方法的剖面图。
图16是说明本发明的第二实施方式的半导体装置的制造方法的剖面图。
图17是说明本发明的第二实施方式的半导体装置的制造方法的剖面图。
图18是说明本发明的第三实施方式的半导体装置的制造方法的剖面图。
图19是说明本发明的第三实施方式的半导体装置的制造方法的剖面图。
图20是说明本发明的第三实施方式的半导体装置的制造方法的剖面图。
图21是说明本发明的第三实施方式的半导体装置的制造方法的剖面图。
图22是说明本发明的第三实施方式的半导体装置的制造方法的剖面图。
图23是说明本发明的第三实施方式的半导体装置的制造方法的剖面图。
图24是说明现有例的半导体装置的制造方法的剖面图。
图25是说明现有例的半导体装置的制造方法的剖面图。
具体实施方式
以下，参照附图说明本发明的第一实施方式的半导体装置的制造方法。图1至图9是说明本实施方式的半导体装置的制造方法的剖面图。再有，图1至图9表示半导体衬底中未图示的切割线的附近。
首先，如图1所示，预备形成有未图示的电子器件的半导体衬底10。未图示的电子器件例如是CCD(Charge Coupled Device)及红外线传感器等受光元件或者发光元件。或者未图示的电子器件也可以是上述的受光元件和发光元件以外的电子器件。
而且，在半导体衬底10的表面形成和未图示的电子器件连接的外部连接用电极即焊盘电极11。焊盘电极11介由第一绝缘膜即层间绝缘膜12形成在半导体衬底10的表面。
这里，半导体衬底10例如由硅(Si)构成、优选具有约130μm的膜厚。另外，焊盘电极11由例如铝(Al)构成、优选具有约1μm的膜厚。另外，层间绝缘膜12例如由BPSG构成、优选具有约0.8μm的膜厚。
另外，在半导体衬底10的表面，根据需要也可以形成支承体13。该支承体13介由树脂层14形成在半导体衬底10的表面。这里，在未图示的电子器件是受光元件及发光元件的情况下，支承体13用例如玻璃那样具有透明和半透明的特性的材料形成。在未图示的电子器件不是受光元件及发光元件的情况下，支承体13也可以是用不具有透明或者半透明特性的材料形成。另外，支承体13也可以是带状。该支承体13也可以在以后的工序中被除去。或者，支承体13也可以不除去而留着。
下面，如图2所示，在半导体衬底10的背面上选择性地形成第一抗蚀剂层15a。即，第一抗蚀剂层15a在半导体衬底10的背面上对应于焊盘电极11的位置具有开口部。其次，以该第一抗蚀剂层15a为掩模，优选通过干式蚀刻法蚀刻半导体衬底10。通过该蚀刻，形成从该背面到该表面贯通对应于焊盘电极11的位置的半导体衬底10的通孔16。在通孔16的底部，层间绝缘膜12被露出，在其下方接着焊盘电极11。进而，以第一抗蚀剂层15a为掩模，通过干式蚀刻或者湿式蚀刻，把在通孔16的底部露出的层间绝缘膜12蚀刻而薄膜化，或者完全除去。或者，层间绝缘膜12的蚀刻工序也可以不在该阶段进行而和后述的其他的蚀刻工序同时进行。
接着，在除去了第一抗蚀剂层15a之后，如图3所示，在包含通孔16内的半导体衬底10的背面上形成第二绝缘膜即绝缘膜17。这里，绝缘膜17例如由氧化硅膜(SiO2膜)或者氮化硅膜(SiN膜)构成，例如通过等离子CVD法来形成。该等离子CVD法优选具有保形的成膜条件即在某一面上以大致均匀的膜厚形成绝缘膜17的条件(存在多个)。此时的上述膜厚优选是约1μm～2μm。作为该保形的成膜条件，作为其一个，例如可举出在低压的反应室内，保持被等离子化了的成膜材料的气体的供给在通孔16内不过剩的状态而长时间进行成膜的条件。
不过，在通孔16的底部的面上形成的绝缘膜17的膜厚，与半导体衬底10的背面上形成的绝缘膜17的膜厚相比，形成得较薄。该膜厚的差异是由于成膜材料与半导体衬底10的背面上相比难以到达通孔16的底部而产生的。
下面，如图4所示，在绝缘膜17上形成第三绝缘膜即加强用绝缘膜18。此时的加强用绝缘膜18的膜厚优选是约1μm～2μm。加强用绝缘膜18形成为具有从半导体衬底10的背面的通孔16的开口部的边缘向该通孔的内侧突出的悬空部18a。
该加强用绝缘膜18由例如氧化硅膜(SiO2膜)或者氮化硅膜(SiN膜)构成、通过例如等离子CVD法形成。该等离子CVD法具有非保形的成膜条件即在某一面上不以大致均匀的膜厚形成加强用绝缘膜18的条件(存在多个)。作为该非保形的成膜条件，作为其一个，例如可举出被等离子化了的成膜材料的气体的供给在通孔16内过剩，而且施加电压低的条件。该等离子CVD法与形成绝缘膜17时的基于保形的成膜条件的等离子CVD法相比，能用短时间成膜。
另外，上述基于非保形的成膜条件的等离子CVD法，和基于保形的成膜条件的等离子CVD法相比，其制造成本低。因此能尽可能低地抑制形成具有悬空部18a的加强用绝缘膜18时的制造成本。
接着，如图5所示，以加强用绝缘膜18为掩模，蚀刻除去通孔16的底部的绝缘膜17(残留层间绝缘膜12的情况下也包含它)。该蚀刻优选的是例如反应性离子蚀刻，但也可以是其他的蚀刻。
这里，由于加强用绝缘膜18的悬空部18a，通孔16的开口部的附近的加强用绝缘膜18的孔径比该通孔16的孔径变小。由于该悬空部18a限制蚀刻气体的流动以使其尽可能不达到通孔16的侧壁，所以，在通孔16的底部，被蚀刻的绝缘膜17(或者绝缘膜17及层间绝缘膜12)的区域不会到达该通孔16的侧壁。另外，能尽可能抑制该通孔16的侧壁的绝缘膜17因上述蚀刻而损耗。
通过上述蚀刻，能够一面使形成于通孔16的侧壁的绝缘膜17残留，一面除去该底部的绝缘膜17，露出焊盘电极11。
然后，如图6所示，在包含通孔16的半导体衬底10的背面的绝缘膜17及加强用绝缘膜18上，形成势垒籽晶层20。势垒籽晶层20具有包含未图示的势垒金属层和种籽层的层积结构。这里，上述的势垒籽晶层由例如钛钨(TiW)层、钛钠(TiN)层、或者钽钠(TaN)层等金属组成。上述籽晶层是成为用于电镀形成后述的布线层22的电极的，例如由铜(Cu)等金属构成。
势垒籽晶层20通过例如溅射法、CVD法、无电解镀敷法、或者其他的成膜方法形成。
再有，在通孔16的侧壁的绝缘膜17或者加强用绝缘膜18由氮化硅膜(SiN膜)形成的情况下，因为该氮化硅膜(SiN膜)对铜扩散成为势垒，势垒籽晶层20也可以具有仅由铜(Cu)构成的籽晶层构成的单层结构。
接着，在包含通孔16内的势垒籽晶层20上，例如通过无电解镀敷法，形成例如由铜(Cu)构成的贯通电极21、及与该贯通电极21连接的布线层22。镀膜厚调整为使贯通电极21被完全或不完全埋入通孔16内的厚度。这里，贯通电极21及布线层22通过势垒籽晶层20和在通孔16的底部露出的焊盘电极11电气相连。另外，通孔16内的侧壁，因为被绝缘膜17及加强用绝缘膜18遮盖，所以能最大限度抑制现有的通孔内的贯通电极和半导体衬底的绝缘不良。
然后，如图7所示，在半导体衬底10的背面的布线层22上，选择性地形成用于将布线层22构图为规定图案的第二抗蚀剂层15b。第二抗蚀剂层15b形成于对应规定图案残留的布线层22的区域上。残留的布线层22的区域至少包含通孔16的形成位置。
接着，以第二抗蚀剂层15b为掩模，蚀刻除去不需要的布线层22及势垒籽晶层20。或者，至少蚀刻除去不需要的布线层22。通过该蚀刻，布线层22被构图为规定的布线图案。
下面，如图8所示，在除去第二抗蚀剂层15b之后，在半导体衬底10的背面上形成由例如抗蚀剂材料等构成的保护层23以覆盖它。在保护层23中对应于布线层22的位置设置有开口部。而且，在由该开口部露出的布线层22上形成例如由焊锡等金属构成的球状的导电端子24。
接着，如图9所示，沿着半导体衬底10的未图示的切割线进行切割，切断分离该半导体衬底10及层积在其上的各层。籍此，完成由多个半导体芯片10A及在其上层积的各层构成的半导体装置。
如上所述，在本实施方式的制造方法中，在蚀刻通孔16的底部的绝缘膜17(残留着层间绝缘膜12的情况下也包括层间绝缘膜12)时，加强用绝缘膜18的悬空部18a限制蚀刻气体的流动使其尽可能不达到通孔16的侧壁。因此，能尽可能抑制在通孔16的底部被蚀刻的绝缘膜17的区域到达该通孔的侧壁的现象。另外，能尽可能抑制该通孔16的侧壁的绝缘膜17因上述蚀刻而损耗的现象。即，能够保证通孔16内的贯通电极21和半导体衬底10的绝缘且露出焊盘电极11。
因此，能尽可能抑制现有的通孔内的贯通电极和半导体芯片的绝缘不良。结果是，在具有贯通电极的半导体装置的制造方法中，能够提高半导体装置的可靠性及成品率。
下面，参照附图说明本发明的第二实施方式的半导体装置的制造方法。图10至图17是说明本实施方式的半导体装置的制造方法的剖面图。再有，图10至图17，对于和第一实施方式的图1至图9中所示的部分相同的构成要素赋予相同的符号进行说明。
首先，如图10所示，准备形成有未图示的电子器件的半导体衬底10。然后，在半导体衬底10的表面，形成从未图示的电子器件延伸的焊盘电极11。焊盘电极11介由第一绝缘膜即层间绝缘膜12形成于半导体衬底10的表面。另外，在半导体衬底10表面，根据需要也可以形成支承体13。该支承体13介由树脂层14形成在半导体衬底10的表面。
接着，在半导体衬底10的背面上形成硬掩模37。硬掩模37由例如氧化硅膜(SiO2膜)或氮化硅膜(SiN膜)类的硬质膜构成，用例如CVD法形成。或者，硬掩模37也可以由氧化硅膜(SiO2膜)或氮化硅膜(SiN膜)以外的硬质材料构成，通过CVD法以外的成膜方法形成。
然后，在硬掩模37上，在对应于焊盘电极11的位置开口而选择性地形成第一抗蚀剂层35a。然后，以该第一抗蚀剂层35a为掩模，选择性地蚀刻除去硬掩模37。通过该蚀刻，在硬掩模37中对应于焊盘电极11的位置形成开口部37a。
下面，在除去第一抗蚀剂层35a之后，如图11所示，以硬掩模37为掩模，优选通过干式蚀刻法，蚀刻半导体衬底10。通过该蚀刻，形成从半导体衬底10的背面到其表面贯通的通孔16。这里，通孔16形成为具有比硬掩模37的开口部37a大的开口直径。即，上述开口部37a的边缘向通孔16的内侧突出。
这是由于在半导体衬底10中位于硬掩模37的开口部37a的边缘的位置，在蚀刻时产生电场集中，从而该蚀刻要转入硬掩模37的开口部37a的边缘的下部进行。
接着，以硬掩模37为掩模，通过干式蚀刻或湿式蚀刻，蚀刻在通孔16的底部露出的层间绝缘膜12，使其薄膜化或者完全除去。或者，层间绝缘膜12的蚀刻工序也可以不在该阶段进行而和后述的另外的蚀刻工序同时进行。
接着，如图12所示，覆盖在通孔16内及半导体衬底10的背面的硬掩模37上形成第二绝缘膜即绝缘膜38。绝缘膜38以具有从在半导体衬底10的背面的通孔16的开口部的边缘向该通孔16的内侧突出的悬空部38a的方式形成。
该绝缘膜38由例如氧化硅膜(SiO2膜)或者氮化硅膜(SiN膜)构成，通过例如等离子CVD法形成。或者，绝缘膜38也可以通过等离子CVD法以外的成膜方法形成。
这里，形成在通孔16的底部的面上的绝缘膜38，和在半导体衬底10的背面的硬掩模37上形成的绝缘膜38相比，具有薄的膜厚。该膜厚的差异是由于成膜材料和在半导体衬底10的背面上相比，难以到达通孔16的底部而产生的。
接着，如图13所示，以绝缘膜38为掩模，蚀刻除去通孔16的底部的绝缘膜38(在残留层间绝缘膜12的情况下也包括层间绝缘膜12)。该蚀刻优选例如是反应性离子蚀刻，但也可以是其他的蚀刻。
这里，由于绝缘膜38的悬空部38a的存在，通孔16的开口部附近的绝缘膜38的开口直径变得比该通孔16的开口直径小。因为该悬空部38a限制蚀刻气体的流动，以尽可能地使其不能达到通孔16的侧壁，所以在通孔16的底部，被蚀刻的绝缘膜38(或绝缘膜38及层间绝缘膜12)的区域，不会达到该通孔的侧壁。另外，能尽可能抑制该通孔16的侧壁的绝缘膜38因上述蚀刻而损耗。
通过上述蚀刻，能够保留形成在通孔16的侧壁的绝缘膜38，同时除去该底部的绝缘膜38而露出焊盘电极11。
接着，如图14所示，在包含通孔16的半导体衬底10的背面的绝缘膜38上形成势垒籽晶层40。势垒籽晶层40由和第一实施方式的势垒籽晶层20相同的金属层构成，通过和该势垒籽晶层20的成膜方法相同的成膜方法形成。
然后，在包含通孔16内的势垒籽晶层40上，通过例如电镀法形成例如由铜(Cu)构成的贯通电极41、及和该贯通电极连接的布线层42。即，贯通电极41及布线层42由和第一实施方式的贯通电极21及布线层22同样的金属构成，用和该贯通电极21及布线层22的形成方法相同的方法形成。这里，贯通电极41及布线层42通过势垒籽晶层40和在通孔16的底部露出的焊盘电极11电气连接。另外，通孔16内的侧壁被绝缘膜38覆盖，所以，能尽可能抑制现有的通孔内的贯通电极和半导体衬底的绝缘不良。
接着，如图15所示，在半导体衬底10的背面的布线层42上，选择性形成用于把布线层42构图为规定图案的第二抗蚀剂层35b。第二抗蚀剂层35b被形成在对应于规定图案而残留的布线层42的区域上。残留的布线层42的区域是至少包含通孔16的形成位置的区域。
然后，以第二抗蚀剂层35b为掩模，蚀刻除去不用的布线层42及势垒籽晶层40。或者，至少蚀刻除去不用的布线层42。通过该蚀刻，布线层42被构图为规定图案。
接着，如图16所示，在除去了第二抗蚀剂层35b之后，覆盖在半导体衬底10的背面上而形成由和第一实施方式的保护层23同样的材料构成的保护层43。在保护层43中对应于布线层42的位置设置开口部。而且，在由该开口部露出的布线层42上，形成和第一实施方式的导电端子24同样的导电端子44。
接着，如图17所示，沿着半导体衬底10的未图示的切割线进行切割，切断分离该半导体衬底10及在其上层积的各层。籍此，完成由多个半导体芯片10A及在其上层积的各层构成的半导体装置。
如上所述，用本实施方式的制造方法，在蚀刻通孔16的底部的绝缘膜38(在残留着层间绝缘膜12的情况下也包含层间绝缘膜12)时，被形成于硬掩模37上的绝缘膜38的悬空部38a限制蚀刻气体的流动，以尽可能使其不能达到通孔16的侧壁。籍此，能够在通孔16的底部尽可能地抑制被蚀刻的绝缘膜38的区域达到该通孔的侧壁的现象。即，可以保持通孔16内的贯通电极41和半导体衬底10的绝缘，而且露出焊盘电极11。
因此，可以尽可能抑制现有的通孔内的贯通电极和半导体芯片的绝缘不良。其结果是在具有贯通电极的半导体装置的制造方法中，可以实现半导体装置的可靠性及成品率的提高。
下面，参照附图说明本发明的第三实施方式的半导体装置的制造方法。图18至图23是说明本实施方式的半导体装置的制造方法的剖面图。再有，图18至图23，对于和第一实施方式的图1至图9中表示过的相同的构成要素，赋予相同的符号进行说明。
首先，如图18所示，和第一实施方式相同，形成贯通半导体衬底10的通孔16。然后，通过干式蚀刻或者湿式蚀刻，对通孔16的底部露出的层间绝缘膜12进行蚀刻，使其薄膜化，或者完全除去。或者，层间绝缘膜12的蚀刻工序也可以不在该阶段进行而和后述的其他的蚀刻工序同时进行。
其次，在含有该通孔16内的半导体衬底10的背面上，形成第二绝缘膜即绝缘膜57。绝缘膜57和第一实施方式的绝缘膜17同样，例如由氧化硅膜(SiO2膜)或者氮化硅膜(SiN膜)构成，例如通过等离子CVD法形成。
接着，在半导体衬底10背面的绝缘膜57上选择性形成金属层58。即，金属层58以对应于半导体衬底10的背面的通孔16的开口部开口的方式形成。再有，虽没有显示，但金属层58也可以以在通孔16的开口部的边缘具有向通孔16的内侧突出的悬空部的方式形成。
金属层58例如由铝(Al)等构成。金属层58也可以是由例如钛(Ti)、钨(W)等金属、或者他们的化合物等构成的。金属层58通过例如溅射法或其他方法形成。
这里，在金属层58通过溅射法形成的情况下，该溅射法可以用在半导体装置制造工序中一般被使用的、基于低的偏压的溅射法。根据该基于低偏压的溅射法，由于其低的偏压电压，金属层58不在通孔16内形成，而只在绝缘膜57上形成。另外，基于上述溅射法的金属层58的形成工序，和第一实施方式的加强用绝缘膜18，或者第二实施方式的硬掩模37的形成工序相比，可廉价进行。
接着，如图19所示，以金属层58为掩模，蚀刻除去通孔16的底部的绝缘膜57(在残留着层间绝缘膜12的情况下也包含层间绝缘膜12)。该蚀刻优选例如是反应性离子蚀刻，但也可以是其他的蚀刻。
这里，上述蚀刻时，通孔16的开口部附近的金属层58限制蚀刻气体的流动，以尽可能使其不能达到该通孔16的侧壁。因此，至少，能尽可能抑制该通孔16的侧壁的绝缘膜57因上述蚀刻而损耗。不过，在金属层58在通孔16的开口部的边缘不具有未图示的悬空部的情况下，在通孔16的底部，与第一及第二实施方式相比，被蚀刻的绝缘膜57(或绝缘膜57及层间绝缘膜12)的区域有容易接近该通孔16的侧壁的倾向。当然，在金属层58具有上述悬空部而形成的情况下，因为由该悬空部限制蚀刻气体的流动，使其不会到达通孔16的底部，所以，可回避被蚀刻的绝缘膜57的区域容易接近该通孔16的侧壁的倾向。
因此，通过上述蚀刻，可残留形成于通孔16的侧壁的绝缘膜57，除去该底部的绝缘膜57而露出焊盘电极11。
在上述蚀刻之后，除去金属层58。金属层58的除去通过例如湿式蚀刻或其他方法进行。
接着，如图20所示，在包含通孔16的半导体衬底10的背面的绝缘膜57上，形成势垒籽晶层60。势垒籽晶层60由和第一实施方式中的势垒籽晶层20同样的金属层构成，通过和该势垒籽晶层20的成膜方法同样的成膜方法形成。
然后，在包含通孔16内的势垒籽晶层60上，例如通过电镀法形成例如由铜(Cu)构成的贯通电极61及和该贯通电极61连接的布线层62。即，贯通电极61及布线层62由和第一实施方式的贯通电极21及布线层22同样的金属构成，通过和该贯通电极21及布线层22的形成方法同样的方法来形成。这里，贯通电极61经由势垒籽晶层60和在通孔16的底部露出的焊盘电极11电气连接。另外，通孔16内的侧壁因为被绝缘膜57覆盖，所以，现有的通孔内的贯通电极和半导体衬底的绝缘不良被最大限度抑制。
接着，如图21所示，在半导体衬底10的背面的布线层62上，选择性形成用于按规定图案构图布线层62的抗蚀剂层55。抗蚀剂层55形成在对应规定图案残留的布线层62的区域上。要残留的布线层62的区域至少含有通孔16的形成位置。
然后，以抗蚀剂层55为掩模，蚀刻除去不需要的布线层62及势垒籽晶层60。或是至少蚀刻除去不需要的布线层62。通过该蚀刻，布线层62构图为规定的布线图案。
接着，如图22所示，除去了抗蚀剂层55，之后，在半导体衬底10的背面上，以覆盖半导体衬底10的背面的方式形成由和第一实施方式的保护层23同样的材料构成的保护层63。在保护层63中对应于布线层62的位置设置开口部。然后，在由该开口部露出的布线层62上，形成和第一实施方式的导电端子24同样的导电端子64。
然后，如图23所示，沿着半导体衬底10的未图示的切割线进行切割，切断分离该半导体衬底10及层积在其上的各层。籍此，完成由多个半导体芯片10A及在其上层积的各层构成的半导体装置。
如上所述，在本实施方式的制造方法中，在蚀刻通孔16的底部的绝缘膜57(在残留层间绝缘膜12的情况下也包含层间绝缘膜12)时，通孔16的开口部附近的金属层58抑制蚀刻气体的流动以尽可能使其不达到该通孔16的侧壁。籍此，可尽可能抑制该通孔16的侧壁的绝缘膜57由于上述蚀刻而损耗。因此，可以尽可能抑制现有技术中通孔内的贯通电极和半导体芯片的绝缘不良。结果是在具有贯通电极的半导体装置的制造方法中可实现半导体装置的可靠性及成品率的提高。
再有，在上述的第一、第二及第三的实施方式中，形成贯通电极21、41、61及布线层22、42、62的工序不限定于上述工序，也可以通过其他的工序形成。例如，形成贯通电极21、41、61及布线层22、42、62的工序，也可以通过在势垒籽晶层20、40、60上不形成布线层22、42、62的区域，形成用于布线层22、42、62的构图的未图示的抗蚀剂层，并利用以该抗蚀剂层作掩模的镀敷法来进行。
另外，贯通电极21、41、61及布线层22、42、62也可以由铜(Cu)以外的金属构成，也可通过镀敷法以外的方法形成。例如，贯通电极21、41、61及布线层22、42、62也可通过CVD法形成。或者，贯通电极21、41、61及布线层22、42、62也可以在镀敷形成了锡(Sn)之后进行铜(Cu)的镀敷形成来形成。或者，贯通电极21、41、61及布线层22、42、62也可以由铝(Al)或铝合金等构成，例如通过溅射法形成。另外，贯通电极21、41、61及布线层22、42、62也可以分别通过不同工序来形成。
另外，上述的第一、第二及第三实施方式不限于布线层22、42、62或者导电端子24、44、64的形成。即，只要可电气连接在通孔16的开口部露出的贯通电极21、41、61和未图示的电路衬底，则不一定需要形成布线层22、42、62或导电端子24、44、64。例如，在通孔16的开口部露出的贯通电极21、41、61也可以不通过布线层22、42、62及导电端子24、44、64而和未图示的电路衬底连接。或者，也可以不通过布线层22、42、62，在由通孔16的开口部露出的贯通电极21、41、61上，形成导电端子24、44、64，该导电端子24、44、64和未图示的电路衬底连接。

Claims (6)

1、一种半导体装置的制造方法，其特征在于，包括：准备在表面上介由第一绝缘膜形成有焊盘电极的半导体衬底，形成从对应于所述半导体衬底的背面的所述焊盘电极的位置贯通到该半导体衬底的表面的通孔的工序；蚀刻除去在所述通孔的底部露出的第一绝缘膜的工序；在包含所述通孔内的所述半导体衬底的背面上形成第二绝缘膜的工序；在所述第二绝缘膜上，形成具有从所述通孔的开口部的边缘向该通孔的内侧突出的悬空部的第三绝缘膜的工序；以所述第三绝缘膜为掩模，蚀刻所述通孔的底部的第二绝缘膜露出所述焊盘电极的工序；在所述通孔内，形成和所述焊盘电极电气连接的贯通电极的工序；及把所述半导体衬底切断分离为多个半导体芯片的工序。
2、根据权利要求1所述的半导体装置的制造方法，其特征在于，所述第三绝缘膜通过CVD法，在非保形的条件下成膜。
3、一种半导体装置的制造方法，其特征在于，包括：准备在表面上介由第一绝缘膜形成有焊盘电极的半导体衬底，在所述半导体衬底的背面上，形成在对应所述焊盘电极的位置具有开口部的硬掩模的工序；以所述硬掩模为掩模从该背面对所述半导体衬底进行蚀刻，形成比所述开口部的开口直径大、而且从该背面贯通到该半导体衬底的表面的通孔的工序；蚀刻除去在所述通孔的底部露出的第一绝缘膜的工序；在所述通孔内及所述硬掩模上，形成具有从所述通孔的开口部的边缘向该通孔的内侧突出的悬空部的第二绝缘膜的工序；以所述硬掩模上的所述第二绝缘膜为掩模，蚀刻所述通孔的底部的第二绝缘膜露出所述焊盘电极的工序；在所述通孔内，形成和所述焊盘电极电气连接的贯通电极的工序；及把所述半导体衬底切断分离为多个半导体芯片的工序。
4、一种半导体装置的制造方法，其特征在于，包括：准备在表面上介由第一绝缘膜形成有焊盘电极的半导体衬底，形成从对应于所述半导体衬底的背面的所述焊盘电极的位置到该半导体衬底的表面贯通的通孔的工序；蚀刻除去在所述通孔的底部露出的第一绝缘膜的工序；在包含所述通孔内的所述半导体衬底背面上形成第二绝缘膜的工序；除了所述通孔内，在所述第二绝缘膜上形成金属层的工序；以所述金属层为掩模，蚀刻所述通孔的底部的第二绝缘膜，露出所述焊盘电极的工序；除去所述金属层的工序；在所述通孔内，形成和所述焊盘电极电气连接的贯通电极的工序；及把所述半导体衬底切断分离为多个半导体芯片的工序。
5、根据权利要求1、2、3、4中的任一项所述的半导体装置的制造方法，其特征在于，具有在所述半导体衬底的背面上，形成与所述贯通电极连接的布线层的工序。
6、根据权利要求5所述的半导体装置的制造方法，其特征在于，具有在所述布线层上形成导电端子的工序。
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