JP5103854B2 - 半導体装置、半導体装置の製造方法、回路基板および電子機器 - Google Patents
半導体装置、半導体装置の製造方法、回路基板および電子機器 Download PDFInfo
- Publication number
- JP5103854B2 JP5103854B2 JP2006270986A JP2006270986A JP5103854B2 JP 5103854 B2 JP5103854 B2 JP 5103854B2 JP 2006270986 A JP2006270986 A JP 2006270986A JP 2006270986 A JP2006270986 A JP 2006270986A JP 5103854 B2 JP5103854 B2 JP 5103854B2
- Authority
- JP
- Japan
- Prior art keywords
- hole
- insulating film
- substrate
- electrode
- resist layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
このような三次元実装に用いられる半導体チップは、例えばチップ基板(半導体基板)に貫通孔を設け、貫通孔内に埋め込まれた貫通電極によって、チップ基板の両面側が導通可能となっている。
また、貫通電極と電極パッドとの接続面積は、第二絶縁膜がフィレット状に形成された角部を除いては貫通孔と略同一の面積を確保することができるため、基板の能動面側と裏面側とを良好に導通することができる効果がある。
また、貫通電極と電極パッドとの接続面積は、第二絶縁膜がフィレット状に形成された角部を除いては貫通孔と略同一の面積を確保することができるため、基板の能動面側と裏面側とを良好に導通することができる効果がある。
このように構成することで、第二絶縁膜を形成すると同時に角部をフィレット状に形成することができるため、簡便な方法で所望の形状を形成することができる効果がある。
このように構成することで、貫通孔の側面に形成されている第二絶縁膜が除去されることなく、貫通孔の中央部、つまり電極パッドの裏面中央部のみを確実に除去することができるため、その後の工程にも影響を与えることなく基板の能動面側と裏面側とを良好に導通することができる効果がある。
また、貫通電極と電極パッドとの接続面積は、基板がフィレット状に形成された角部を除いては貫通孔と略同一の面積を確保することができるため、基板の能動面側と裏面側とを良好に導通することができる効果がある。
また、貫通電極と電極パッドとの接続面積は、基板がフィレット状に形成された角部を除いては貫通孔と略同一の面積を確保することができるため、基板の能動面側と裏面側とを良好に導通することができる効果がある。
この構成によれば、電気的および機械的な実装信頼性の高い回路基板を提供することができる効果がある。
この構成によれば、導通性能が向上した信頼性の高い電子機器を提供することができる効果がある。
[半導体装置]
次に、本発明の半導体装置の第一実施形態について図1、図2を用いて説明する。ここで、図1は半導体装置100の構成を示す図である。
なお、本実施形態においては、図2に示すように同一のシリコンウエハ(基板)500上に半導体装置100を複数一括して形成しておき、その後ダイシング(切断)して個片化することにより、半導体装置100を得るようにしているが、図1では説明を簡単にするため、単純化して一つの半導体装置100のみを示している。
また、第二絶縁膜23と電極パッド12の裏面とを覆うように形成されている下地膜24は、バリア層24aとシード層24bとで構成されている。バリア層24aおよびシード層24bは、貫通孔H3内においては第二絶縁膜23と電極パッド12の裏面とを覆うように形成され、半導体基板10の裏面10b側にも延設されている。また、バリア層24aおよびシード層24bは、角部23aにおいても他の領域と略均等の厚さでそれぞれの層が形成されている。
ここで、バリア層24aは、後述する貫通電極30の構成材料が半導体基板10に拡散するのを防止するものであり、TiW(チタンタングステン)やTiN(チタンナイトライド)、TaN(タンタルナイトライド)などからなる。また、バリア層24aは、スパッタにより形成される。一方、シード層24bは、貫通電極30をメッキ処理によって形成する際の電極になるものであり、Cu、Au、Agなどからなる。
そして、貫通電極30と電極パッド12とは、下地膜24を介して電気的に接続される。貫通電極30と電極パッド12との接続面積は、第二絶縁膜23が角部23aにおいて若干張り出しているものの、略円筒形状の貫通孔H3と略同一の面積が確保されている。
また、半導体装置100には、半導体基板10の裏面10b側に貫通電極30と同一工程により形成されたランド13を備えている。ここで、ランド13は必要に応じて形成されるものであり、形成されないこともある。
そして、貫通電極30およびランド13上にははんだ層31を形成する。ここで、バリア層24aおよびシード層24bは、貫通電極30とランド13より露出している部分は除去されている。
また、貫通電極30と電極パッド12との接続面積は、第二絶縁膜23が角部23aにおいて若干張り出しているものの、貫通孔H3と略同一の面積が確保されているため、良好な導通性能を確保することができ、信頼性が高いものとなっている。
次に、本発明の半導体装置の製造方法の第一実施形態について図2〜図6を用いて説明する。ここで、図3〜図6は半導体装置100の製造工程を示す図である。なお、本実施形態においては、説明を簡単にするため、単純化して一つの半導体装置100を形成する工程のみを示している。
半導体基板10上に電極パッド12を形成した後、図示しないが、電極パッド12が形成された半導体基板10の能動面10a側を、接着剤を介して、ガラス基板などからなる支持部材に支持する。これにより、半導体基板10を裏面10b側から後述するように薄型加工する際に、半導体基板10に割れなどが発生するのを防止することができる。
その具体的な手順は、半導体基板10の裏面10bの全面にレジストなどを塗布して、貫通孔H3の形状をパターニングする。次に、パターニングされたレジストをマスクとして、半導体基板10にドライエッチングを行う。なお、このようなドライエッチングとしては、RIE(反応性イオンエッチング)などを採用することができる。その後、レジストを剥離すれば、半導体基板10の裏面10b側に貫通孔H3を形成できる。
次に、図4(e)に示すように、半導体基板10の裏面10b上および貫通孔H3の側面および底面に第二絶縁膜23を形成する。この第二絶縁膜23を形成する方法としては、例えばCVD法などが採用できる。本実施形態において、CVD法を採用することで、第二絶縁膜23が流動性をもって形成され、貫通孔H3の側面と電極パッド12の裏面との角部23aにおいて表面張力が働くことにより、角部23aがフィレット状に成形される。また、CVD法に代えて、ゾルゲル法を用いても同様に角部23aがフィレット状に成形される。
レジスト層32の加熱処理方法としては、例えばホットプレートまたは温風循環式オーブンなどを用いて行うことができる。ホットプレートを使用した場合の条件は、例えば、100℃で3〜5分程度の加熱処理を行っている。また、温風循環式オーブンの場合は、90℃で30分程度の加熱処理を行っている。
レジスト層32に開口部SHを形成した後、開口部SHが形成されたレジスト層32をマスクとして用いて、貫通孔H3の底面に露出し、電極パッド12上を覆っている第二絶縁膜23をドライエッチングにより除去する。
第二絶縁膜23をドライエッチングにより除去する際に、レジスト層32により貫通孔H3の側面の第二絶縁膜23がエッチングされるのを確実に防止することができる。しかも、開口部SHの大きさ及びエッチングレートを調整することで、電極パッド12の裏面と貫通孔H3の側面との角部23aに第二絶縁膜23の表面がフィレット状をなして残存するように、貫通孔H3の底面における第二絶縁膜23の中央部のみを選択的に除去することができる。
そして、電極パッド12の裏面12aが貫通孔H3に露出している。裏面12aの周縁は、角部23aにおいて第二絶縁膜23が若干張り出したように形成されているが、後述する貫通電極30との接続面積としては十分確保されている。
また、他のデバイスなどを実装する際の機械的な接続部として用いられるランド13を半導体基板10の裏面10b側に形成するようにしてもよい。
したがって、その後工程で形成するバリア層24aとシード層24bとで構成される下地膜24が、容易に、かつ、適正で略均一な厚みをもって形成されるため、貫通電極30の構成材料が半導体基板10に拡散するのを確実に防止できると共に、貫通電極30の形成工程であるメッキ処理時にシード層24b全体に電気を供給することができるため、メッキが成長しやすくなる。
まず、貫通孔H3上を覆うドーム形状のレジスト層32に対し、例えばO2プラズマなどのドライエッチングを行っている。このとき、上述したようにドーム形状のレジスト層32は、膨張した気体により中央部が盛り上がった状態となっているので、このレジスト層32の中央部における膜厚は他の部分に比べて薄くなっている。
したがって、O2プラズマを照射することにより膜厚の薄いドーム形状の中央部のみを選択的に除去することができ、貫通孔H3の中央部上のレジスト層32に貫通孔H3の開口径よりも小さい開口部SHが形成される。
[半導体装置]
次に、本発明の半導体装置の第二実施形態について図7を用いて説明する。ここで、図7は半導体装置200の構成を示す図である。本実施形態において、第一実施形態と異なるところは、半導体基板10における貫通孔H3の側面と第一絶縁膜22の裏面との角部10cがフィレット状に形成されている点である。
なお、本実施形態においては、説明を簡単にするため、単純化して一つの半導体装置200のみを示している。また、本実施形態において第一実施形態と同様の構成の部分については、同一部分に同一符号を付して詳細な説明を省略する。
半導体基板10は、貫通孔H3の側面と第一絶縁膜22の裏面との角部10cがフィレット状に形成されている。貫通孔H3の側面に形成されている第二絶縁膜23は、半導体基板10の表面形状に沿って形成され、電極パッド12の裏面周縁部まで延設されている。
そして、貫通電極30と電極パッド12とは、下地膜24を介して電気的に接続される。貫通電極30と電極パッド12との接続面積は、半導体基板10が角部10cにおいて若干張り出しているものの、略円筒形状の貫通孔H3と略同一の面積が確保されている。
また、半導体装置200には、半導体基板10の裏面10b側に貫通電極30と同一工程により形成されたランド13を備えている。ここで、ランド13は必要に応じて形成されるものであり、形成されないこともある。
そして、貫通電極30およびランド13上にははんだ層31を形成する。ここで、バリア層24aおよびシード層24bは、貫通電極30とランド13より露出している部分は除去されている。
また、貫通電極30と電極パッド12との接続面積は、半導体基板10が角部10cにおいて若干張り出しているものの、貫通孔H3と略同一の面積が確保されているため、良好な導通性能を確保することができ、信頼性が高いものとなっている。
次に、本発明の半導体装置の製造方法の第二実施形態について図8〜図12を用いて説明する。ここで、図8〜図11は半導体装置200の製造工程を示す図である。なお、本実施形態において、第一実施形態と同様の構成の部分については、同一部分に同一符号を付して詳細な説明を省略する。また、本実施形態では、第一実施形態と同様に、単純化して一つの半導体装置200を形成する工程のみを示している。
半導体基板10上に電極パッド12を形成した後、図示しないが、電極パッド12が形成された半導体基板10の能動面10a側を、接着剤を介して、ガラス基板などからなる支持部材に支持する。
次に、図9(e)に示すように、半導体基板10の裏面10b上および貫通孔H3の側面および底面に第二絶縁膜23を形成する。この第二絶縁膜23を形成する方法としては、例えばCVD法などが採用できる。また、CVD法に代えて、ゾルゲル法を用いてもよい。
レジスト層32に開口部SHを形成した後、開口部SHが形成されたレジスト層32をマスクとして用いて、貫通孔H3の底面に露出し、電極パッド12上を覆っている第二絶縁膜23をドライエッチングにより除去する。
第二絶縁膜23をドライエッチングにより除去する際に、レジスト層32により貫通孔H3の側面の第二絶縁膜23がエッチングされるのを確実に防止することができる。しかも、開口部SHの大きさおよびエッチングレートを調整することで、貫通孔H3の側面と第一絶縁膜22の裏面との角部10cに第二絶縁膜23の表面がフィレット状をなして残存するように、貫通孔H3の底面における第二絶縁膜23の中央部のみを選択的に除去することができる。
そして、電極パッド12の裏面12aが貫通孔H3に露出している。裏面12aは、角部10cにおいて半導体基板10が若干張り出したように形成されているが、後述する貫通電極30との接続面積としては十分確保されている。ここで、第二絶縁膜23と電極パッド12の裏面との角部にフィレット形状を残すようにエッチングしてもよい。
また、他のデバイスなどを実装する際の機械的な接続部として用いられるランド13を半導体基板10の裏面10b側に形成するようにしてもよい。
したがって、その後工程で形成するバリア層24aとシード層24bとで構成される下地膜24が、容易に、かつ、適正で略均一な厚みをもって形成されるため、貫通電極30の構成材料が半導体基板10に拡散するのを確実に防止できると共に、貫通電極30の形成工程であるメッキ処理時にシード層24b全体に電気を供給することができるため、メッキが成長しやすくなる。
図13は、回路基板の斜視図である。図13に示すように、半導体基板10を積層して形成された半導体装置300が、回路基板1000に実装されている。具体的には、半導体装置300における最下層の半導体基板10に形成された電極が、回路基板1000の表面に形成された電極パッドに対して、リフローやFCB(Flip Chip Bonding)などを行うことにより実装されている。なお、回路基板1000との間に異方導電性フィルムなどを挟み込んで、半導体装置300を実装してもよい。
本実施形態によれば、電気的および機械的な実装信頼性の高い回路基板を提供することができる
次に、上述した半導体装置を備えた電子機器の例について、図14を用いて説明する。
図14は、携帯電話の斜視図である。上述した半導体装置は、携帯電話400の筐体内部に配置されている。
本実施形態によれば、導通性能が向上した信頼性の高い電子機器を提供することができる。
Claims (4)
- 基板の一方の面に第一絶縁膜を略全面に亘って形成し、前記第一絶縁膜上の所定の位置に電極パッドを形成した半導体基板に、
前記基板の裏面側から、前記基板と前記第一絶縁膜との界面まで孔を形成する工程と、
前記孔の底部に露出し、前記電極パッドを覆う前記第一絶縁膜を除去する工程と、
前記基板の裏面上および前記孔の側面および底面に第二絶縁膜を形成する工程と、
前記基板の裏面側に前記孔を覆うレジスト層を設ける工程と、
前記レジスト層に加熱処理を行い、前記孔を覆う前記レジスト層の中央部を盛り上がったドーム形状とする工程と、
前記孔を覆うドーム形状のレジスト層に、フォトリソグラフィにより前記孔の開口径よりも小さい開口部をパターニングする工程と、
前記開口部が形成された前記レジスト層をマスクとして、前記孔の底面に露出し、
前記電極パッドを覆う前記第二絶縁膜の中央部を除去する工程と、
前記レジスト層を剥離する除去する工程と、
前記露出した電極パッドの裏面と、残された前記第二絶縁膜の表面とに、下地膜を形成する工程と、
前記孔内にメッキ処理により導電材料を埋め込み貫通電極を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。 - 前記第二絶縁膜を形成する工程において、前記孔の側面と前記電極パッドの裏面との角部に前記第二絶縁膜をフィレット状に形成することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第二絶縁膜をエッチングする工程は、ドライエッチングを用いることを特徴とする請求項1または2に記載の半導体装置の製造方法。
- 基板の一方の面に第一絶縁膜を略全面に亘って形成し、前記第一絶縁膜上の所定の位置に電極パッドを形成した半導体基板に、
前記基板の裏面側から、孔の側面と前記第一絶縁膜の裏面との角部に前記基板をフィレット状に残しつつ、前記基板の裏面側から前記第一絶縁膜の裏面まで前記孔を形成する工程と、
前記孔の底部に露出し、前記電極パッドを覆う前記第一絶縁膜を除去する工程と、
前記基板の裏面上および前記孔の側面および底面に第二絶縁膜を形成する工程と、
前記基板の裏面側に前記孔を覆うレジスト層を設ける工程と、
前記レジスト層に加熱処理を行い、前記孔を覆う前記レジスト層の中央部を盛り上がったドーム形状とする工程と、
前記孔を覆うドーム形状のレジスト層に、フォトリソグラフィにより前記孔の開口径よりも小さい開口部をパターニングする工程と、
前記開口部が形成された前記レジスト層をマスクとして、前記孔の底面に露出し、
前記電極パッドを覆う前記第二絶縁膜の中央部を除去する工程と、
前記レジスト層を剥離する除去する工程と、
前記露出した電極パッドの裏面と、残された前記第二絶縁膜の表面とに、下地膜を形成する工程と、
前記孔内にメッキ処理により導電材料を埋め込み貫通電極を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006270986A JP5103854B2 (ja) | 2006-10-02 | 2006-10-02 | 半導体装置、半導体装置の製造方法、回路基板および電子機器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006270986A JP5103854B2 (ja) | 2006-10-02 | 2006-10-02 | 半導体装置、半導体装置の製造方法、回路基板および電子機器 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012168069A Division JP5655825B2 (ja) | 2012-07-30 | 2012-07-30 | 半導体装置、半導体装置の製造方法、回路基板および電子機器 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2008091628A JP2008091628A (ja) | 2008-04-17 |
JP2008091628A5 JP2008091628A5 (ja) | 2012-04-12 |
JP5103854B2 true JP5103854B2 (ja) | 2012-12-19 |
Family
ID=39375482
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006270986A Active JP5103854B2 (ja) | 2006-10-02 | 2006-10-02 | 半導体装置、半導体装置の製造方法、回路基板および電子機器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5103854B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10874426B2 (en) | 2017-02-10 | 2020-12-29 | Covidien Lp | Seal assembly with integral filter and evacuation port |
US11357542B2 (en) | 2019-06-21 | 2022-06-14 | Covidien Lp | Valve assembly and retainer for surgical access assembly |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010035379A1 (ja) | 2008-09-26 | 2010-04-01 | パナソニック株式会社 | 半導体装置及びその製造方法 |
JP5654471B2 (ja) * | 2008-10-15 | 2015-01-14 | オー・アー・セー・マイクロテック・アクチボラゲット | ビア配線を作るための方法 |
JP5596919B2 (ja) * | 2008-11-26 | 2014-09-24 | キヤノン株式会社 | 半導体装置の製造方法 |
US8399354B2 (en) * | 2009-01-13 | 2013-03-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Through-silicon via with low-K dielectric liner |
JP5532394B2 (ja) * | 2009-10-15 | 2014-06-25 | セイコーエプソン株式会社 | 半導体装置及び回路基板並びに電子機器 |
JP5703556B2 (ja) * | 2009-10-19 | 2015-04-22 | セイコーエプソン株式会社 | 半導体装置及び半導体装置の製造方法、回路基板並びに電子機器 |
US8384225B2 (en) | 2010-11-12 | 2013-02-26 | Xilinx, Inc. | Through silicon via with improved reliability |
JP5598420B2 (ja) * | 2011-05-24 | 2014-10-01 | 株式会社デンソー | 電子デバイスの製造方法 |
JP6367322B2 (ja) * | 2013-06-17 | 2018-08-01 | アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated | 湿式ウエハバックコンタクトを使用したシリコンビアを通した銅メッキのための方法 |
JP5765546B2 (ja) * | 2014-03-07 | 2015-08-19 | セイコーエプソン株式会社 | 半導体装置及び回路基板並びに電子機器 |
JP2016225471A (ja) | 2015-05-29 | 2016-12-28 | 株式会社東芝 | 半導体装置および半導体装置の製造方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4110390B2 (ja) * | 2002-03-19 | 2008-07-02 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
JP4493516B2 (ja) * | 2004-02-17 | 2010-06-30 | 三洋電機株式会社 | 半導体装置の製造方法 |
JP4376715B2 (ja) * | 2004-07-16 | 2009-12-02 | 三洋電機株式会社 | 半導体装置の製造方法 |
-
2006
- 2006-10-02 JP JP2006270986A patent/JP5103854B2/ja active Active
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10874426B2 (en) | 2017-02-10 | 2020-12-29 | Covidien Lp | Seal assembly with integral filter and evacuation port |
US11911070B2 (en) | 2017-02-10 | 2024-02-27 | Covidien Lp | Seal assembly with integral filter and evacuation port |
US11357542B2 (en) | 2019-06-21 | 2022-06-14 | Covidien Lp | Valve assembly and retainer for surgical access assembly |
Also Published As
Publication number | Publication date |
---|---|
JP2008091628A (ja) | 2008-04-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5103854B2 (ja) | 半導体装置、半導体装置の製造方法、回路基板および電子機器 | |
JP4139803B2 (ja) | 半導体装置の製造方法 | |
JP4016984B2 (ja) | 半導体装置、半導体装置の製造方法、回路基板、及び電子機器 | |
JP4492196B2 (ja) | 半導体装置の製造方法、回路基板、並びに電子機器 | |
JP2006179752A (ja) | 半導体装置の製造方法、半導体装置、積層半導体装置、回路基板、及び電子機器 | |
JP2004311948A (ja) | 半導体装置、半導体デバイス、電子機器、および半導体装置の製造方法 | |
JP4967340B2 (ja) | 半導体装置、半導体装置の製造方法、及び電子機器 | |
JP5655825B2 (ja) | 半導体装置、半導体装置の製造方法、回路基板および電子機器 | |
JP4425235B2 (ja) | 半導体装置及びその製造方法 | |
US20050179120A1 (en) | Process for producing semiconductor device, semiconductor device, circuit board and electronic equipment | |
JP5103861B2 (ja) | 半導体装置、半導体装置の製造方法、回路基板および電子機器 | |
JP4063277B2 (ja) | 半導体装置の製造方法 | |
JP3945493B2 (ja) | 半導体装置及びその製造方法 | |
JP2008153352A (ja) | 半導体装置とその製造方法、および電子機器 | |
JP2005183518A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
JP4292748B2 (ja) | 半導体装置の製造方法 | |
JP5082333B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
JP5266650B2 (ja) | 半導体装置とその製造方法および電子機器 | |
JP4127095B2 (ja) | 半導体装置の製造方法 | |
JP4882350B2 (ja) | 半導体装置の製造方法 | |
JP7435635B2 (ja) | 貫通電極基板 | |
JP4443549B2 (ja) | 半導体装置の製造方法 | |
JP6658846B2 (ja) | 貫通電極基板 | |
JP4348538B2 (ja) | 半導体ウエハ及び半導体チップの製造方法 | |
JP3909593B2 (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20091001 Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091001 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20091001 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20120123 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120224 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20120402 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120601 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120605 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120730 |
|
TRDD | Decision of grant or rejection written | ||
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20120801 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120904 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120917 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5103854 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151012 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |