CN102479766A - 半导体装置的制法、基材穿孔制程及其结构 - Google Patents

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Abstract

一种半导体装置的制法、基材穿孔制程及其结构。基材穿孔结构包括一半导体基材、一金属层、一第一绝缘层以及一第二绝缘层。半导体基材具有一背面以及一贯穿半导体基材的通孔。金属层配置于半导体基材上，且显露于通孔的底部。第一绝缘层形成于半导体基材的背面，第一绝缘层具有一开口，开口与通孔相连通。第二绝缘层形成于第一绝缘层上，且部分第二绝缘层延伸至开口以及通孔中，以形成一沟槽绝缘层。沟槽绝缘层的底部经回蚀而于通孔的转角处形成一底脚。底脚的高度小于第一绝缘层以及第二绝缘层的高度和。

Description

半导体装置的制法、基材穿孔制程及其结构
技术领域
本发明是有关于一种半导体装置的制法、基材穿孔制程及其结构。
背景技术
硅穿孔(Through Silicon Via，TSV)制程为近年来发展的重点。半导体装置的基材以硅穿孔技术蚀刻出一垂直孔洞，并在垂直孔洞内填入绝缘层以及导电材料，以形成一导电柱。半导体装置的焊球可直接设置在导电柱上，以提供电性连接的接口。之后，再进行基材切割、晶粒封装等制程，以形成一半导体装置。然而，基材在形成硅穿孔之后，基材上的绝缘层的厚度受限于传统化学气相沉积的制程限制，通常小于2.5微米，若绝缘层的厚度增加将会影响硅穿孔内的绝缘层过厚，而影响后续电镀制程的良率。此外，位于硅穿孔结构内的导电层的电性特性也容易受到绝缘层的介电常数、厚度以及尺寸的影响，造成漏电流或电容效应等现象。
发明内容
本发明有关于一种半导体装置的制法、基材穿孔制程及其结构，借以增加制程的良率及定位的准确度。
根据本发明的一方面，提出一种基材穿孔结构，包括一半导体基材、一金属层、一第一绝缘层以及一第二绝缘层。半导体基材具有一贯穿的通孔。金属层配置于半导体基材上，且显露于通孔的底部。第一绝缘层形成于半导体基材的背面，第一绝缘层具有一与通孔相连通的开口。第二绝缘层形成于第一绝缘层上，且部分第二绝缘层延伸至开口以及通孔中，以形成一沟槽绝缘层。沟槽绝缘层的底部经回蚀而于通孔的转角处形成一底脚。底脚的高度小于第一绝缘层以及第二绝缘层的高度和。
根据本发明的另一方面，提出一种基材穿孔制程，包括下列步骤：于一半导体基材的背面上形成一金属层；形成一第一绝缘层于半导体基材的一背面，并图案化第一绝缘层，以形成一开口，开口的底部显露出半导体基材的背面；经由该开口，非等向蚀刻显露于该开口的半导体基材，以形成贯穿该半导体基材并显露该金属层的通孔；形成一第二绝缘层于第一绝缘层上，且部分第二绝缘层延伸至开口以及通孔中，以形成一沟槽绝缘层，沟槽绝缘层的底部覆盖金属层；以及回蚀通孔底部的沟槽绝缘层，以显露出部分金属层。
根据本发明的另一方面，提出一种半导体装置的制法，包括下列步骤：于一半导体基材的背面上设置至少一主动组件及形成一金属层，并电性连接该主动组件及该金属层；将一盖板接合至半导体基材，主动组件及金属层位于盖板与半导体基材所接合的区域中；形成一第一绝缘层于半导体基材的一背面，并图案化第一绝缘层，以形成一开口，开口的底部显露出半导体基材；经由该开口，非等向蚀刻显露于该开口中的半导体基材，以形成贯穿该半导体基材并显露出该金属层的通孔；形成一第二绝缘层于第一绝缘层上，且部分第二绝缘层延伸至开口以及通孔中，以形成一覆盖金属层的沟槽绝缘层；以及回蚀通孔底部的沟槽绝缘层，以显露出部分金属层。
为了对本发明的上述及其它方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：
附图说明
图1绘示依照一实施例的基材穿孔结构的示意图；
图2绘示依照一实施例的基材穿孔制程的流程图；
图3绘示依照一实施例的基材穿孔结构的示意图；
图4A至图4F绘示依照一实施例的半导体装置的制法的流程图，其中，图4B′为图4B的另一实施方式；图4F′为图4F的另一实施方式；以及
图5绘示依照一实施例的基材穿孔结构的示意图。
主要组件符号说明
100        基材穿孔结构
110        半导体基材
110a       原生氧化层
112        背面
114        通孔
120        金属层
121、123   金属层
122        主动组件
124        盖板
126        支撑部
130        第一绝缘层
131        屏蔽层
132        开口
134        图案化光阻层
140        第二绝缘层
142        沟槽绝缘层
144        底脚
150        导电层
G          间隙
H1、H2     厚度
H1+H2      高度和
H3         高度
L1         参考底线
L2         切割线
S10～S160  歩骤。
具体实施方式
在本发明的芯片封装体的实施例中，其可应用于各种包含主动组件或被动组件(active or passive elements)、数字电路或模拟电路(digital oranalog circuits)等集成电路的电子组件(electronic components)，例如是有关于光电组件(opto electronic devices)、微机电***(Micro ElectroMechanical System；MEMS)、微流体***(micro fluidic systems)、或利用热、光线及压力等物理量变化来测量的物理传感器(Physical Sensor)。特别是可选择使用晶片级封装(wafer scale package；WSP)制程对影像感测组件、发光二极管(light-emitting diodes；LEDs)、太阳能电池(solar cells)、射频组件(RF circuits)、加速计(accelerators)、陀螺仪(gyroscopes)、微制动器(micro actuators)、表面声波组件(surface acoustic wave devices)、压力传感器(process sensors)或喷墨头(ink printer heads)等半导体芯片进行封装。
其中上述晶片级封装制程主要指在晶片阶段完成封装步骤后，再予以切割成独立的封装体，然而，在一特定实施例中，例如将已分离的半导体芯片重新分布在一承载晶片上，再进行封装制程，也可称之为晶片级封装制程。另外，上述晶片级封装制程也适用于借堆栈(stack)方式安排具有集成电路的多片晶片，以形成多层集成电路(multi-layer integrated circuitdevices)的芯片封装体。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技艺的人士的了解与阅读，并非用以限定本发明可实施的限定条件，所以不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“底部”、“背面”及“一”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，也当视为本发明可实施的范畴。
请参照图1及图2，其中图1绘示依照一实施例的基材穿孔结构的示意图，图2绘示依照一实施例的基材穿孔制程的流程图。基材穿孔结构100包括一半导体基材110、一金属层120、一第一绝缘层130以及一第二绝缘层140。半导体基材110具有一背面112以及一贯穿半导体基材110的通孔114。第一绝缘层130具有一开口132，而开口132与通孔114相连通。第二绝缘层140延伸至开口132以及通孔114中，以形成一沟槽绝缘层142。沟槽绝缘层142的底部于通孔114的转角处经回蚀而形成有一底脚(footingportion)144。底脚144的高度H3小于第一绝缘层130以及第二绝缘层140的高度和(H1+H2)。
基材穿孔制程包括步骤S110～S160。以下配合图2的基材穿孔制程来说明图1的基材穿孔结构100的制作方法。
请参考图1及图2，在步骤S110中，提供一半导体基材110。半导体基材110例如为硅、砷化镓等半导体材料并布设有适当的电路，可做为集成电路芯片、发光二极管芯片、或太阳能电池芯片的基材。半导体基材110(或原生氧化层110a)的下方例如形成有一金属层120。金属层120例如以金属化制程(metallization process)形成，其材质可为铜、铝或钨。
接着，在步骤S120中，形成第一绝缘层130于半导体基材110的背面112。第一绝缘层130例如以化学气相沉积法或物理气相沉积法形成于半导体基材110的背面112。第一绝缘层130可为氧化硅(Silicon oxide)、氮化硅(Silicon nitride)、氮氧化硅(Silicon oxynitride)或其它合适的绝缘材料。此外，第一绝缘层130可经由涂布光阻、曝光及显影等湿式图案化制程或以干式蚀刻制程，形成一预定尺寸的开口132。当未进行蚀刻之前，开口132的底部显露出半导体基材110的背面112。
接着，请参考步骤S130，以电浆蚀孔(Plasma recessing)形成一贯穿半导体基材110的通孔114。在一实施例中，半导体基材110的通孔114以第一绝缘层130的开口132所显露的区域为电浆蚀孔的区域，且高速的等离子体粒子可集中打在开口132所在的位置，以提高蚀刻的精准度。此外，当等离子体粒子以非等向蚀刻开口132下方的一部份半导体基材110时，渐渐地会形成一贯穿半导体基材110的通孔114。因此，通孔114可纵向地贯穿半导体基材110，且通孔114的底部对应显露出金属层120。在一实施例中，通孔114的底部尺寸例如大于通孔114的开孔处尺寸，以形成一上窄下宽的孔形结构。
接着，请参考步骤S140，形成一第二绝缘层140于第一绝缘层130上。第二绝缘层140例如以化学气相沉积法或物理气相沉积法形成于第一绝缘层130上，且部分第二绝缘层140延伸至开口132以及通孔114中，以形成一沟槽绝缘层142。沟槽绝缘层142未进行步骤S150之前，其底部覆盖于金属层120的上方(请参考图1所示的参考底线L1)。第二绝缘层140可为氧化硅(Silicon oxide)、氮化硅(Silicon nitride)、氮氧化硅(Siliconoxynitride)或其它合适的绝缘材料。在一实施例中，第一绝缘层130与第二绝缘层140的材料可相同或不相同。此外，第一绝缘层130的厚度H1与第二绝缘层140的厚度H2可相同或不相同。例如，先形成厚度较薄(例如1μm)的第一绝缘层130，之后再形成厚度较厚(例如2.5μm)的第二绝缘层140，或先形成厚度较厚(例如2.5μm)的第一绝缘层130，再形成厚度较薄(例如1μm)的第二绝缘层140，以使第一绝缘层130与第二绝缘层140的高度和(H1+H2)达到预定的高度，以避免绝缘层的厚度受限于制程的能力无法提升所造成的不良效应。
接着，请参考步骤S150，回蚀通孔114底部的沟槽绝缘层142，以显露出部分金属层120。在一实施例中，沟槽绝缘层142可借由干蚀刻(例如等离子)或湿蚀刻(例如氢氟酸)制程进行回蚀，以去除通孔114底部的沟槽绝缘层142。由于沟槽绝缘层142的厚度并未因进行绝缘层增厚制程(即步骤S120及步骤S140)而过厚，仍维持在蚀刻制程所能承受的范围内，因此不会残留未清除的绝缘材料或溶剂在金属层120上，借以提高金属层120的表面洁净度。
接着，请参考图2及图3，其中图3绘示依照一实施例的基材穿孔结构的示意图。在步骤S160中，第二绝缘层140上更可形成一导电层150。导电层150延伸至开口132以及通孔114中，并与金属层120电性连接。导电层150例如以溅镀(sputtering)、蒸镀(evaporating)、电镀(electroplating)或无电电镀(electroless plating)的方式全面性地形成于第二绝缘层140上，并延伸至开口132及通孔114中，以形成一导电通孔结构。导电层150的材质可为铜、铝或镍等导电材料。在一实施例中，导电层150更可借由微影(photolithgraphy)及蚀刻制程而形成图案化的线路，并经由重布线(redistributing)及植球(planting)等制程完成讯号传输导线及与其对应连接的接点。
接着，图4A至图4F绘示依照一实施例的半导体装置的制法的流程图。首先，请参考图4A，半导体基材110的上方例如形成有一主动组件122以及一金属层120。主动组件122例如是影像感测组件、晶体管或发光二极管等。影像感测组件例如以互补金属氧化半导体(Complementarymetal-oxide semiconductor，CMOS)或电荷耦合组件(Charge-coupleddevice，CCD)等。金属层120的材质可为铜、铝或钨，且金属层120与主动组件122电性连接。
在一实施例中，金属层120可由多层金属层121、123组合而成，且每一层之间以金属插塞(图未绘示)电性连接。最底层的金属层121可以直接形成在半导体基材110上，而最顶层的金属层123可以堆栈于最底层的金属层121上方，且电性连接主动组件122。
接着，在图4A中，将一盖板124接合至半导体基材110。盖板124例如以一支撑部126与半导体基材110接合，而主动组件122及金属层120位于盖板124与半导体基材110所接合的区域中。在一实施例中，支撑部126例如是环氧树酯、UV胶等固化材料，其可经由光/热固化而形成一间隙G于盖板124与半导体基材110之间。金属层120例如被支撑部126的底部所覆盖，而主动组件122位于间隙G中。在一实施例中，盖板124的材质可以是玻璃、石英、塑料或其它的透明基板，且具有可透光性，以使主动组件122能以光波形式接收外部讯号或发出讯号。
在一实施例中，当完成接合步骤之后，更可薄化半导体基材110，例如以机械研磨(Mechanical Grinding)法对半导体基材110的背面112进行研磨，以使半导体基材110的厚度变薄。
接着，请参考图4B，形成一第一绝缘层130于半导体基材110的背面112，如步骤S120所述。第一绝缘层130经由图案化后形成一开口132，开口132的底部显露出半导体基材110。在一实施例中，可先借由形成一图案化光阻层134于第一绝缘层130上，并以图案化光阻为蚀刻罩幕，对第一绝缘层130进行图案化制程，以形成预定尺寸的开口132。在另一实施例中，请参考图4B′，形成该图案化光阻层134之前，可先形成金属材于该第一绝缘层130上，并一同图案化该第一绝缘层130与该金属材，使该金属材作为屏蔽层131。
接着，请参考图4C，以电浆蚀孔方式形成一贯穿半导体基材110的通孔114，如步骤S130所示。在一实施例中，半导体基材110的通孔114以第一绝缘层130的开口132所显露的区域为电浆蚀孔的区域，且高速的等离子体粒子可集中打在开口132所在的位置，以提高蚀刻的精准度。因此，半导体基材110经由等离子体粒子非等向蚀刻之后，可形成一纵向地贯穿半导体基材110的通孔114，且通孔114的底部对应显露出金属层120。
接着，请参考图4D，移除图案化光阻层134，并形成一第二绝缘层140于第一绝缘层130上，如步骤S140所述。部分第二绝缘层140延伸至开口132以及通孔114中，以形成一沟槽绝缘层142，沟槽绝缘层142的底部覆盖金属层120。在一实施例中，第一绝缘层130与第二绝缘层140的材料可相同或不相同。此外，第一绝缘层130的厚度与第二绝缘层140的厚度可相同或不相同。例如，先形成厚度较薄(例如1μm)的第一绝缘层130，之后再形成厚度较厚(例如2.5μm)的第二绝缘层140，或先形成厚度较厚(例如2.5μm)的第一绝缘层130，再形成厚度较薄(例如1μm)的第二绝缘层140，以使第一绝缘层130与第二绝缘层140的高度和(H1+H2)达到预定的高度，以避免绝缘层的总厚度受限于制程的能力无法提升。
接着，请参考图4E，回蚀通孔114底部的沟槽绝缘层142，以显露出部分金属层120，如步骤S150所述。在一实施例中，沟槽绝缘层142可借由干蚀刻(例如等离子)或湿蚀刻(例如氢氟酸)制程进行回蚀，以去除通孔114底部的沟槽绝缘层142。由于沟槽绝缘层142的厚度并未因进行绝缘层增厚制程(即步骤S120及步骤S140)而过厚，仍维持在蚀刻制程所能承受的范围内，因此不会残留未清除的绝缘材料或溶剂在金属层120上，借以提高金属层120的表面洁净度。
接着，请参考图4F，第二绝缘层140上更可形成一导电层，如步骤S160所述。导电层150延伸至开口132以及通孔114中，并与金属层120电性连接。导电层150例如以溅镀、蒸镀、电镀或无电电镀的方式全面性地形成于第二绝缘层140上，并延伸至开口132及通孔114中。导电层150的材质可为铜、铝或镍等导电材料。在一实施例中，导电层150更可借由微影及蚀刻制程而形成图案化的线路，并经由重布线及植球等制程完成讯号传输导线及与其对应连接的接点。此外，在一实施例中，当完成上述各个步骤之后，更可沿着切割线L2切割盖板124、支撑部126、半导体基材110等构件，以形成多数个相互分离的半导体装置。
又，请参考图4F′及图5，其为接续图4B′的制程，该屏蔽层131形成于该第一绝缘层130与该第二绝缘层140之间。
由此可知，本发明上述实施例所揭露的半导体装置的制法、基材穿孔制程及其结构，具有至少下列特点：
(1)利用第一绝缘层的开口来提高定位的准确度，以形成预定尺寸的通孔。
(2)第一绝缘层以及第二绝缘层可使半导体基材的背面的绝缘厚度增加，以避免造成漏电流或电容效应。因此，当讯号在导电层上传输时，可避免因电容效应所产生讯号延迟、上升/下降反应时间变长等问题。
(3)沟槽绝缘层的厚度不会因进行绝缘层增厚制程而过厚，仍维持在蚀刻制程所能承受的范围内。因此，金属层的表面不易残留绝缘层或溶剂，以增加后续电镀制程的良率。
(4)利用于该第一绝缘层与该第二绝缘层之间形成屏蔽层，以防止电磁干扰(Electromagnetic Disturbance，EMI)。
综上所述，虽然本发明已以上述实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。

Claims (18)

1.一种基材穿孔结构，包括：
一半导体基材，其具有一背面以及贯穿该半导体基材背面的通孔；
金属层，配置于该半导体基材上，且显露于该通孔；
一第一绝缘层，其形成于该半导体基材的背面，该第一绝缘层具有与该通孔相连通的开口；以及
一第二绝缘层，其形成于该第一绝缘层上，且部分该第二绝缘层延伸至该开口的壁面上以及该通孔的壁面上，以形成一沟槽绝缘层，该沟槽绝缘层经回蚀而于该通孔与该金属层所形成的转角处形成底脚，且该底脚的高度小于该第一绝缘层以及该第二绝缘层的高度和。
2.根据权利要求1所述的基材穿孔结构，其特征在于，该结构更包括一导电层，其形成于该第二绝缘层上，且该导电层延伸至该开口以及该通孔中，并与该金属层电性连接。
3.根据权利要求1所述的基材穿孔结构，其特征在于，该第一绝缘层的厚度小于该第二绝缘层的厚度。
4.根据权利要求1所述的基材穿孔结构，其特征在于，该第一绝缘层的厚度大于该第二绝缘层的厚度。
5.根据权利要求1所述的基材穿孔结构，其特征在于更包括一屏蔽层，形成于该第一绝缘层与该第二绝缘层之间。
6.一种基材穿孔制程，包括：
于一半导体基材的背面上形成一金属层；
形成一第一绝缘层于该半导体基材的背面，并图案化该第一绝缘层，以形成开口，该开口显露出该半导体基材的背面；
经由该开口，非等向蚀刻显露于该开口的半导体基材，以形成贯穿该半导体基材的通孔，以令该金属层显露于该通孔；
形成一第二绝缘层于该第一绝缘层上，且部分该第二绝缘层延伸至该开口的壁面以及该通孔的壁面上，以形成一覆盖该金属层的沟槽绝缘层；以及
回蚀该通孔中的沟槽绝缘层，以显露出部分该金属层。
7.根据权利要求6所述的基材穿孔制程，其特征在于，该沟槽绝缘层的底部经回蚀而于该通孔与该金属层所形成的转角处形成底脚，并令该底脚的高度小于该第一绝缘层以及该第二绝缘层的高度和。
8.根据权利要求6所述的基材穿孔制程，其特征在于，该制程更包括形成一导电层于该第二绝缘层上，且该导电层延伸至该开口以及该通孔中，以与该金属层电性连接。
9.根据权利要求6所述的基材穿孔制程，其特征在于，该非等向蚀刻为电浆蚀孔。
10.根据权利要求6所述的基材穿孔制程，其特征在于，于图案化该第一绝缘层之前，更包括形成一屏蔽层于该第一绝缘层上，以使该屏蔽层与该第一绝缘层并同图案化，以在该第二绝缘层形成后，令该屏蔽层夹置于该第一绝缘层与该第二绝缘层之间。
11.一种半导体装置的制法，包括：
于一半导体基材的背面上设置至少一主动组件及形成一金属层，并电性连接该主动组件及该金属层；
将一盖板接合至该半导体基材，以令该主动组件及金属层为该盖板所覆盖；
形成一第一绝缘层于该半导体基材的背面，并图案化该第一绝缘层，以形成显露出该半导体基材的开口；
经由该开口，非等向蚀刻显露于该开口中的半导体基材，以形成贯穿该半导体基材并显露出该金属层的通孔；
形成一第二绝缘层于该第一绝缘层上，且部分该第二绝缘层延伸至该开口的壁面以及该通孔的壁面上，以形成一覆盖该金属层的沟槽绝缘层；以及
回蚀该通孔中的沟槽绝缘层，以显露出部分该金属层。
12.根据权利要求11所述的半导体装置的制法，其特征在于，该沟槽绝缘层经回蚀而于该通孔与该金属层所形成的转角处形成底脚，并令该底脚的高度小于该第一绝缘层以及该第二绝缘层的高度和。
13.根据权利要求11所述的半导体装置的制法，其特征在于，该制法更包括形成一导电层于该第二绝缘层上，且该导电层延伸至该开口以及该通孔中，以与该金属层电性连接。
14.根据权利要求11所述的半导体装置的制法，其特征在于，于图案化该第一绝缘层之前，更包括形成一图案化光阻层于第一绝缘层上。
15.根据权利要求11所述的半导体装置的制法，其特征在于，该非等向蚀刻为电浆蚀孔。
16.根据权利要求11所述的半导体装置的制法，其特征在于，该主动组件为影像感测组件、晶体管或发光二极管。
17.根据权利要求11所述的半导体装置的制法，其特征在于，该盖板以一支撑部与该半导体基材接合，以形成一间隙于该盖板与该半导体基材之间，该主动组件位于该间隙中。
18.根据权利要求11所述的半导体装置的制法，其特征在于，于图案化该第一绝缘层之前，更包括形成一屏蔽层于该第一绝缘层上，以使该屏蔽层与该第一绝缘层并同图案化，以在该第二绝缘层形成后，令该屏蔽层夹置于该第一绝缘层与该第二绝缘层之间。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104517818A (zh) * 2013-10-07 2015-04-15 南亚科技股份有限公司 半导体装置及其制造方法
CN112079326A (zh) * 2019-06-12 2020-12-15 芯恩（青岛）集成电路有限公司 Mems器件结构及其制备方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI485818B (zh) * 2011-06-16 2015-05-21 Xintec Inc 晶片封裝體及其形成方法
US9499399B2 (en) 2013-06-14 2016-11-22 United Microelectronics Corp. Method for forming MEMS structure with an etch stop layer buried within inter-dielectric layer
CN105336576A (zh) * 2014-08-12 2016-02-17 中芯国际集成电路制造(上海)有限公司 半导体器件及其制备方法
CN105390403B (zh) * 2015-10-13 2017-10-20 中国电子科技集团公司第五十四研究所 一种ltcc厚薄膜混合基板制造中的基板腔体填充方法
CN107564890B (zh) * 2017-08-03 2019-09-20 华进半导体封装先导技术研发中心有限公司 一种应力传感器结构及其制作方法
US11417309B2 (en) * 2018-11-29 2022-08-16 Ascent Venture, Llc. Ultrasonic transducer with via formed in piezoelectric element and method of fabricating an ultrasonic transducer including milling a piezoelectric substrate

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1722370A (zh) * 2004-07-16 2006-01-18 三洋电机株式会社 半导体装置的制造方法
CN101211874A (zh) * 2006-12-28 2008-07-02 育霈科技股份有限公司 超薄芯片尺寸封装结构及其方法
CN101312200A (zh) * 2007-05-23 2008-11-26 采钰科技股份有限公司 影像感测装置及其制造方法
CN101355039A (zh) * 2007-07-26 2009-01-28 精材科技股份有限公司 图像感测元件封装体及其制作方法
CN101599477A (zh) * 2008-06-06 2009-12-09 恩益禧电子股份有限公司 半导体装置及制造该半导体装置的方法
US20100038800A1 (en) * 2008-08-18 2010-02-18 Samsung Electronics Co., Ltd. Through-silicon via structures including conductive protective layers and methods of forming the same
CN101834146A (zh) * 2009-03-13 2010-09-15 精材科技股份有限公司 电子元件封装体及其形成方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6150193A (en) * 1996-10-31 2000-11-21 Amkor Technology, Inc. RF shielded device
US6717265B1 (en) * 2002-11-08 2004-04-06 Intel Corporation Treatment of low-k dielectric material for CMP
US7250334B2 (en) * 2004-07-31 2007-07-31 Texas Instruments Incorporated Metal insulator metal (MIM) capacitor fabrication with sidewall spacers and aluminum cap (ALCAP) top electrode
US7423346B2 (en) * 2004-09-09 2008-09-09 Megica Corporation Post passivation interconnection process and structures
US8008775B2 (en) * 2004-09-09 2011-08-30 Megica Corporation Post passivation interconnection structures
US7309658B2 (en) * 2004-11-22 2007-12-18 Intermolecular, Inc. Molecular self-assembly in substrate processing
US7456097B1 (en) * 2004-11-30 2008-11-25 National Semiconductor Corporation System and method for faceting via top corners to improve metal fill
JP2009295676A (ja) * 2008-06-03 2009-12-17 Oki Semiconductor Co Ltd 半導体装置及びその製造方法
DE102009044086A1 (de) * 2009-09-23 2011-03-24 United Monolithic Semiconductors Gmbh Verfahren zur Herstellung eines elektronischen Bauteils und nach diesem Verfahren hergestelltes elektronisches Bauteil
US8952519B2 (en) * 2010-01-13 2015-02-10 Chia-Sheng Lin Chip package and fabrication method thereof
US8432032B2 (en) * 2010-01-13 2013-04-30 Chia-Sheng Lin Chip package and fabrication method thereof
TWI505428B (zh) * 2010-03-11 2015-10-21 Xintec Inc 晶片封裝體及其形成方法
US8779452B2 (en) * 2010-09-02 2014-07-15 Tzu-Hsiang HUNG Chip package

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1722370A (zh) * 2004-07-16 2006-01-18 三洋电机株式会社 半导体装置的制造方法
CN101211874A (zh) * 2006-12-28 2008-07-02 育霈科技股份有限公司 超薄芯片尺寸封装结构及其方法
CN101312200A (zh) * 2007-05-23 2008-11-26 采钰科技股份有限公司 影像感测装置及其制造方法
CN101355039A (zh) * 2007-07-26 2009-01-28 精材科技股份有限公司 图像感测元件封装体及其制作方法
CN101599477A (zh) * 2008-06-06 2009-12-09 恩益禧电子股份有限公司 半导体装置及制造该半导体装置的方法
US20100038800A1 (en) * 2008-08-18 2010-02-18 Samsung Electronics Co., Ltd. Through-silicon via structures including conductive protective layers and methods of forming the same
CN101834146A (zh) * 2009-03-13 2010-09-15 精材科技股份有限公司 电子元件封装体及其形成方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104517818A (zh) * 2013-10-07 2015-04-15 南亚科技股份有限公司 半导体装置及其制造方法
CN112079326A (zh) * 2019-06-12 2020-12-15 芯恩（青岛）集成电路有限公司 Mems器件结构及其制备方法
CN112079326B (zh) * 2019-06-12 2024-01-30 芯恩（青岛）集成电路有限公司 Mems器件结构及其制备方法

Also Published As

Publication number Publication date
TW201222762A (en) 2012-06-01
US8878367B2 (en) 2014-11-04
TWI500132B (zh) 2015-09-11
US20120133049A1 (en) 2012-05-31

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