CN1941376A - 半导体装置及其制造方法 - Google Patents

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CN1941376A CNA2006100937842A CN200610093784A CN1941376A CN 1941376 A CN1941376 A CN 1941376A CN A2006100937842 A CNA2006100937842 A CN A2006100937842A CN 200610093784 A CN200610093784 A CN 200610093784A CN 1941376 A CN1941376 A CN 1941376A
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濑部绍夫
粉谷直树
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Abstract

本发明公开了一种半导体装置及其制造方法。目的在于：在具有被全硅化物化的双栅极结构的半导体装置中，通过提高栅极电极的稳定性来提高半导体装置的可靠性。在形成成为N型MIS晶体管形成区域的栅极电极的NiSi膜(110A)的同时，形成成为P型MIS晶体管形成区域的栅极电极的Ni3Si膜(110B)。将未反应的N型多结晶硅膜(103A)作为防止NiSi膜(110A)和Ni3Si膜(110B)之间的相互扩散的导电性扩散防止区域残留在元件隔离区域(101)上即硅化物化防止膜(106)下。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，特别涉及能够提高栅极电极的稳定性且对提高可靠性有效的技术。
背景技术
近年来，为了实现半导体集成电路的高集成化及高速化，具有低电阻且稳定特性的金属或高熔点金属的合金也被频繁地使用在微细的栅极电极布线中。由于这些材料在冶金学上对热和药液比较稳定，同时具有较低的电阻及较高的可靠性，因此是实现提高半导体集成电路的集成度及高速化的材料。
并且，当在衬底上夹着元件隔离区域相邻地形成的第1导电型元件区域及第2导电型元件区域的各自上连续地形成栅极电极时，为了提高各元件的特性，使用在第1导电型元件区域上和第2导电型元件区域上具有相互不同组成的硅化物材料来构成栅极电极的方法。(参照J.A.Kittl其它、Symposium on VLSI Technology Digest of Technical Papers、2005年、p.72-73)。
图17(a)～图17(d)及图18(a)～图18(c)示出了以往的半导体装置，具体地说，示出了表示具有双栅极结构的半导体装置的制造方法的各工序的栅极宽度方向的剖面图。
首先，如图17(a)所示，利用STI(Shallow Trench Isolation)法，在由硅构成的半导体衬底10形成用以隔离N型MIS晶体管形成区域和P型MIS晶体管形成区域的元件隔离区域11。然后，在半导体衬底10上的N型MIS晶体管形成区域及P型MIS晶体管形成区域中分别形成由氧化硅膜构成的厚度为2nm的第1栅极绝缘膜12A及第2栅极绝缘膜12B后，在整个半导体衬底10上形成厚度为150nm的多结晶硅膜13。接着，利用光刻及RIE(reactive ion etching)法依次将多结晶硅膜13、和栅极绝缘膜12A及12B蚀刻，将多结晶硅膜13图案化成栅极电极形状。图19示出了将多结晶硅膜13图案化成栅极电极形状的半导体衬底10的平面结构。而且，在形成N型延伸区域、P型袋状区域、P型延伸区域及N型袋状区域的同时，利用CVD(chemical vapor deposition)法依次沉积厚度为10nm左右的TEOS(tetraethylorthosilicate)膜及厚度为40nm左右的氮化硅膜，然后，利用蚀刻形成侧壁，图中没有示出。
其次，如图17(b)所示，在多结晶硅膜13上形成覆盖P型MIS晶体管形成区域且在N型MIS晶体管形成区域具有开口的抗蚀膜14。其次，以抗蚀膜14为掩膜，利用离子注入法将为N型杂质的磷(P+)导入多结晶硅膜13。注入条件是注入能量为20keV，掺杂质量为4×1015/cm2。藉此方法，形成N型源极·漏极区域(省略图示)。并且，在N型MIS晶体管形成区域中形成N型多结晶硅膜13A。然后，除去抗蚀膜14。
其次，如图17(c)所示，在多结晶硅膜13上形成覆盖N型MIS晶体管形成区域且在P型MIS晶体管形成区域具有开口的抗蚀膜15。其次，以抗蚀膜15为掩膜，利用离子注入法将为P型杂质的硼(B+)导入多结晶硅膜13。注入条件是注入能量为0.5keV，掺杂质量为3×1015/cm2。藉此方法，形成P型源极·漏极区域(省略图示)。并且，在P型MIS晶体管形成区域中形成P型多结晶硅膜13B。然后，在除去抗蚀膜15后，通过对半导体衬底10进行热处理来使导入多结晶硅膜13中的杂质活性化。此时，在多结晶硅膜13中，杂质进行扩散，在N型MIS晶体管形成区域和P型MIS晶体管形成区域的边界上形成PN边界。
其次，如图17(d)所示，在多结晶硅膜13上形成覆盖P型MIS晶体管形成区域且在N型MIS晶体管形成区域具有开口的抗蚀膜16。其次，以抗蚀膜16为掩膜，对N型多结晶硅膜13A进行蚀刻，将其上部的厚度除去80nm左右。即，在该蚀刻后，成为N型MIS晶体管形成区域的栅极电极的N型多结晶硅膜13A的厚度是70nm左右。然后，除去抗蚀膜16。
其次，如图18(a)所示，在多结晶硅膜13上形成覆盖N型MIS晶体管形成区域且在P型MIS晶体管形成区域具有开口的抗蚀膜17。其次，以抗蚀膜17为掩膜，对P型多结晶硅膜13B进行蚀刻，将其上部的厚度除去110nm左右。即，在该蚀刻后，成为P型MIS晶体管形成区域的栅极电极的P型多结晶硅膜13B的厚度是40nm左右。然后，除去抗蚀膜17。
其次，如图18(b)所示，在多结晶硅膜13上沉积厚度为120nm左右的镍(Ni)膜18后，在350℃左右的温度下对半导体衬底10进行30秒左右的热处理，藉此方法，使在多结晶硅膜13和镍膜18之间产生硅化物化反应。然后，在选择性地除去未反应的镍膜18后，在520℃左右的温度下对半导体衬底10追加进行30秒左右的热处理。从而，在N型MIS晶体管形成区域中形成NiSi膜19A，同时，在P型MIS晶体管形成区域中形成Ni3Si膜19B，如图18(c)所示。另外，由于多结晶硅膜13和镍膜18被完全地硅化物化，因此在N型MIS晶体管形成区域形成由NiSi膜19A构成的全硅化物栅极电极，同时，在P型MIS晶体管形成区域形成由Ni3Si膜19B构成的全硅化物栅极电极。
但是，在上述以往技术中，存在有由于栅极电极不稳定，而使半导体装置缺乏可靠性的问题。
发明内容
如上所鉴，本发明的目的在于：在具有被全硅化物化的双栅极结构的半导体装置中，通过提高栅极电极的稳定性来提高半导体装置的可靠性。
为了达到上述目的，本案发明者们对在上述以往技术中栅极电极不稳定的原因进行了研究和探讨，结果得到了下述认识。即，在上述以往技术中，在栅极电极中必须存在NiSi膜19A和Ni3Si膜19B的边界部分。由于在此边界部分中，因硅化物形成后的热处理而使各硅化物发生反应或产生Ni的相互扩散，因此很容易产生边界部分的形状发生变化或各硅化物的组成变得不稳定等问题。例如，如图18(c)所示，由于构成P型MIS晶体管形成区域的Ni3Si膜19B的Ni移动到N型MIS晶体管形成区域的NiSi膜19A中，结果造成在N型MIS晶体管形成区域中也部分性地形成Ni3Si膜19B，因此N型MIS晶体管形成区域的栅极电极特性变得不稳定。即，不同的硅化物之间的边界部分，与其它部分相比，栅极电极比较不稳定，该部分也是让半导体装置的稳定动作及可靠性劣化的部分。
基于上述认识，本案发明者们想到了在栅极电极中的不同硅化物的边界部分设置防止相互扩散的导电性扩散防止区域的发明。
具体地说，本发明所涉及的半导体装置，包括：第1元件区域及第2元件区域，夹着元件隔离区域相邻地形成在衬底上；第1栅极绝缘膜，形成在上述第1元件区域上；第2栅极绝缘膜，形成在上述第2元件区域上；以及栅极电极，连续地形成在上述第1栅极绝缘膜、上述元件隔离区域及上述第2栅极绝缘膜上。上述栅极电极具有第1硅化物区域、第2硅化物区域和导电性扩散防止区域，该第1硅化物区域形成为与上述第1栅极绝缘膜接触在一起，该第2硅化物区域形成为与上述第2栅极绝缘膜接触在一起、且组成与上述第1硅化物区域的组成不同，该导电性扩散防止区域由上述元件隔离区域上的形成在上述第1硅化物区域和上述第2硅化物区域之间的非硅化物区域构成。
在本发明的半导体装置中，上述导电性扩散防止区域也可以是硅区域。此时，也可以还包括形成在上述第1元件区域中的第1导电型杂质区域、和形成在上述第2元件区域中的第2导电型杂质区域，上述硅区域也可以是第1导电型或第2导电型。这里，在成为导电性扩散防止区域的硅区域中没有PN边界存在。即，在本发明的半导体装置中，成为导电性扩散防止区域的硅区域是P型或N型。
在本发明的半导体装置中，上述硅区域也可以含有锗。
在本发明的半导体装置中，也可以是上述导电性扩散防止区域形成在位于上述元件隔离区域上的上述栅极电极的下部，上述第1硅化物区域及上述第2硅化物区域的至少一方延伸到上述导电性扩散防止区域的上侧。
在本发明的半导体装置中，上述第1硅化物区域及上述第2硅化物区域也可以含有Co、Ti、Ni及Pt的至少一种。
在本发明的半导体装置中，也可以在上述导电性扩散防止区域上形成有硅化物化防止膜。
本发明所涉及的半导体装置的制造方法，包括：工序a，在衬底上夹着元件隔离区域相邻地形成第1元件区域及第2元件区域；工序b，在上述第1元件区域上及上述第2元件区域上分别形成第1栅极绝缘膜及第2栅极绝缘膜；工序c，在上述第1栅极绝缘膜、上述元件隔离区域及上述第2栅极绝缘膜的各自上连续地形成成为栅极电极的硅膜；工序d，将第1导电型杂质导人位于上述第1元件区域上的上述硅膜中；工序e，将第2导电型杂质导入位于上述第2元件区域上的上述硅膜中；工序f，在上述工序d及上述工序e后，形成覆盖位于上述元件隔离区域上的上述硅膜的至少一部分的硅化物化防止膜；以及工序g，在上述工序f后，将位于上述第1栅极绝缘膜上的上述硅膜全部硅化物化来形成第1硅化物区域，同时，将位于上述第2栅极绝缘膜上的上述硅膜全部硅化物化来形成第2硅化物区域。在上述工序g中，将上述第1硅化物区域和上述第2硅化物区域形成为相互的组成不同，且将由上述硅膜构成的导电性扩散防止区域残留在上述硅化物化防止膜的下侧。
在本发明的半导体装置的制造方法中，上述工序g也可以含有在上述硅膜上及上述硅化物化防止膜上形成金属膜后，利用热处理让上述硅膜和上述金属膜产生反应，然后，通过除去未反应的上述金属膜来形成上述第1硅化物区域及上述第2硅化物区域的工序。此时，上述金属膜也可以含有Co、Ti、Ni及Pt的至少一种。并且，此时，也可以是上述第1导电型杂质是N型杂质，上述第2导电型杂质是P型杂质，在上述工序g中，使位于上述第2元件区域上的上述金属膜的厚度厚于位于上述第1元件区域上的上述金属膜的厚度。
在本发明的半导体装置的制造方法中，成为上述导电性扩散防止区域的上述硅膜是第1导电型或第2导电型。另外，在进行上述工序d及上述工序e时，当在成为栅极电极的硅膜中存在PN边界时，在工序f中，在PN边界的外侧形成硅化物化防止膜。即，在本发明的半导体装置的制造方法中，成为导电性扩散防止区域的硅膜是P型或N型。
在本发明的半导体装置的制造方法中，上述硅化物化防止膜也可以由氧化硅膜或氮化硅膜构成。
在本发明的半导体装置的制造方法中，上述硅膜也可以含有锗。
在本发明的半导体装置的制造方法中，也可以在上述工序g中，将上述第1硅化物区域及上述第2硅化物区域的至少一方形成为延伸到上述导电性扩散防止区域的上侧。
在本发明的半导体装置的制造方法中，也可以在上述工序c后，还包括至少将位于上述第1元件区域上及上述第2元件区域上的上述硅膜薄膜化的工序。
在本发明的半导体装置的制造方法中，也可以是上述第1导电型杂质是N型杂质，上述第2导电型杂质是P型杂质，在上述工序c后，还包括使位于上述第2元件区域上的上述硅膜的厚度薄于位于上述第1元件区域上的上述硅膜的厚度的工序。
(发明的效果)
根据本发明，由于在被全硅化物化的双栅极电极中的不同硅化物的边界部分设置防止相互扩散的导电性扩散防止区域，因此能够防止由硅化物之间的相互扩散而造成各硅化物的形状发生变化或各硅化物的组成变得不稳定等的问题。从而，能够通过提高栅极电极的稳定性来提高半导体装置的可靠性。
附图的简单说明
图1(a)～图1(d)为示出了本发明的第1实施例所涉及的半导体装置的制造方法的各工序的栅极宽度方向的剖面图。
图2(a)～图2(d)为示出了本发明的第1实施例所涉及的半导体装置的制造方法的各工序的栅极宽度方向的剖面图。
图3为示出了本发明的第1实施例所涉及的半导体装置的制造方法的一工序的平面图。
图4为示出了本发明的第1实施例所涉及的半导体装置的一结构例的栅极宽度方向的剖面图。
图5(a)～图5(d)为示出了本发明的第2实施例所涉及的半导体装置的制造方法的各工序的栅极宽度方向的剖面图。
图6(a)～图6(d)为示出了本发明的第2实施例所涉及的半导体装置的制造方法的各工序的栅极宽度方向的剖面图。
图7为示出了本发明的第2实施例所涉及的半导体装置的制造方法的一工序的平面图。
图8为示出了本发明的第2实施例所涉及的半导体装置的一结构例的栅极宽度方向的剖面图。
图9(a)～图9(d)为示出了本发明的第3实施例所涉及的半导体装置的制造方法的各工序的栅极宽度方向的剖面图。
图10(a)～图10(c)为示出了本发明的第3实施例所涉及的半导体装置的制造方法的各工序的栅极宽度方向的剖面图。
图11为示出了本发明的第3实施例所涉及的半导体装置的制造方法的一工序的平面图。
图12为示出了本发明的第3实施例所涉及的半导体装置的一结构例的栅极宽度方向的剖面图。
图13(a)～图13(d)为示出了本发明的第4实施例所涉及的半导体装置的制造方法的各工序的栅极宽度方向的剖面图。
图14(a)～图14(d)为示出了本发明的第4实施例所涉及的半导体装置的制造方法的各工序的栅极宽度方向的剖面图。
图15为示出了本发明的第4实施例所涉及的半导体装置的制造方法的一工序的平面图。
图16为示出了本发明的第4实施例所涉及的半导体装置的一结构例的栅极宽度方向的剖面图。
图17(a)～图17(d)为示出了以往的半导体装置的制造方法的各工序的栅极宽度方向的剖面图。
图18(a)～图18(c)为示出了以往的半导体装置的制造方法的各工序的栅极宽度方向的剖面图。
图19为示出了以往的半导体装置的制造方法的一工序的平面图。
(符号的说明)
100、200、300、400-半导体衬底；101、201、301、401-元件隔离区域；102、202、302、402-栅极绝缘膜；103、203、303、403-多结晶硅膜；103A、203A、303A、403A-N型多结晶硅膜；103B、203B、303B、403B-P型多结晶硅膜；104、105、107、108、204、205、206、304、305、307、404、405、406、407-抗蚀膜；106、207、306、408-硅化物化防止膜；109、208、308、409-Ni膜；110A、209A、309A、410A-NiSi膜；110B、209B、309B、410B-Ni3Si膜。
具体实施方式
(第1实施例)
以下，参照附图对本发明的第1实施例所涉及的半导体装置及其制造方法加以说明。
图1(a)～图1(d)及图2(a)～图2(d)示出了第1实施例所涉及的半导体装置，具体地说，具有双栅极结构的半导体装置的制造方法的各工序的栅极宽度方向的剖面图。
首先，如图1(a)所示，利用例如STI法在例如由硅构成的半导体衬底100，形成用以隔离N型MIS晶体管形成区域和P型MIS晶体管形成区域的元件隔离区域101。然后，在半导体衬底100上的N型MIS晶体管形成区域和P型MIS晶体管形成区域分别形成例如由氧化硅膜构成的厚度为2nm的第1栅极绝缘膜102A及第2栅极绝缘膜102B后，在整个半导体衬底100上形成例如厚度为150nm的多结晶硅膜103。这里，考虑到要防止在后述各种离子注入中将离子注入到沟道区域的现象，而将多结晶硅膜103的厚度设定得较大。接着，利用光刻及RIE法将多结晶硅膜103、和栅极绝缘膜102A及102B依次蚀刻，将多结晶硅膜103图案化成栅极电极形状。图3示出了将多结晶硅膜103图案化成栅极电极形状的半导体衬底100的平面结构。而且，在N型MIS晶体管形成区域形成N型延伸区域及P型袋状区域，在P型MIS晶体管形成区域形成P型延伸区域及N型袋状区域，图中没有示出。并且，利用CVD法依次沉积例如厚度为10nm左右的TEOS膜及例如厚度为40nm左右的氮化硅膜后，再将该TEOS膜及氮化硅膜蚀刻，来将该TEOS膜及氮化硅膜构成的侧壁形成在被图案化成栅极电极形状的多结晶硅膜103的侧面。
其次，如图1(b)所示，在多结晶硅膜103上形成覆盖P型MIS晶体管形成区域且在N型MIS晶体管形成区域具有开口的抗蚀膜104。其次，以抗蚀膜104为掩膜，利用离子注入将为N型杂质的例如磷(P+)导入多结晶硅膜103。注入条件是注入能量为例如20keV，掺杂质量为例如4×1015/cm2。藉此方法，形成N型源极·漏极区域(省略图示)。并且，N型MIS晶体管形成区域的多结晶硅膜103成为N型多结晶硅膜103A。然后，将抗蚀膜104除去。
另外，在图1(b)所示的工序中，抗蚀膜104的开口区域包含非硅化物化区域(图2(a)所示的硅化物化防止膜106的形成区域)。换句话说，该开口区域扩展到从位于N型MIS晶体管形成区域和P型MIS晶体管形成区域之间的元件隔离区域101上的中央部、到进入该元件隔离区域101上的P型MIS晶体管形成区域侧的部分为止(最好是到该元件隔离区域101上的P型MIS晶体管形成区域侧的端部为止)。
其次，如图1(c)所示，在多结晶硅膜103上形成覆盖N型MIS晶体管形成区域且在P型MIS晶体管形成区域具有开口的抗蚀膜105。其次，以抗蚀膜105为掩膜，利用离子注入将为P型杂质的例如硼(B+)导入多结晶硅膜103。注入条件是注入能量为例如0.5keV，掺杂质量为例如3×1015/cm2。藉此方法，形成P型源极·漏极区域(省略图示)。并且，P型MIS晶体管形成区域的多结晶硅膜103成为P型多结晶硅膜103B。然后，在将抗蚀膜105除去后，通过对半导体衬底100进行热处理，来使导入多结晶硅膜103的杂质活性化。此时，在多结晶硅膜103中，杂质进行扩散，在N型MIS晶体管形成区域和P型MIS晶体管形成区域的边界(准确地说，在P型MIS晶体管形成区域侧的元件隔离区域101的端部上)形成PN边界。
另外，在图1(c)所示的工序中，抗蚀膜105的开口区域不包含非硅化物化区域(图2(a)所示的硅化物化防止膜106的形成区域)。换句话说，该开口区域没有扩展到从位于N型MIS晶体管形成区域和P型MIS晶体管形成区域之间的元件隔离区域101上的中央部、到进入到该元件隔离区域101上的N型MIS晶体管形成区域侧的部分上。但是，最好该开口区域扩展到该元件隔离区域101上的P型MIS晶体管形成区域侧的端部。
其次，如图1(d)所示，对整个多结晶硅膜103进行蚀刻，将其上部的厚度除去例如80nm左右。即，在该蚀刻后，成为N型MIS晶体管形成区域的栅极电极的N型多结晶硅膜103A及成为P型MIS晶体管形成区域的栅极电极的P型多结晶硅膜103B的厚度分别为例如70nm左右。
其次，如图2(a)所示，形成硅化物化防止膜106，该硅化物化防止膜106覆盖位于N型MIS晶体管形成区域和P型MIS晶体管形成区域之间的元件隔离区域101上的多结晶硅膜103的至少一部分。具体地说，在整个多结晶硅膜103上形成例如厚度为50nm左右的氧化硅膜后，利用光刻形成覆盖硅化物化防止膜形成区域的抗蚀膜107。然后，通过以该抗蚀膜107为掩膜，对上述氧化硅膜进行蚀刻，来形成硅化物化防止膜106后，将抗蚀膜107除去。
另外，在本实施例中，将硅化物化防止膜106的一端的位置对准多结晶硅膜103中的PN边界。换句话说，硅化物化防止膜106形成在位于元件隔离区域101上的N型多结晶硅膜103A的端部上，在硅化物化防止膜106的中央部下侧没有PN边界存在。另外，PN边界，只要是在图2(d)所示的工序中的利用硅化物化形成的Ni3Si膜110B的范围内的话，也可以进入到硅化物化防止膜106的端部下侧。即，硅化物化防止膜106的端部也可以与PN边界重叠。
其次，如图2(b)所示，在多结晶硅膜103上形成覆盖N型MIS晶体管形成区域且在P型MIS晶体管形成区域具有开口的抗蚀膜108。其次，以抗蚀膜108为掩膜，对P型多结晶硅膜103B进行蚀刻，将其上部的厚度除去例如30nm左右。即，在该蚀刻后，成为P型MIS晶体管形成区域的栅极电极的P型多结晶硅膜103B的厚度为例如40nm左右。然后，将抗蚀膜108除去。
另外，在图2(b)所示的工序中，抗蚀膜108的开口区域也可以扩展到硅化物化防止膜106的一部分上。此时，以抗蚀膜108及硅化物化防止膜106为掩膜，对P型多结晶硅膜103B进行蚀刻。
其次，如图2(c)所示，在多结晶硅膜103上及硅化物化防止膜106上沉积例如厚度为120nm左右的镍(Ni)膜109后，在例如320℃左右的温度下对半导体衬底100进行30秒左右的热处理，藉此方法，在多结晶硅膜103和Ni膜109之间产生硅化物化反应。然后，在选择性地除去未反应的Ni膜109后，在例如520℃左右的温度下对半导体衬底100追加进行30秒左右的热处理。藉此方法，如图2(d)所示，在形成成为N型MIS晶体管形成区域的栅极电极的NiSi膜110A的同时，形成成为P型MIS晶体管形成区域的栅极电极的Ni3Si膜110B。并且，此时，将未反应的N型多结晶硅膜103A作为防止NiSi膜110A和Ni3Si膜110B之间的相互扩散的导电性扩散防止区域残留在元件隔离区域101上，即，硅化物化防止膜106的下侧。
另外，在本实施例中，由于多结晶硅膜103和Ni膜109被完全硅化物化，因此将由NiSi膜110A构成的全硅化物栅极电极形成为在N型MIS晶体管形成区域中与第1栅极绝缘膜102A接触在一起，同时，将由Ni3Si膜110B构成的全硅化物栅极电极形成为在P型MIS晶体管形成区域中与第2栅极绝缘膜102B接触在一起。
如上所述，根据第1实施例，让成为防止相互扩散的导电性扩散防止区域的N型多结晶硅膜103A残留在被全硅化物化的双栅极电极中的NiSi膜110A和Ni3Si膜110B的边界部分。因此，能够防止由硅化物之间的相互扩散而引起的NiSi膜110A及Ni3Si膜110B的形状发生变化、或者NiSi膜110A及Ni3Si膜110B的组成变得不稳定等问题。所以，能够通过提高栅极电极的稳定性而提高半导体装置的可靠性。
并且，根据第1实施例，由于导电性扩散防止区域是没有PN边界存在的N型多结晶硅膜103A，因此能够防止由设置导电性扩散防止区域而造成的栅极电极的高电阻化。即，由于将多结晶硅膜103中的PN边界设置在元件隔离区域101上的P型MIS晶体管形成区域侧的端部上，当使多结晶硅膜103全硅化物化时，该PN边界成为Ni3Si膜110B的一部分，因此没有PN边界存在的N型多结晶硅膜103A作为导电性扩散防止区域残留下来。
另外，在第1实施例中，虽然将N型多结晶硅膜103A用作了导电性扩散防止区域，但是也可以代替它，将P型多结晶硅膜103B用作导电性扩散防止区域。并且，虽然将多结晶硅膜103用作了导电性扩散防止区域，但是也可以代替它，使用非结晶硅膜。
并且，在第1实施例中，虽然将硅用作了导电性扩散防止区域，但是也可以代替它，使用其它导电性材料，例如硅锗等。
并且，在第1实施例中，将由N型多结晶硅膜103A构成的导电性扩散防止区域从元件隔离区域101的上面设置到了硅化物化防止膜106的下面。但是，也可以代替它，例如，如图4所示，仅在位于元件隔离区域101上的栅极电极下部设置导电性扩散防止区域(例如，N型多结晶硅膜103A)，同时，将NiSi膜110A及Ni3Si膜110B的两方或一方形成为延伸到该导电性扩散防止区域的上侧。
并且，在第1实施例中，虽然为了形成全硅化物栅极电极使用了Ni膜，但是也可以代替它，使用Co膜、Ti膜或Pt膜等其它金属膜。即，全硅化物栅极电极也可以含有Co、Ti、Ni及Pt的至少一种。
并且，在第1实施例中，虽然将氧化硅膜用作了硅化物化防止膜106，但是也可以代替它，使用氮化硅(SiN)膜、Ti膜、TiN膜、Ta膜、TaN膜或W膜等。
并且，在第1实施例中，使成为P型MIS晶体管形成区域的栅极电极的P型多结晶硅膜103B的厚度小于成为N型MIS晶体管形成区域的栅极电极的N型多结晶硅膜103A的厚度。但是，也可以代替它，或者在这之外，使位于P型MIS晶体管形成区域的Ni膜109的厚度大于位于N型MIS晶体管形成区域的Ni膜109的厚度。
(第2实施例)
以下，参照附图对本发明的第2实施例所涉及的半导体装置及其制造方法加以说明。
图5(a)～图5(d)及图6(a)～图6(d)示出了第2实施例所涉及的半导体装置，具体地说，具有双栅极结构的半导体装置的制造方法的各工序的栅极宽度方向的剖面图。
首先，如图5(a)所示，利用例如STI法在例如由硅构成的半导体衬底200形成用以隔离N型MIS晶体管形成区域和P型MIS晶体管形成区域的元件隔离区域201。然后，在半导体衬底200上的N型MIS晶体管形成区域及P型MIS晶体管形成区域分别形成例如由氧化硅膜构成的厚度为2nm的第1栅极绝缘膜202A及第2栅极绝缘膜202B后，在整个半导体衬底200上形成例如厚度为150nm的多结晶硅膜203。这里，考虑到要防止在后述各种离子注入中将离子注入到沟道区域的现象，而将多结晶硅膜203的厚度设定得较大。接着，利用光刻及RIE法将多结晶硅膜203、和栅极绝缘膜202A及202B依次蚀刻，将多结晶硅膜203图案化成栅极电极形状。图7示出了将多结晶硅膜203图案化成栅极电极形状的半导体衬底200的平面结构。而且，在N型MIS晶体管形成区域形成N型延伸区域及P型袋状区域，在P型MIS晶体管形成区域形成P型延伸区域及N型袋状区域，图中没有示出。并且，利用CVD法依次沉积例如厚度为10nm左右的TEOS膜及例如厚度为40nm左右的氮化硅膜后，将该TEOS膜及氮化硅膜蚀刻，来将由该TEOS膜及氮化硅膜构成的侧壁形成在被图案化成栅极电极形状的多结晶硅膜203的侧面。
其次，如图5(b)所示，在多结晶硅膜203上形成覆盖P型MIS晶体管形成区域且在N型MIS晶体管形成区域具有开口的抗蚀膜204。其次，以抗蚀膜204为掩膜，利用离子注入将为N型杂质的例如磷(P+)导入多结晶硅膜203。注入条件是注入能量为例如20keV，掺杂质量为例如4×1015/cm2。藉此方法，形成N型源极·漏极区域(省略图示)。并且，N型MIS晶体管形成区域的多结晶硅膜203成为N型多结晶硅膜203A。然后，将抗蚀膜204除去。
另外，在图5(b)所示的工序中，抗蚀膜204的开口区域包含非硅化物化区域(图6(b)所示的硅化物化防止膜207的形成区域)。换句话说，该开口区域扩展到从位于N型MIS晶体管形成区域和P型MIS晶体管形成区域之间的元件隔离区域201上的中央部、到进入到该元件隔离区域201上的P型MIS晶体管形成区域侧的部分为止(最好是到该元件隔离区域201上的P型MIS晶体管形成区域侧的端部为止)。
其次，如图5(c)所示，在多结晶硅膜203上形成覆盖N型MIS晶体管形成区域且在P型MIS晶体管形成区域具有开口的抗蚀膜205。其次，以抗蚀膜205为掩膜，利用离子注入将为P型杂质的例如硼(B+)导入多结晶硅膜203。注入条件是注入能量为例如0.5keV，掺杂质量为例如3×1015/cm2。藉此方法，形成P型源极·漏极区域(省略图示)。并且，P型MIS晶体管形成区域的多结晶硅膜203成为P型多结晶硅膜203B。然后，在将抗蚀膜205除去后，通过对半导体衬底200进行热处理，来使导入多结晶硅膜203的杂质活性化。此时，在多结晶硅膜203中，杂质进行扩散，在N型MIS晶体管形成区域和P型MIS晶体管形成区域的边界(准确地说，在P型MIS晶体管形成区域侧的元件隔离区域201的端部上)形成PN边界。
另外，在图5(c)所示的工序中，抗蚀膜205的开口区域不包含非硅化物化区域(图6(b)所示的硅化物化防止膜207的形成区域)。换句话说，该开口区域没有形成到从位于N型MIS晶体管形成区域和P型MIS晶体管形成区域之间的元件隔离区域201上的中央部、到进入到该元件隔离区域201上的N型MIS晶体管形成区域侧的部分上。但是，最好该开口区域扩展到该元件隔离区域201上的P型MIS晶体管形成区域侧的端部。
其次，如图5(d)所示，对整个多结晶硅膜203进行蚀刻，将其上部的厚度除去例如80nm左右。即，在该蚀刻后，成为N型MIS晶体管形成区域的栅极电极的N型多结晶硅膜203A及成为P型MIS晶体管形成区域的栅极电极的P型多结晶硅膜203B的厚度分别为例如70nm左右。
其次，如图6(a)所示，在多结晶硅膜203上形成抗蚀膜206，该抗蚀膜206覆盖N型MIS晶体管形成区域且在P型MIS晶体管形成区域具有开口。其次，以抗蚀膜206为掩膜，对P型多结晶硅膜203B进行蚀刻，将其上部的厚度除去例如30nm左右。即，在该蚀刻后，成为P型MIS晶体管形成区域的栅极电极的P型多结晶硅膜203B的厚度为例如40nm左右。然后，将抗蚀膜206除去。
另外，在图6(a)所示的工序中，最好将抗蚀膜206的开口区域设置到位于N型MIS晶体管形成区域和P型MIS晶体管形成区域之间的元件隔离区域201上的中央部为止，以包含非硅化物化区域(图6(b)所示的硅化物化防止膜207的形成区域)。因此，位于该非硅化物化区域的N型多结晶硅膜203A的厚度也小到例如40nm左右，结果造成在元件隔离区域201上，在N型多结晶硅膜203A产生例如高度为30nm左右的段差。
其次，如图6(b)所示，在N型多结晶硅膜203A的上述段差侧面形成硅化物化防止膜207。即，硅化物化防止膜207覆盖位于元件隔离区域201上的多结晶硅膜203的至少一部分。具体地说，在整个多结晶硅膜203上形成例如厚度为50nm左右的氧化硅膜后，通过对整个该氧化硅膜进行蚀刻，来在上述段差侧面形成成为侧壁保护膜的硅化物化防止膜207。
另外，在本实施例中，将硅化物化防止膜207形成为不与多结晶硅膜203中的PN边界重叠。换句话说，在硅化物化防止膜207的中央部下侧的多结晶硅膜203中没有PN边界存在。另外，PN边界，只要是在图6(d)所示的工序中的利用硅化物化形成的Ni3Si膜209B的范围内的话，也可以进入到硅化物化防止膜207的端部下侧。即，硅化物化防止膜207的端部也可以与PN边界重叠。
其次，如图6(c)所示，在多结晶硅膜203上及硅化物化防止膜206上沉积例如厚度为120nm左右的镍(Ni)膜208后，在例如320℃左右的温度下对半导体衬底200进行30秒左右的热处理，藉此方法，以在多结晶硅膜203和Ni膜208之间产生硅化物化反应。然后，在选择性地除去未反应的Ni膜208后，再在例如520℃左右的温度下对半导体衬底200追加进行30秒左右的热处理。藉此方法，如图6(d)所示，在形成成为N型MIS晶体管形成区域的栅极电极的NiSi膜209A的同时，形成成为P型MIS晶体管形成区域的栅极电极的Ni3Si膜209B。并且，此时，在元件隔离区域201上，换句话说，在硅化物化防止膜207的下侧，将未反应的N型多结晶硅膜203A作为防止NiSi膜209A和Ni3Si膜209B之间的相互扩散的导电性扩散防止区域残留下来。
另外，在本实施例中，由于多结晶硅膜203和Ni膜208被完全硅化物化，因此将由NiSi膜209A构成的全硅化物栅极电极形成为在N型MIS晶体管形成区域中与第1栅极绝缘膜202A接触在一起，同时，将由Ni3Si膜209B构成的全硅化物栅极电极形成为在P型MIS晶体管形成区域中与第2栅极绝缘膜202B接触在一起。
如上所述，根据第2实施例，让成为防止相互扩散的导电性扩散防止区域的N型多结晶硅膜203A残留在被全硅化物化的双栅极电极中的NiSi膜209A和Ni3Si膜209B的边界部分。因此，能够防止由硅化物之间的相互扩散而引起的NiSi膜209A及Ni3Si膜209B的形状发生变化、或者NiSi膜209A及Ni3Si膜209B的组成变得不稳定等问题。所以，能够通过提高栅极电极的稳定性而提高半导体装置的可靠性。
并且，根据第2实施例，由于导电性扩散防止区域是没有PN边界存在的N型多结晶硅膜203A，因此能够防止由设置导电性扩散防止区域而造成的栅极电极的高电阻化。
另外，在第2实施例中，虽然将N型多结晶硅膜203A用作了导电性扩散防止区域，但是也可以代替它，将P型多结晶硅膜203B用作导电性扩散防止区域。并且，虽然将多结晶硅膜203用作了导电性扩散防止区域，但是也可以代替它，使用非结晶硅膜。
并且，在第2实施例中，虽然将硅用作了导电性扩散防止区域，但是也可以代替它，使用其它导电性材料，例如硅锗等。
并且，在第2实施例中，仅在位于元件隔离区域201上的栅极电极下部设置导电性扩散防止区域(N型多结晶硅膜203A)，同时，将NiSi膜209A及Ni3Si膜209B形成为延伸到该导电性扩散防止区域的上侧。但是，也可以代替它，仅将NiSi膜209A及Ni3Si膜209B的任意一方形成为延伸到该导电性扩散防止区域的上侧。或者，也可以将由N型多结晶硅膜203A或P型多结晶硅膜203B构成的导电性扩散防止区域从元件隔离区域201的上面设置到硅化物化防止膜207的下面。或者，如图8所示，当仅通过硅化物化防止膜207就能够在某种程度上防止NiSi膜209A和Ni3Si膜209B之间的相互扩散时，也可以不让由成为导电性扩散防止区域的N型多结晶硅膜203A或P型多结晶硅膜203B残留在硅化物化防止膜207的下侧。这里，所谓的「能够在某种程度上防止NiSi膜209A和Ni3Si膜209B之间的相互扩散时」的意思是指，Ni3Si膜209B没有到达N型MIS晶体管形成区域的第1栅极绝缘膜202A上时、或者NiSi膜209A没有到达P型MIS晶体管形成区域的第2栅极绝缘膜202B上时。
并且，在第2实施例中，虽然为了形成全硅化物栅极电极使用了Ni膜，但是也可以代替它，使用Co膜、Ti膜或Pt膜等其它金属膜。即，全硅化物栅极电极也可以含有Co、Ti、Ni及Pt的至少一种。
并且，在第2实施例中，虽然将氧化硅膜用作了硅化物化防止膜207，但是也可以代替它，使用氮化硅(SiN)膜、Ti膜、TiN膜、Ta膜、TaN膜或W膜等。
并且，在第2实施例中，使成为P型MIS晶体管形成区域的栅极电极的P型多结晶硅膜203B的厚度小于成为N型MIS晶体管形成区域的栅极电极的N型多结晶硅膜203A的厚度。但是，也可以代替它，或者在这之外，使位于P型MIS晶体管形成区域的Ni膜208的厚度大于位于N型MIS晶体管形成区域的Ni膜208的厚度。
(第3实施例)
以下，参照附图对本发明的第3实施例所涉及的半导体装置及其制造方法加以说明。
图9(a)～图9(d)及图10(a)～图10(c)示出了第3实施例所涉及的半导体装置，具体地说，具有双栅极结构的半导体装置的制造方法的各工序的栅极宽度方向的剖面图。
首先，如图9(a)所示，例如利用STI法在由例如硅构成的半导体衬底300形成用以隔离N型MIS晶体管形成区域和P型MIS晶体管形成区域的元件隔离区域301。然后，在半导体衬底300上的N型MIS晶体管形成区域及P型MIS晶体管形成区域分别形成例如由氧化硅膜构成的厚度为2nm的第1栅极绝缘膜302A及第2栅极绝缘膜302B后，在整个半导体衬底300上形成例如厚度为150nm的多结晶硅膜303。这里，考虑到防止在后述各种离子注入中将离子注入到沟道区域的现象，将多结晶硅膜303的厚度设定得较大。接着，利用光刻及RIE法将多结晶硅膜303、和栅极绝缘膜302A及302B依次蚀刻，将多结晶硅膜303图案化为栅极电极形状。图11示出了将多结晶硅膜303图案化为栅极电极形状的半导体衬底300的平面结构。而且，在N型MIS晶体管形成区域形成N型延伸区域及P型袋状区域，在P型MIS晶体管形成区域形成P型延伸区域及N型袋状区域，图中没有示出。并且，利用CVD法依次沉积例如厚度为10nm左右的TEOS膜及例如厚度为40nm左右的氮化硅膜后，通过将该TEOS膜及氮化硅膜蚀刻来在被图案化成栅极电极形状的多结晶硅膜303的侧面形成由该TEOS膜及氮化硅膜构成的侧壁。
其次，如图9(b)所示，在多结晶硅膜303上形成覆盖P型MIS晶体管形成区域且在N型MIS晶体管形成区域具有开口的抗蚀膜304。其次，以抗蚀膜304为掩膜，利用离子注入将为N型杂质的例如磷(P+)导入多结晶硅膜303。注入条件是注入能量为例如20keV，掺杂质量为例如4×1015/cm2。藉此方法，形成N型源极·漏极区域(省略图示)。并且，N型MIS晶体管形成区域的多结晶硅膜303成为N型多结晶硅膜303A。然后，将抗蚀膜304除去。
另外，在图9(b)所示的工序中，抗蚀膜304的开口区域包含非硅化物化区域(图9(d)所示的硅化物化防止膜306的形成区域)。换句话说，该开口区域扩展到从位于N型MIS晶体管形成区域和P型MIS晶体管形成区域之间的元件隔离区域301上的中央部、到进入到该元件隔离区域301上的P型MIS晶体管形成区域侧的部分为止(最好是到该元件隔离区域301上的P型MIS晶体管形成区域侧的端部)。
其次，如图9(c)所示，在多结晶硅膜303上形成覆盖N型MIS晶体管形成区域且在P型MIS晶体管形成区域具有开口的抗蚀膜305。其次，以抗蚀膜305为掩膜，利用离子注入将为P型杂质的例如硼(B+)导入多结晶硅膜303。注入条件是注入能量为例如0.5keV，掺杂质量为例如3×1015/cm2。藉此方法，形成P型源极·漏极区域(省略图示)。并且，P型MIS晶体管形成区域的多结晶硅膜303成为P型多结晶硅膜303B。然后，通过在将抗蚀膜305除去后，对半导体衬底300进行热处理，来使导入多结晶硅膜303的杂质活性化。此时，在多结晶硅膜303中，杂质进行扩散，在N型MIS晶体管形成区域和P型MIS晶体管形成区域的边界(准确地说，在P型MIS晶体管形成区域侧的元件隔离区域301的端部上)形成PN边界。
另外，在图9(c)所示的工序中，抗蚀膜305的开口区域不包含非硅化物化区域(图9(d)所示的硅化物化防止膜306的形成区域)。换句话说，该开口区域没有形成到从位于N型MIS晶体管形成区域和P型MIS晶体管形成区域之间的元件隔离区域301上的中央部、到进入到该元件隔离区域301上的N型MIS晶体管形成区域侧的部分。但是，最好该开口区域延伸到该元件隔离区域301上的P型MIS晶体管形成区域侧的端部。
其次，如图9(d)所示，形成硅化物化防止膜306，该硅化物化防止膜306覆盖位于N型MIS晶体管形成区域和P型MIS晶体管形成区域之间的元件隔离区域301上的多结晶硅膜303的至少一部分。具体地说，在整个多结晶硅膜303上形成例如厚度为50nm左右的氧化硅膜后，再利用光刻形成覆盖硅化物化防止膜形成区域的抗蚀膜307。然后，在通过以该抗蚀膜307作为掩膜，对上述氧化硅膜进行蚀刻，来形成硅化物化防止膜306后，再将抗蚀膜307除去。
另外，在本实施例中，使硅化物化防止膜306的一端的位置对准多结晶硅膜303中的PN边界。换句话说，硅化物化防止膜306形成在位于元件隔离区域301上的N型多结晶硅膜303A的端部上，在硅化物化防止膜306的中央部下侧没有PN边界存在。另外，PN边界只要是在图10(c)所示的工序中的利用硅化物化形成的Ni3Si膜309B的范围内的话，也可以进入到硅化物化防止膜306的端部下侧。即，硅化物化防止膜306的端部也可以与PN边界重叠在一起。
其次，在多结晶硅膜303上形成覆盖P型MIS晶体管形成区域且在N型MIS晶体管形成区域具有开口的抗蚀膜(省略图示)。这里，该抗蚀膜的开口区域也可以延伸到硅化物化防止膜306的一部分上。其次，以该抗蚀膜为掩膜，对N型多结晶硅膜303A进行蚀刻，如图10(a)所示，将其上部的厚度除去例如80nm左右。即，在该蚀刻后，成为N型MIS晶体管形成区域的栅极电极的N型多结晶硅膜303A的厚度为例如70nm左右。然后，将该抗蚀膜除去。
接着，在多结晶硅膜303上形成抗蚀膜(省略图示)，该抗蚀膜覆盖N型MIS晶体管形成区域且在P型MIS晶体管形成区域具有开口。这里，该抗蚀膜的开口区域也可以延伸到硅化物化防止膜306的一部分上。其次，以该抗蚀膜为掩膜，对P型多结晶硅膜303B进行蚀刻，将其上部的厚度除去例如110nm左右，如图10(a)所示。即，在该蚀刻后，成为P型MIS晶体管形成区域的栅极电极的P型多结晶硅膜303B的厚度为例如40nm左右。然后，将该抗蚀膜除去。
其次，如图10(b)所示，在多结晶硅膜303上及硅化物化防止膜306上沉积例如厚度为120nm左右的镍(Ni)膜308后，在例如320℃左右的温度下对半导体衬底300进行30秒左右的热处理，来在多结晶硅膜303和Ni膜308之间产生硅化物化反应。然后，在选择性地除去未反应的Ni膜308后，在例如520℃左右的温度下对半导体衬底300追加进行30秒左右的热处理。藉此方法，如图10(c)所示，在形成成为N型MIS晶体管形成区域的栅极电极的NiSi膜309A的同时，形成成为P型MIS晶体管形成区域的栅极电极的Ni3Si膜309B。并且，此时，在元件隔离区域301上，换句话说，在硅化物化防止膜307的下侧，未反应的N型多结晶硅膜303A作为防止NiSi膜309A和Ni3Si膜309B之间的相互扩散的导电性扩散防止区域残留下来。
另外，在本实施例中，由于多结晶硅膜303和Ni膜308被完全硅化物化，因此由NiSi膜309A构成的全硅化物栅极电极形成为在N型MIS晶体管形成区域中与第1栅极绝缘膜302A接触在一起，同时，由Ni3Si膜309B构成的全硅化物栅极电极形成为在P型MIS晶体管形成区域中与第2栅极绝缘膜302B接触在一起。
如上所述，根据第3实施例，让成为防止相互扩散的导电性扩散防止区域的N型多结晶硅膜303A残留在被全硅化物化的双栅极电极中的NiSi膜309A和Ni3Si膜309B的边界部分上。因此，能够防止由硅化物之间的相互扩散而引起的NiSi膜309A及Ni3Si膜309B的形状发生变化或NiSi膜309A及Ni3Si膜309B的组成变得不稳定等问题。所以，能够通过提高栅极电极的稳定性来提高半导体装置的可靠性。
并且，根据第3实施例，由于导电性扩散防止区域是没有PN结合存在的N型多结晶硅膜303A，因此能够防止由设置导电性扩散防止区域而造成的栅极电极的高电阻化。
另外，在第3实施例中，虽然将N型多结晶硅膜303A用作了导电性扩散防止区域，但是也可以代替它，将P型多结晶硅膜303B用作导电性扩散防止区域。并且，虽然将多结晶硅膜303用作了导电性扩散防止区域，但是也可以代替它，使用非结晶硅膜。
并且，在第3实施例中，虽然将硅用作了导电性扩散防止区域，但是也可以代替它，使用其它导电性材料，例如硅锗等。
并且，在第3实施例中，将由N型多结晶硅膜303A构成的导电性扩散防止区域从元件隔离区域301的上面设置到了硅化物化防止膜306的下面。但是，也可以代替它，例如，如图12所示，也可以仅在位于元件隔离区域301上的栅极电极的下部设置导电性扩散防止区域(例如，N型多结晶硅膜303A)，同时，将NiSi膜309A及Ni3Si膜309B的两方或一方形成为延伸到该导电性扩散防止区域的上侧。
并且，在第3实施例中，虽然为了形成全硅化物栅极电极使用了Ni膜，但是也可以代替它，使用Co膜、Ti膜或Pt膜等其它金属膜。即，全硅化物栅极电极也可以含有Co、Ti、Ni及Pt的至少一种。
并且，在第3实施例中，虽然将氧化硅膜用作了硅化物化防止膜306，但是也可以代替它，使用氮化硅(SiN)膜、Ti膜、TiN膜、Ta膜、TaN膜或W膜等。
并且，在第3实施例中，使成为P型MIS晶体管形成区域的栅极电极的P型多结晶硅膜303B的厚度，小于成为N型MIS晶体管形成区域的栅极电极的N型多结晶硅膜303A的厚度。但是，也可以代替它，或者在这之外，使位于P型MIS晶体管形成区域的Ni膜308的厚度大于位于N型MIS晶体管形成区域的Ni膜308的厚度。
(第4实施例)
以下，参照附图对本发明的第4实施例所涉及的半导体装置及其制造方法加以说明。
图13(a)～图13(d)及图14(a)～图14(d)示出了第4实施例所涉及的半导体装置，具体地说，具有双栅极结构的半导体装置的制造方法的各工序的栅极宽度方向的剖面图。
首先，如图13(a)所示，例如利用STI法在例如由硅构成的半导体衬底400形成用以隔离N型MIS晶体管形成区域和P型MIS晶体管形成区域的元件隔离区域401。然后，在半导体衬底400上的N型MIS晶体管形成区域及P型MIS晶体管形成区域分别形成例如由氧化硅膜构成的厚度为2nm的第1栅极绝缘膜402A及第2栅极绝缘膜402B后，在整个半导体衬底400上依次形成例如厚度为150nm的多结晶硅膜403。这里，考虑到防止在后述各种离子注入中将离子注入到沟道区域的现象，将多结晶硅膜403的厚度设定得较大。接着，利用光刻及RIE法将多结晶硅膜403、和栅极绝缘膜402A及402B依次蚀刻，将多结晶硅膜403图案化为栅极电极形状。图15示出了将多结晶硅膜403图案化为栅极电极形状的半导体衬底400的平面结构。而且，在N型MIS晶体管形成区域形成N型延伸区域及P型袋状区域，在P型MIS晶体管形成区域形成P型延伸区域及N型袋状区域，图中没有示出。并且，在利用CVD法依次沉积例如厚度为10nm左右的TEOS膜、及例如厚度为40nm左右的氮化硅膜后，再将该TEOS膜及氮化硅膜蚀刻，来在被图案化成栅极电极形状的多结晶硅膜403的侧面形成由该TEOS膜及氮化硅膜构成的侧壁。
其次，如图13(b)所示，在多结晶硅膜403上形成覆盖P型MIS晶体管形成区域且在N型MIS晶体管形成区域具有开口的抗蚀膜404。其次，以抗蚀膜404为掩膜，利用离子注入将为N型杂质的例如磷(P+)导入多结晶硅膜403。注入条件是注入能量为例如20keV，掺杂质量为例如4×1015/cm2。藉此方法，形成N型源极·漏极区域(省略图示)。并且，N型MIS晶体管形成区域的多结晶硅膜403成为N型多结晶硅膜403A。然后，将抗蚀膜404除去。
另外，在图13(b)所示的工序中，抗蚀膜404的开口区域包含非硅化物化区域(图14(b)所示的硅化物化防止膜408的形成区域)。换句话说，该开口区域扩展到从位于N型MIS晶体管形成区域和P型MIS晶体管形成区域之间的元件隔离区域401上的中央部、到进入到该元件隔离区域401上的P型MIS晶体管形成区域侧的部分(最好是到该元件隔离区域401上的P型MIS晶体管形成区域侧的端部为止)。
其次，如图13(c)所示，在多结晶硅膜403上形成覆盖N型MIS晶体管形成区域且在P型MIS晶体管形成区域具有开口的抗蚀膜405。其次，以抗蚀膜405为掩膜，利用离子注入将为P型杂质的例如硼(B+)导入多结晶硅膜403。注入条件是注入能量为例如0.5keV，掺杂质量为例如3×1015/cm2。藉此方法，形成P型源极·漏极区域(省略图示)。并且，P型MIS晶体管形成区域的多结晶硅膜403成为P型多结晶硅膜403B。然后，通过在将抗蚀膜405除去后，对半导体衬底400进行热处理，来使导入多结晶硅膜403的杂质活性化。此时，在多结晶硅膜403中，杂质进行扩散，在N型MIS晶体管形成区域和P型MIS晶体管形成区域的边界(准确地说，在P型MIS晶体管形成区域侧的元件隔离区域401的端部上)形成PN边界。
另外，在图13(c)所示的工序中，抗蚀膜405的开口区域不包含非硅化物化区域(图14(b)所示的硅化物化防止膜408的形成区域)。换句话说，该开口区域没有形成到从位于N型MIS晶体管形成区域和P型MIS晶体管形成区域之间的元件隔离区域401上的中央部、到进入到该元件隔离区域401上的N型MIS晶体管形成区域侧的部分上。但是，最好该开口区域延伸到该元件隔离区域401上的P型MIS晶体管形成区域侧的端部。
其次，如图13(d)所示，在多结晶硅膜403上形成抗蚀膜406，该抗蚀膜406覆盖P型MIS晶体管形成区域且在N型MIS晶体管形成区域具有开口。其次，以抗蚀膜406为掩膜，对N型多结晶硅膜403A进行蚀刻，将其上部的厚度除去例如80nm左右。即，在该蚀刻后，成为N型MIS晶体管形成区域的栅极电极的N型多结晶硅膜403A的厚度为例如70nm左右。然后，将抗蚀膜406除去。
另外，在图13(d)所示的工序中，抗蚀膜406的开口区域不包含非硅化物化区域(图14(b)所示的硅化物化防止膜408的形成区域)。因此，位于该非硅化物化区域的N型多结晶硅膜403A的厚度与沉积时一样，为150nm左右。
其次，如图14(a)所示，在多结晶硅膜403上形成覆盖N型MIS晶体管形成区域且在P型MIS晶体管形成区域具有开口的抗蚀膜407。其次，以抗蚀膜407为掩膜，对P型多结晶硅膜403B进行蚀刻，将其上部的厚度除去例如110nm左右。即，在该蚀刻后，成为P型MIS晶体管形成区域的栅极电极的P型多结晶硅膜403B的厚度是例如40nm左右。然后，除去抗蚀膜407。
另外，在图14(a)所示的工序中，最好将抗蚀膜407的开口区域设置到位于N型MIS晶体管形成区域和P型MIS晶体管形成区域之间的元件隔离区域401上的中央部为止，以包含非硅化物化区域(图14(b)所示的硅化物化防止膜408的形成区域)。因此，位于该非硅化物化区域的N型多结晶硅膜403A的厚度也小到例如40nm左右，结果是在元件隔离区域401上，在N型多结晶硅膜403A产生例如高度为30nm左右的段差。
其次，如图14(b)所示，在N型多结晶硅膜403A的上述段差侧面形成硅化物化防止膜408。即，硅化物化防止膜408覆盖位于元件隔离区域401上的多结晶硅膜403的至少一部分。具体地说，通过在整个多结晶硅膜403上形成例如厚度为50nm左右的氧化硅膜后，对整个该氧化硅膜进行蚀刻，来在上述段差侧面形成成为壁保护膜的硅化物化防止膜408。
另外，在本实施例中，将硅化物化防止膜408形成为不与多结晶硅膜403中的PN边界重叠的样子。换句话说，在硅化物化防止膜408下侧的多结晶硅膜403中没有PN边界存在。另外，PN边界只要是在图14(d)所示的工序中的利用硅化物化形成的Ni3Si膜410B的范围内的话，也可以进入到硅化物化防止膜408的端部下侧。即，硅化物化防止膜408的端部也可以与PN边界重叠在一起。
其次，如图14(c)所示，在多结晶硅膜403上及硅化物化防止膜408上沉积例如厚度为120nm左右的镍(Ni)膜409后，在例如320℃左右的温度下对半导体衬底400进行30秒左右的热处理，来在多结晶硅膜403和Ni膜409之间产生硅化物化反应。然后，在选择性地除去未反应的Ni膜409后，在例如520℃左右的温度下对半导体衬底400追加进行30秒左右的热处理。藉此方法，如图14(d)所示，在形成成为N型MIS晶体管形成区域的栅极电极的NiSi膜410A的同时，形成成为P型MIS晶体管形成区域的栅极电极的Ni3Si膜410B。并且，此时，在元件隔离区域401上，换句话说，在硅化物化防止膜408的下侧，未反应的N型多结晶硅膜403A作为防止NiSi膜410A和Ni3Si膜410B之间的相互扩散的导电性扩散防止区域残留下来。
另外，在本实施例中，由于多结晶硅膜403和Ni膜409被完全硅化物化，因此由NiSi膜410A构成的全硅化物栅极电极形成为在N型MIS晶体管形成区域中与第1栅极绝缘膜402A接触在一起，同时，由Ni3Si膜410B构成的全硅化物栅极电极形成为在P型MIS晶体管形成区域中与第2栅极绝缘膜402B接触在一起。
如上所述，根据第4实施例，让成为防止相互扩散的导电性扩散防止区域的N型多结晶硅膜403A残留在被全硅化物化的双栅极电极中的NiSi膜410A和Ni3Si膜410B的边界部分。因此，能够防止由硅化物之间的相互扩散而引起的NiSi膜410A及Ni3Si膜410B的形状变化或NiSi膜410A及Ni3Si膜410B的组成变得不稳定等问题。所以，能够通过提高栅极电极的稳定性来提高半导体装置的可靠性。
并且，根据第4实施例，由于导电性扩散防止区域是没有PN边界存在的N型多结晶硅膜403A，因此能够防止由设置导电性扩散防止区域而造成的栅极电极的高电阻化。
另外，在第4实施例中，虽然将N型多结晶硅膜403A用作了导电性扩散防止区域，但是也可以代替它，将P型多结晶硅膜403B用作导电性扩散防止区域。并且，虽然将多结晶硅膜403用作了导电性扩散防止区域，但是也可以代替它，使用非结晶硅膜。
并且，在第4实施例中，虽然将硅用作了导电性扩散防止区域，但是也可以代替它，使用其它导电性材料，例如硅锗等。
并且，在第4实施例中，将由N型多结晶硅膜403A构成的导电性扩散防止区域从元件隔离区域401的上面设置到了硅化物化防止膜408的下面。但是，也可以代替它，例如，如图16所示，仅在位于元件隔离区域401上的栅极电极下部设置导电性扩散防止区域(例如，N型多结晶硅膜403A)，同时，将NiSi膜410A及Ni3Si膜410B的两方或一方形成为延伸到该导电性扩散防止区域的上侧。
并且，在第4实施例中，虽然为了形成全硅化物栅极电极使用了Ni膜，但是也可以代替它，使用Co膜、Ti膜或Pt膜等其它金属膜。即，全硅化物栅极电极也可以含有Co、Ti、Ni及Pt的至少一种。
并且，在第4实施例中，虽然将氧化硅膜用作了硅化物化防止膜408，但是也可以代替它，使用氮化硅(SiN)膜、Ti膜、TiN膜、Ta膜、TaN膜或W膜等。
并且，在第4实施例中，使成为P型MIS晶体管形成区域的栅极电极的P型多结晶硅膜403B的厚度小于成为N型MIS晶体管形成区域的栅极电极的N型多结晶硅膜403A的厚度。但是，也可以代替它，或者在这之外，使位于P型MIS晶体管形成区域的Ni膜409的厚度大于位于N型MIS晶体管形成区域的Ni膜409的厚度。
(实用性)
本发明涉及半导体装置及其制造方法，在适用于具有双栅极结构的半导体装置时，能够通过提高栅极电极的稳定性，来提高半导体装置的可靠性，非常有用。

Claims (19)

1、一种半导体装置，其特征在于：
包括：第1元件区域及第2元件区域，夹着元件隔离区域相邻地形成在衬底上，
第1栅极绝缘膜，形成在上述第1元件区域上，
第2栅极绝缘膜，形成在上述第2元件区域上，以及
栅极电极，连续地形成在上述第1栅极绝缘膜、上述元件隔离区域及上述第2栅极绝缘膜的各自上；
上述栅极电极具有第1硅化物区域、第2硅化物区域和导电性扩散防止区域，该第1硅化物区域形成为与上述第1栅极绝缘膜接触在一起，该第2硅化物区域形成为与上述第2栅极绝缘膜接触在一起、且组成与上述第1硅化物区域的组成不同，该导电性扩散防止区域由上述元件隔离区域上的形成在上述第1硅化物区域和上述第2硅化物区域之间的非硅化物区域构成。
2、根据权利要求1所述的半导体装置，其特征在于：
上述导电性扩散防止区域是硅区域。
3、根据权利要求2所述的半导体装置，其特征在于：
还包括第1导电型杂质区域、和第2导电型杂质区域，该第1导电型杂质区域形成在上述第1元件区域中，该第2导电型杂质区域形成在上述第2元件区域中；
上述硅区域是第1导电型。
4、根据权利要求2所述的半导体装置，其特征在于：
还包括第1导电型杂质区域、和第2导电型杂质区域，该第1导电型杂质区域形成在上述第1元件区域中，该第2导电型杂质区域形成在上述第2元件区域中；
上述硅区域是第2导电型。
5、根据权利要求2所述的半导体装置，其特征在于：
上述硅区域含有锗。
6、根据权利要求1所述的半导体装置，其特征在于：
上述导电性扩散防止区域形成在位于上述元件隔离区域上的上述栅极电极的下部；
上述第1硅化物区域及上述第2硅化物区域的至少一方延伸到上述导电性扩散防止区域的上侧。
7、根据权利要求1所述的半导体装置，其特征在于：
上述第1硅化物区域及上述第2硅化物区域含有Co、Ti、Ni及Pt的至少一种。
8、根据权利要求1所述的半导体装置，其特征在于：
在上述导电性扩散防止区域上形成有硅化物化防止膜。
9、一种半导体装置的制造方法，其特征在于：
包括：工序a，在衬底上夹着元件隔离区域相邻地形成第1元件区域及第2元件区域，
工序b，在上述第1元件区域上及上述第2元件区域上分别形成第1栅极绝缘膜及第2栅极绝缘膜，
工序c，在上述第1栅极绝缘膜、上述元件隔离区域及上述第2栅极绝缘膜的各自上连续地形成成为栅极电极的硅膜，
工序d，将第1导电型杂质导入位于上述第1元件区域上的上述硅膜中，
工序e，将第2导电型杂质导入位于上述第2元件区域上的上述硅膜中，
工序f，在上述工序d及上述工序e后，形成覆盖位于上述元件隔离区域上的上述硅膜的至少一部分的硅化物化防止膜，以及
工序g，在上述工序f后，将位于上述第1栅极绝缘膜上的上述硅膜全部硅化物化来形成第1硅化物区域，同时，将位于上述第2栅极绝缘膜上的上述硅膜全部硅化物化来形成第2硅化物区域；
在上述工序g中，将上述第1硅化物区域和上述第2硅化物区域形成为相互的组成不同，且将由上述硅膜构成的导电性扩散防止区域残留在上述硅化物化防止膜的下侧。
10、根据权利要求9所述的半导体装置的制造方法，其特征在于：
上述工序g含有在上述硅膜上及上述硅化物化防止膜上形成金属膜后，利用热处理让上述硅膜和上述金属膜产生反应，然后，通过除去未反应的上述金属膜来形成上述第1硅化物区域及上述第2硅化物区域的工序。
11、根据权利要求10所述的半导体装置的制造方法，其特征在于：
在上述工序g中所用的上述金属膜含有Co、Ti、Ni及Pt的至少一种。
12、根据权利要求10所述的半导体装置的制造方法，其特征在于：
上述第1导电型杂质是N型杂质；
上述第2导电型杂质是P型杂质；
在上述工序g中，使位于上述第2元件区域上的上述金属膜的厚度厚于位于上述第1元件区域上的上述金属膜的厚度。
13、根据权利要求9所述的半导体装置的制造方法，其特征在于：
成为上述导电性扩散防止区域的上述硅膜是第1导电型。
14、根据权利要求9所述的半导体装置的制造方法，其特征在于：
成为上述导电性扩散防止区域的上述硅膜是第2导电型。
15、根据权利要求9所述的半导体装置的制造方法，其特征在于：
上述硅化物化防止膜由氧化硅膜或氮化硅膜构成。
16、根据权利要求9所述的半导体装置的制造方法，其特征在于：
上述硅膜含有锗。
17、根据权利要求9所述的半导体装置的制造方法，其特征在于：
在上述工序g中，上述第1硅化物区域及上述第2硅化物区域的至少一方形成为延伸到上述导电性扩散防止区域的上侧。
18、根据权利要求9所述的半导体装置的制造方法，其特征在于：
在上述工序c后，还包括至少将位于上述第1元件区域上及上述第2元件区域上的上述硅膜薄膜化的工序。
19、根据权利要求9所述的半导体装置的制造方法，其特征在于：
上述第1导电型杂质是N型杂质；
上述第2导电型杂质是P型杂质；
在上述工序c后，还包括使位于上述第2元件区域上的上述硅膜的厚度薄于位于上述第1元件区域上的上述硅膜的厚度的工序。
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