JP6509621B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、例えばパワー半導体装置およびそれを用いるシステムに好適に利用できるものである。
動作電圧が高く、大電流を流すことができる電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）、いわゆるパワートランジスタからなるスイッチング素子は、情報機器、家電、車載機器等の電源や、モータドライブ装置などに幅広く用いられている。
このようなスイッチング素子として、カスコード接続方式を使用したスイッチング素子がある。カスコード接続方式を使用したスイッチング素子は、例えばノーマリオン型の接合ＦＥＴ（Junction Field Effect Transistor：ＪＦＥＴ）と、ノーマリオフ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とを有し、ノーマリオン型の接合ＦＥＴとノーマリオフ型のＭＯＳＦＥＴとは、直列に接続されている。
特表２０１４−５１２７６５号公報（特許文献１）には、スイッチにおいて、第１のノーマリーオン半導体装置と、第１のノーマリーオフ半導体装置と、を備え、第１のノーマリーオン半導体装置のソースが、第１のノーマリーオフ半導体装置のドレインに接続される技術が開示されている。
特許５０１２９３０号公報（特許文献２）には、ハイブリッドパワーデバイスにおいて、ノーマリオン型のＳｉＣ−ＪＦＥＴと、ノーマリオフ型のＳｉ−ＭＯＳＦＥＴとを備え、ＳｉＣ−ＪＦＥＴのソースとＳｉ−ＭＯＳＦＥＴのドレインとを接続することにより、ＳｉＣ−ＪＦＥＴとＳｉ−ＭＯＳＦＥＴとをカスコード接続する技術が開示されている。
特開２０１４−３１１０号公報（特許文献３）には、半導体装置において、ノーマリオフ型のシリコントランジスタと、そのソース・ドレイン経路が、シリコントランジスタのソース・ドレイン経路を介して、一対の端子の間に結合されるノーマリオン型の化合物トランジスタとを具備する技術が開示されている。
特表２０１４−５１２７６５号公報 特許５０１２９３０号公報 特開２０１４−３１１０号公報
接合ＦＥＴがノーマリオン型の接合ＦＥＴである場合、接合ＦＥＴがオン状態のときでも、ソース層から、ゲート層に隣り合う部分のドリフト層を通ってドレイン領域に、電荷担体が流れる。ところが、接合ＦＥＴのゲート層に印加される電圧が０Ｖのとき、接合ＦＥＴでは、ゲート層と隣り合う部分のドリフト層には、空乏層が形成されやすい。これにより、ドリフト層のうち、電荷担体が流れることができる部分の幅、いわゆる実効的なソース幅が狭くなり、接合ＦＥＴのオン抵抗が増加する。
一方、接合ＦＥＴのオン抵抗を低減するために、例えば隣り合う２つのゲート層同士の間隔を広げた場合には、接合ＦＥＴの耐圧が低下する。このように、接合ＦＥＴにおいて、耐圧を向上させ、かつ、オン抵抗を低減することは、困難である。したがって、カスコード接続された接合ＦＥＴとＭＯＳＦＥＴとを有する半導体装置においても、耐圧を向上させ、かつ、オン抵抗を低減することは、困難であり、半導体装置の特性を向上させることができない。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、ノーマリオン型の接合ＦＥＴと、ノーマリオフ型のＭＯＳＦＥＴと、を有する。接合ＦＥＴは、接合ＦＥＴのソース電極が、ＭＯＳＦＥＴのドレイン電極と電気的に接続されることにより、ＭＯＳＦＥＴと直列に接続されている。接合ＦＥＴのゲート電極は、ＭＯＳＦＥＴのゲート電極と電気的に接続されている。
また、他の実施の形態によれば、半導体装置は、ノーマリオン型の接合ＦＥＴと、ノーマリオフ型のＭＯＳＦＥＴと、接合ＦＥＴのゲート電極に電圧を印加する電圧印加部と、を有する。接合ＦＥＴは、接合ＦＥＴのソース電極が、ＭＯＳＦＥＴのドレイン電極と電気的に接続されることにより、ＭＯＳＦＥＴと直列に接続されている。電圧印加部は、接合ＦＥＴをオフ状態にする際に接合ＦＥＴのゲート電極に印加される電圧の極性と反対の極性の電圧を、ＭＯＳＦＥＴがオン状態のときに接合ＦＥＴのゲート電極に印加する。
一実施の形態によれば、半導体装置の性能を向上させることができる。
実施の形態１の半導体装置の構成を示す回路図である。 実施の形態１の半導体装置の構成を示す回路図である。 実施の形態１における接合ＦＥＴが形成された半導体チップの構成を示す平面図である。 実施の形態１における接合ＦＥＴが形成された半導体チップの構成を示す要部断面図である。 実施の形態１におけるＭＯＳＦＥＴが形成された半導体チップの構成を示す平面図である。 実施の形態１におけるＭＯＳＦＥＴが形成された半導体チップの構成を示す要部断面図である。 実施の形態１の半導体装置が用いられる電子システムの一例を示す回路ブロック図である。 実施の形態１の半導体装置が用いられるインテリジェントパワーモジュールの一例を示す回路ブロック図である。 実施の形態１の半導体装置が用いられるインテリジェントパワーモジュールの一例を模式的に示す上面図である。 実施の形態１の半導体装置が用いられるパワーモジュールの一例を模式的に示す上面図である。 実施の形態１の半導体装置が用いられるパワーモジュールの一例を模式的に示す上面図である。 比較例の半導体装置の構成を示す回路図である。 比較例における接合ＦＥＴが形成された半導体チップの構成を示す要部断面図である。 実施の形態１の第１変形例の半導体装置の構成を示す回路図である。 実施の形態１の第２変形例の半導体装置の構成を示す回路図である。 実施の形態２の半導体装置の構成を示す回路図である。 実施の形態３の半導体装置の構成を示す回路図である。 実施の形態３におけるＭＯＳＦＥＴが形成された半導体チップの構成を示す平面図である。 実施の形態３におけるＭＯＳＦＥＴが形成された半導体チップの構成を示す要部断面図である。 実施の形態３の半導体装置が用いられるインテリジェントパワーモジュールの一例を模式的に示す上面図である。 実施の形態３の半導体装置が用いられるパワーモジュールの一例を模式的に示す上面図である。 実施の形態３の半導体装置が用いられるパワーモジュールの一例を模式的に示す上面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。また、平面図であっても図面を見やすくするためにハッチングを付す場合もある。
また、以下の実施の形態では、半導体装置が、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一種であるＭＯＳＦＥＴを含む例を例示して説明する。しかし、半導体装置が、ＭＯＳＦＥＴ以外の各種のＭＩＳＦＥＴを含むものであってもよい。
（実施の形態１）
以下、図面を参照しながら実施の形態１の半導体装置について詳細に説明する。
＜半導体装置の回路構成＞
初めに、本実施の形態１の半導体装置の回路構成について説明する。図１および図２は、実施の形態１の半導体装置の構成を示す回路図である。
図１に示すように、半導体装置は、半導体チップ１と、半導体チップ２と、端子Ｇと、端子Ｄと、を有する。半導体チップ１には、ノーマリオン型の接合ＦＥＴ３が形成され、半導体チップ２には、ノーマリオフ型のＭＯＳＦＥＴ４が形成されている。接合ＦＥＴ３は、ゲート電極３ｇ、ソース電極３ｓおよびドレイン電極３ｄを有する。ＭＯＳＦＥＴ４は、ゲート電極４ｇ、ソース電極４ｓおよびドレイン電極４ｄを有する。接合ＦＥＴ３を、ｎチャネル型の接合ＦＥＴとし、ＭＯＳＦＥＴ４を、ｎチャネル型のＭＯＳＦＥＴとすることができる。
本願明細書において、ノーマリオン型のＦＥＴとは、ゲート電極に電圧が印加されないときに、導通された状態、すなわちオン状態であり、ソース電極とドレイン電極との間に電流が流れるＦＥＴを意味する。一方、ノーマリオフ型のＦＥＴとは、ゲート電極に電圧が印加されないときに、導通されていない状態、すなわちオフ状態であり、ソース電極とドレイン電極との間に電流が流れないＦＥＴを意味する。
したがって、ノーマリオン型の接合ＦＥＴ３とは、ゲート電極３ｇに電圧が印加されないとき、すなわちゲート電極３ｇの電位が接地電位（０Ｖ）のときに、オン状態である接合ＦＥＴを意味する。例えば、ノーマリオン型の接合ＦＥＴ３がｎチャネル型の接合ＦＥＴである場合には、閾値電圧は負である。
また、ノーマリオフ型のＭＯＳＦＥＴ４とは、ゲート電極４ｇに電圧が印加されないとき、すなわちゲート電極４ｇの電位が接地電位（０Ｖ）のときに、オフ状態であるＭＯＳＦＥＴを意味する。例えば、ノーマリオフ型のＭＯＳＦＥＴ４がｎチャネル型のＭＯＳＦＥＴである場合には、閾値電圧は正である。
なお、図１に示す本実施の形態１の半導体装置を、スイッチング素子ＳＷとも称する（以下の各変形例および各実施の形態においても同様）。
接合ＦＥＴ３のソース電極３ｓは、ＭＯＳＦＥＴ４のドレイン電極４ｄと電気的に接続され、接合ＦＥＴ３のドレイン電極３ｄは、端子Ｄと電気的に接続されている。ＭＯＳＦＥＴ４のゲート電極４ｇは、例えば入力抵抗である抵抗Ｒ１を介して端子Ｇと電気的に接続され、ＭＯＳＦＥＴ４のソース電極４ｓは、接地されている。すなわち、ＭＯＳＦＥＴ４のソース電極４ｓの電位は、接地電位に等しい。
そのため、接合ＦＥＴ３と、ＭＯＳＦＥＴ４とは、端子Ｄと接地電位との間に、直列に接続されている。このような接続を、カスコード接続という。すなわち、半導体装置は、端子Ｄと接地電位との間に、カスコード接続された接合ＦＥＴ３とＭＯＳＦＥＴ４とを有する。
前述したように、接合ＦＥＴ３は、ｎチャネル型の接合ＦＥＴであり、ＭＯＳＦＥＴ４は、ｎチャネル型のＭＯＳＦＥＴである。このような場合には、接合ＦＥＴ３のソース電極３ｓが、ＭＯＳＦＥＴ４のドレイン電極３ｄと電気的に接続されることにより、接合ＦＥＴ３をＭＯＳＦＥＴ４とカスコード接続、すなわち直列に接続することができる。
なお、接合ＦＥＴ３がｎチャネル型の接合ＦＥＴであり、ＭＯＳＦＥＴ４がｐチャネル型のＭＯＳＦＥＴである場合には、接合ＦＥＴ３のソース電極３ｓは、ＭＯＳＦＥＴ４のソース電極４ｓと電気的に接続される。
ＭＯＳＦＥＴ４のドレイン電極４ｄとソース電極４ｓとの間には、ダイオード５が接続されている。ダイオード５のアノード５ａは、ＭＯＳＦＥＴ４のソース電極４ｓと電気的に接続され、ダイオード５のカソード５ｃは、ＭＯＳＦＥＴ４のドレイン電極４ｄと電気的に接続されている。このダイオード５は、ＭＯＳＦＥＴ４の構造上形成される寄生ダイオードである。
好適には、ＭＯＳＦＥＴ４は、シリコン（Ｓｉ）からなる半導体領域を含み、接合ＦＥＴ３は、シリコン（Ｓｉ）よりもバンドギャップの大きな半導体、例えばシリコンカーバイド（ＳｉＣ）からなる半導体領域を含む。これにより、接合ＦＥＴ３の耐圧を、ＭＯＳＦＥＴ４の耐圧に比べて向上させることができる。また、カスコード接続された接合ＦＥＴ３とＭＯＳＦＥＴ４とを有する半導体装置の耐圧は、ＭＯＳＦＥＴ４の耐圧よりも大きい耐圧を有する接合ＦＥＴ３により、決定される。そのため、接合ＦＥＴ３が、例えばシリコンカーバイド（ＳｉＣ）からなる半導体領域を含むことにより、半導体装置の耐圧を向上させることができる。
本実施の形態１では、接合ＦＥＴ３のゲート電極３ｇは、ＭＯＳＦＥＴ４のゲート電極４ｇと電気的に接続されている。
ここで、端子Ｇ、すなわちＭＯＳＦＥＴ４のゲート電極４ｇに、例えば１５Ｖ程度の正の電圧が印加されて、ＭＯＳＦＥＴ４が導通される、すなわちオン状態にされる場合を考える。このような場合、接合ＦＥＴ３のゲート電極３ｇにも、ＭＯＳＦＥＴ４のゲート電極４ｇに印加される電圧と等しいか、または、ＭＯＳＦＥＴ４のゲート電極４ｇに印加される電圧よりも小さい正の電圧が印加される。そのため、後述する図１２および図１３を用いて説明するように、接合ＦＥＴ３のオン抵抗を低減することができる。したがって、半導体装置の耐圧を向上させ、かつ、オン抵抗を低減することができる。
なお、端子Ｇ、すなわちＭＯＳＦＥＴ４のゲート電極４ｇに、例えば０Ｖ程度の電圧が印加されてＭＯＳＦＥＴ４が遮断される、すなわちオフ状態にされるときには、接合ＦＥＴ３のゲート電極３ｇにも、ＭＯＳＦＥＴ４のゲート電極４ｇに印加される電圧と略等しい電圧が印加される。接合ＦＥＴ３は、ノーマリオン型の接合ＦＥＴであるため、このときも、接合ＦＥＴ３は、オン状態であるが、接合ＦＥＴ３とカスコード接続されているＭＯＳＦＥＴ４がオフ状態であるため、接合ＦＥＴ３にも電流は流れない。
好適には、半導体装置は、接合ＦＥＴ３のゲート電極３ｇに印加される電圧を制御する電圧制御素子６を有し、接合ＦＥＴ３のゲート電極３ｇは、電圧制御素子６を介してＭＯＳＦＥＴ４のゲート電極４ｇと電気的に接続されている。これにより、接合ＦＥＴ３のゲート電極３ｇに、ＭＯＳＦＥＴ４のゲート電極４ｇに印加される電圧、例えば１５Ｖ程度の電圧、と異なる電圧が印加されるように、制御することができる。
なお、実施の形態１の第２変形例で後述する図１５を用いて説明するが、電圧制御素子６は、接合ＦＥＴ３のゲート電極３ｇに電圧を印加する電圧印加部６ａであってもよい。電圧印加部６ａは、接合ＦＥＴ３をオフ状態にするために接合ＦＥＴ３のゲート電極３ｇに印加される電圧の極性と反対の極性の電圧を、ＭＯＳＦＥＴ４がオン状態のときに接合ＦＥＴ３のゲート電極３ｇに印加する。言い換えれば、電圧印加部６ａは、接合ＦＥＴ３をオフ状態にする際に接合ＦＥＴ３のゲート電極３ｇに印加される電圧の極性と反対の極性の電圧を、ＭＯＳＦＥＴ４がオン状態のときに接合ＦＥＴ３のゲート電極３ｇに印加する。また、このとき、接合ＦＥＴ３のゲート電極３ｇは、電圧印加部６ａを介してＭＯＳＦＥＴ４のゲート電極４ｇと電気的に接続されることになる。
図１に示すように、電圧制御素子６すなわち電圧印加部６ａは、例えば抵抗Ｒ２と、ダイオードＤＩ１と、を含む。接合ＦＥＴ３のゲート電極３ｇは、抵抗Ｒ２を介して、端子Ｇと電気的に接続されている。すなわち、接合ＦＥＴ３のゲート電極３ｇは、抵抗Ｒ２を介して、ＭＯＳＦＥＴ４のゲート電極４ｇと電気的に接続されている。ダイオードＤＩ１のアノード８ａは、抵抗Ｒ２のゲート電極３ｇ側と電気的に接続され、ダイオードＤＩ１のカソード８ｃは、接地されている。ダイオードＤＩ１は、例えばｐ型のシリコンとｎ型のシリコンとからなるｐｎ接合を有する。
このような場合、端子Ｇ、すなわちＭＯＳＦＥＴ４のゲート電極４ｇに、例えば１５Ｖ程度の正の電圧が印加されて、ＭＯＳＦＥＴ４がオン状態にされるときに、端子Ｇから、抵抗Ｒ２およびダイオードＤＩ１を通って、電流が流れる。そして、ダイオードＤＩ１のアノード８ａに印加される電圧は、ダイオードＤＩ１の内蔵電位に等しい電圧である。前述したように、ダイオードＤＩ１が、例えばｐ型のシリコンとｎ型のシリコンとからなるｐｎ接合を有する場合、ダイオードＤＩ１の内蔵電位は、シリコンのバンドギャップである１．１７ｅＶにより決定され、０．６〜０．７Ｖ程度の一定の値である。
そのため、接合ＦＥＴ３のゲート電極３ｇには、ダイオードＤＩ１の内蔵電位に等しい一定の電圧が印加される。このような場合には、接合ＦＥＴ３のオン抵抗を低減することができることに加え、接合ＦＥＴ３のオン抵抗を、安定して制御することができる。
抵抗Ｒ２の大きさは、特に限定されないが、例えば抵抗Ｒ１よりも１００倍程度大きくし、５〜１０ｋΩ程度とすることができる。これにより、上記した、ダイオードＤＩ１の内蔵電位に等しい電圧がゲート電極３ｇに印加されやすくなる。
一方、ＭＯＳＦＥＴ４がオフ状態のときは、例えばＭＯＳＦＥＴ４のゲート電極４ｇに０Ｖの電圧が印加されることにより、接合ＦＥＴ３のゲート電極３ｇにも０Ｖの電圧が印加される。
なお、本実施の形態１の半導体装置の回路構成は、図１の回路図に示すものに代え、図２の回路図に示すものであってもよい。すなわち、本実施の形態１の半導体装置は、端子Ｓを有していてもよく、ＭＯＳＦＥＴ４のソース電極４ｓは、端子Ｓと電気的に接続されていてもよい。このとき、接合ＦＥＴ３と、ＭＯＳＦＥＴ４とは、端子Ｄと端子Ｓとの間に、直列に接続、すなわちカスコード接続されることになる。そして、半導体装置は、端子Ｄと端子Ｓとの間に、カスコード接続された接合ＦＥＴ３とＭＯＳＦＥＴ４とを有することになる。
また、ダイオードＤＩ１のカソード８ｃは、図１に示すように、接地されていなくてもよく、図２に示すように、ＭＯＳＦＥＴ４のソース電極４ｓと電気的に接続されていてもよい。
また、後述する図９を用いて説明するように、本実施の形態１の半導体装置は、チップ７と、チップ８と、チップ９と、を有してもよい。チップ７は、抵抗Ｒ２を含み、チップ８は、ダイオードＤＩ１を含み、チップ９は、抵抗Ｒ１を含む。
＜接合ＦＥＴが形成された半導体チップの構成＞
次に、接合ＦＥＴ３が形成された半導体チップ１の構成について説明する。図３は、実施の形態１における接合ＦＥＴが形成された半導体チップの構成を示す平面図である。図４は、実施の形態１における接合ＦＥＴが形成された半導体チップの構成を示す要部断面図である。図３では、理解を簡単にするために、表面保護膜１９（図４参照）を除去して透視した状態を示している。図４は、図３のＡ−Ａ線に沿った断面図である。また、図４では、接合ＦＥＴ３がオン状態のときに接合ＦＥＴ３中を電子が流れる様子を矢印Ｅ１により示す。
以下では、接合ＦＥＴ３として、シリコンカーバイド（ＳｉＣ）基板に形成された縦型ＦＥＴを例示して説明する。
図３および図４に示すように、接合ＦＥＴ３すなわち半導体チップ１は、前述したゲート電極３ｇ、ソース電極３ｓおよびドレイン電極３ｄに加え、ｎ＋型半導体基板１１、ｎ−型ドリフト層１２、ｎ＋型ソース層１３、およびｐ型ゲート層１４を含む。ｎ＋型半導体基板１１は、ＳｉＣからなる半導体基板であり、ｎ−型ドリフト層１２、ｎ＋型ソース層１３およびｐ型ゲート層１４は、例えばＳｉＣからなる半導体領域である。すなわち、接合ＦＥＴ３は、ＳｉＣからなる半導体基板と、この半導体基板に形成されたＳｉＣからなる半導体領域と、を含む。また、半導体チップ１は、ｎ＋型半導体基板１１と、ｎ＋型半導体基板１１に形成された接合ＦＥＴ３と、を含む。
ｎ＋型半導体基板１１は、接合ＦＥＴ３のドレイン領域となる半導体領域である。ｎ＋型半導体基板１１は、主面１１ａ側のセル形成領域ＡＲ３１と、主面１１ａ側の周辺領域ＡＲ３２と、を有する。セル形成領域ＡＲ３１は、接合ＦＥＴ３が形成される領域である。周辺領域ＡＲ３２は、セル形成領域ＡＲ３１よりもｎ＋型半導体基板１１の周辺側に配置されている。
セル形成領域ＡＲ３１および周辺領域ＡＲ３２では、ｎ＋型半導体基板１１の主面１１ａ上には、ｎ＋型半導体基板１１よりも低不純物濃度のｎ−型ドリフト層１２が形成されている。セル形成領域ＡＲ３１では、ｎ−型ドリフト層１２の上層部には、ｎ−型ドリフト層１２よりも高不純物濃度のｎ＋型ソース層１３が一定の間隔で複数形成されている。ｎ＋型ソース層１３は、接合ＦＥＴ３のソース領域となる半導体領域である。これらのｎ＋型ソース層１３は、ｎ＋型半導体基板１１の主面１１ａ内において、第１方向（図４の紙面に垂直な方向）に沿ってストライプ状に延在している。
隣り合うｎ＋型ソース層１３の間に位置する部分のｎ−型ドリフト層１２の表面、すなわち上面には、溝部１５が形成されている。溝部１５は、平面視において、ｎ＋型ソース層１３と隣り合う部分のｎ−型ドリフト層１２に形成され、ｎ＋型ソース層１３の延在方向（第１方向）に沿って配置されている。溝部１５の底部に露出した部分のｎ−型ドリフト層１２には、ｐ型ゲート層１４が形成されている。すなわち、ｐ型ゲート層１４は、ｎ＋型ソース層１３の延在方向（第１方向）に沿って形成されている。また、溝部１５の側壁には、例えば酸化シリコン膜からなるサイドウォールスペーサ１６が形成されている。なお、サイドウォールスペーサ１６下に位置する部分のｎ−型ドリフト層１２には、ｐ型ゲート層１４に隣接してｎ型カウンタードープ層（図示は省略）が形成されていてもよい。
また、本願明細書において、平面視において、とは、半導体基板の主面に垂直な方向から視た場合を意味する。
図４に示す例では、溝部１５の底面がｎ＋型ソース層１３よりも下方に位置し、かつ、溝部１５の側壁に絶縁材料である酸化シリコンからなるサイドウォールスペーサ１６が形成されている。そのため、ｐ型ゲート層１４は、ｎ＋型ソース層１３と接触していない。
このような構成を有する接合ＦＥＴ３においては、垂直イオン注入法を用いて溝部１５の底部に露出した部分のｎ−型ドリフト層１２に不純物をドープすることによって、ｐ型ゲート層１４を形成することができる。
セル形成領域ＡＲ３１では、ｎ＋型ソース層１３の表面、すなわち上面には、ニッケルシリサイド膜からなるソースコンタクト層１７ｓが形成され、ｐ型ゲート層１４の表面、すなわち上面には、ニッケルシリサイド膜からなるゲートコンタクト層１７ｇが形成されている。また、周辺領域ＡＲ３２では、サイドウォールスペーサ１６から露出した部分のｐ型ゲート層１４の表面、すなわち上面には、ニッケルシリサイド膜からなるゲートコンタクト層１７ｇが形成されている。
上面にソースコンタクト層１７ｓが形成されたｎ＋型ソース層１３を覆うように、層間絶縁膜１８が形成されている。層間絶縁膜１８は、例えば酸化シリコン膜からなる。なお、セル形成領域ＡＲ３１では、層間絶縁膜１８は、上面にソースコンタクト層１７ｓが形成されたｎ＋型ソース層１３、および、上面にゲートコンタクト層１７ｇが形成されたｐ型ゲート層１４を覆うように形成されている。一方、周辺領域ＡＲ３２では、層間絶縁膜１８は、上面にゲートコンタクト層１７ｇが形成されたｐ型ゲート層１４、および、ｎ−型ドリフト層１２を覆うように形成されている。
セル形成領域ＡＲ３１では、層間絶縁膜１８には、層間絶縁膜１８を貫通してソースコンタクト層１７ｓに達するコンタクトホール１８ｓが形成されている。セル形成領域ＡＲ３１では、コンタクトホール１８ｓの内部、および、層間絶縁膜１８上には、ソース電極３ｓが形成されている。そのため、ソースコンタクト層１７ｓは、コンタクトホール１８ｓを介して、ソース電極３ｓと電気的に接続されている。ソース電極３ｓは、例えばアルミニウム（Ａｌ）を主成分とする金属膜からなる。なお、ソース電極３ｓが、アルミニウムを主成分とする、とは、ソース電極３ｓにおけるアルミニウムの重量比が５０％以上であることを意味する。
一方、周辺領域ＡＲ３２では、層間絶縁膜１８には、層間絶縁膜１８を貫通してゲートコンタクト層１７ｇに達するコンタクトホール１８ｇが形成されている。周辺領域ＡＲ３２では、コンタクトホール１８ｇの内部、および、層間絶縁膜１８上には、ソース電極３ｓと同層に、ゲート電極３ｇが形成されている。そのため、ゲートコンタクト層１７ｇは、コンタクトホール１８ｇを介して、ゲート電極３ｇと電気的に接続されている。ゲート電極３ｇは、ソース電極３ｓと同層の金属膜からなり、例えばアルミニウムを主成分とする金属膜からなる。
セル形成領域ＡＲ３１および周辺領域ＡＲ３２では、層間絶縁膜１８上に、ソース電極３ｓおよびゲート電極３ｇを覆うように、表面保護膜１９が形成されている。セル形成領域ＡＲ３１では、表面保護膜１９には、表面保護膜１９を貫通してソース電極３ｓに達する開口部１９ｓが形成されており、開口部１９ｓの底部に露出したソース電極３ｓにより、ソースパッドが形成されている。また、周辺領域ＡＲ３２では、表面保護膜１９を貫通してゲート電極３ｇに達する開口部１９ｇが形成されており、開口部１９ｇの底部に露出したゲート電極３ｇにより、ゲートパッドが形成されている。
なお、周辺領域ＡＲ３２では、電界緩和を目的としたｐ−型ターミネーション層２０が形成されている。ｐ−型ターミネーション層２０は、周辺領域ＡＲ３２で、ｎ−型ドリフト層１２に不純物をイオン注入して形成したｐ型の半導体領域である。
また、周辺領域ＡＲ３２では、ｐ−型ターミネーション層２０のさらに外側、すなわちｎ＋型半導体基板１１の外周部に、ガードリングとして、ガードリング配線２１（図３参照）およびｎ＋型ガードリング層（図示は省略）が形成されている。ガードリング配線２１は、ソース電極３ｓおよびゲート電極３ｇと同層の金属膜からなり、例えばアルミニウムを主成分とする金属膜からなる。ｎ＋型ガードリング層（図示は省略）は、周辺領域ＡＲ３２で、ｎ＋型半導体基板１１の外周部の主面１１ａ上のｎ−型ドリフト層１２に不純物をイオン注入して形成したｎ型の半導体領域である。
ｎ＋型半導体基板１１の裏面１１ｂには、ドレイン電極３ｄが形成されている。ドレイン電極３ｄは、例えばニッケルシリサイドを主成分とする導電膜からなる。このように、本実施の形態１における接合ＦＥＴ３は、ｎ＋型半導体基板１１の主面１１ａ側に設けられたソース電極３ｓおよびゲート電極３ｇと、ｎ＋型半導体基板１１の裏面１１ｂ側に設けられたドレイン電極３ｄとを有する３端子素子としてのスイッチング素子である。
＜ＭＯＳＦＥＴが形成された半導体チップの構成＞
次に、ＭＯＳＦＥＴ４が形成された半導体チップ２の構成について説明する。図５は、実施の形態１におけるＭＯＳＦＥＴが形成された半導体チップの構成を示す平面図である。図６は、実施の形態１におけるＭＯＳＦＥＴが形成された半導体チップの構成を示す要部断面図である。図５では、理解を簡単にするために、表面保護膜３９（図６参照）を除去して透視した状態を示している。図６は、図５のＢ−Ｂ線に沿った断面図である。以下では、ＭＯＳＦＥＴ４として、シリコン（Ｓｉ）基板に形成された縦型ＭＯＳＦＥＴを例示して説明する。
図５および図６に示すように、ＭＯＳＦＥＴ４すなわち半導体チップ２は、前述したゲート電極４ｇ、ソース電極４ｓおよびドレイン電極４ｄに加え、ｎ＋型半導体基板３１、ｎ−型ドリフト層３２、ｎ＋型ソース層３３、ｐ型ボディ層３４、およびトレンチゲート電極４ｔｇを含む。ｎ＋型半導体基板３１は、Ｓｉからなる半導体基板であり、ｎ−型ドリフト層３２、ｎ＋型ソース層３３およびｐ型ボディ層３４は、例えばＳｉからなる半導体領域である。すなわち、ＭＯＳＦＥＴ４は、Ｓｉからなる半導体基板と、この半導体基板に形成されたＳｉからなる半導体領域と、を含む。また、半導体チップ２は、ｎ＋型半導体基板３１と、ｎ＋型半導体基板３１に形成されたＭＯＳＦＥＴ４と、を含む。
ｎ＋型半導体基板３１は、ＭＯＳＦＥＴ４のドレイン領域となる半導体領域である。ｎ＋型半導体基板３１は、主面３１ａ側のセル形成領域ＡＲ４１と、主面３１ａ側の周辺領域ＡＲ４２と、を有する。セル形成領域ＡＲ４１は、ＭＯＳＦＥＴ４が形成される領域である。周辺領域ＡＲ４２は、セル形成領域ＡＲ４１よりもｎ＋型半導体基板３１の周辺側に配置されている。
セル形成領域ＡＲ４１および周辺領域ＡＲ４２では、ｎ＋型半導体基板３１の主面３１ａ上には、ｎ＋型半導体基板３１よりも低不純物濃度のｎ−型ドリフト層３２が形成されている。セル形成領域ＡＲ４１および周辺領域ＡＲ４２では、ｎ−型ドリフト層３２の上層部には、ｐ型ボディ層３４が形成されている。ｐ型ボディ層３４は、ＭＯＳＦＥＴ４のチャネル領域となる半導体領域である。
セル形成領域ＡＲ４１では、ｐ型ボディ層３４の上層部には、ｎ−型ドリフト層３２よりも高不純物濃度のｎ＋型ソース層３３が形成されている。ｎ＋型ソース層３３は、ＭＯＳＦＥＴ４のソース領域となる半導体領域である。
セル形成領域ＡＲ４１では、ｎ＋型ソース層３３およびｐ型ボディ層３４には、ｎ＋型ソース層３３およびｐ型ボディ層３４を貫通してｎ−型ドリフト層３２に達する溝部３５が形成されている。セル形成領域ＡＲ４１では、溝部３５の内壁、および、ｎ＋型ソース層３３上に、例えば酸化シリコン膜からなる絶縁膜３６が形成されている。溝部３５の内壁に形成された部分の絶縁膜３６は、ゲート絶縁膜である。絶縁膜３６上には、例えば不純物がイオン注入により導入された多結晶シリコン膜からなる導電膜３７が形成されている。また、溝部３５内には、絶縁膜３６上に、溝部３５に埋め込まれた導電膜３７からなるトレンチゲート電極４ｔｇが形成されている。
なお、周辺領域ＡＲ４２では、ｎ−型ドリフト層３２上、および、ｐ型ボディ層３４上に、絶縁膜３６が形成され、絶縁膜３６上に、導電膜３７が形成され、絶縁膜３６上に形成された導電膜３７からなるガードリング層３７ｇが形成されている。
セル形成領域ＡＲ４１および周辺領域ＡＲ４２では、ｎ−型ドリフト層３２上、ｎ＋型ソース層３３上、および、ｐ型ボディ層３４上に、絶縁膜３６および導電膜３７を覆うように、層間絶縁膜３８が形成されている。層間絶縁膜３８は、例えば酸化シリコン膜からなる。なお、セル形成領域ＡＲ４１では、層間絶縁膜３８は、ｎ＋型ソース層３３上に、絶縁膜３６およびトレンチゲート電極４ｔｇを覆うように形成されている。一方、周辺領域ＡＲ３２では、層間絶縁膜３８は、ｎ−型ドリフト層３２上、および、ｐ型ボディ層３４上に、絶縁膜３６およびガードリング層３７ｇを覆うように形成されている。
セル形成領域ＡＲ４１では、層間絶縁膜３８には、層間絶縁膜３８およびｎ＋型ソース層３３を貫通してｐ型ボディ層３４に達するコンタクトホール３８ｓが形成されている。セル形成領域ＡＲ４１では、コンタクトホール３８ｓの内部、および、層間絶縁膜３８上には、ソース電極４ｓが形成されている。そのため、ｎ＋型ソース層３３およびｐ型ボディ層３４は、コンタクトホール３８ｓを介して、ソース電極４ｓと電気的に接続されている。ソース電極４ｓは、例えばアルミニウム（Ａｌ）を主成分とする金属膜からなる。
一方、周辺領域ＡＲ４２では、層間絶縁膜３８には、層間絶縁膜３８を貫通してガードリング層３７ｇに達するコンタクトホール３８ｇが形成されている。周辺領域ＡＲ３２では、コンタクトホール３８ｇの内部、および、層間絶縁膜３８上には、ソース電極４ｓと同層に、ガードリング配線４ｗが形成されている。また、図示は省略するが、トレンチゲート電極４ｔｇは、ガードリング配線４ｗと電気的に接続され、ガードリング配線４ｗはゲート電極４ｇと電気的に接続されている。そのため、トレンチゲート電極４ｔｇは、ガードリング層３７ｇ、コンタクトホール３８ｇおよびガードリング配線４ｗを介して、ゲート電極４ｇと電気的に接続されている。ガードリング配線４ｗは、ソース電極４ｓと同層の金属膜からなり、例えばアルミニウムを主成分とする金属膜からなる。
セル形成領域ＡＲ４１および周辺領域ＡＲ４２では、層間絶縁膜３８上に、ソース電極４ｓおよびガードリング配線４ｗを覆うように、表面保護膜３９が形成されている。セル形成領域ＡＲ４１では、表面保護膜３９には、表面保護膜３９を貫通してソース電極４ｓに達する開口部３９ｓ（図５参照）が形成されており、開口部３９ｓの底部に露出したソース電極４ｓにより、ソースパッドが形成されている。また、周辺領域ＡＲ４２では、表面保護膜３９を貫通してゲート電極４ｇに達する開口部３９ｇ（図５参照）が形成されており、開口部３９ｇの底部に露出したゲート電極４ｇにより、ゲートパッドが形成されている。
ｎ＋型半導体基板３１の裏面３１ｂには、ドレイン電極４ｄが形成されている。ドレイン電極４ｄは、例えばニッケルシリサイドを主成分とする導電膜からなる。このように、本実施の形態１におけるＭＯＳＦＥＴ４は、ｎ＋型半導体基板３１の主面３１ａ側に設けられたソース電極４ｓおよびゲート電極４ｇと、ｎ＋型半導体基板３１の裏面３１ｂ側に設けられたドレイン電極４ｄとを有する３端子素子としてのスイッチング素子である。
＜半導体装置が用いられる電子システム＞
次に、本実施の形態１の半導体装置が用いられる電子システムについて説明する。図７は、実施の形態１の半導体装置が用いられる電子システムの一例を示す回路ブロック図である。
図７に示すように、本実施の形態１の半導体装置が用いられる電子システムは、例えば交流モータであるモータＭＯＴなどの負荷と、インバータＩＮＶと、ＰＦＣ（Power Factor Correction）回路ＰＣと、容量素子ＣＤと、コンバータＣＮＶと、電源ＰＳと、制御回路ＣＴＣと、ゲートドライバＤＲＶと、を有する。このような電子システムは、例えばエアコンディショナなどの空調システムである。モータＭＯＴとしては、ここでは３相モータを用いている。３相モータは、位相の異なる３相の電圧により駆動するように構成されている。
図７に示す電子システムにおいては、電源ＰＳが、コンバータＣＮＶ、ＰＦＣ回路ＰＣおよび容量素子ＣＤを介して、インバータＩＮＶに接続され、コンバータＣＮＶの直流電圧、すなわち直流電力がインバータＩＮＶに供給される。電源ＰＳとインバータＩＮＶとの間にコンバータＣＮＶを介在させているため、電源ＰＳの交流電圧は、コンバータＣＮＶでモータ駆動に適した直流電圧に変換されてから、インバータＩＮＶに供給される。ＰＦＣ回路ＰＣは、インダクタ４１、ＦＲＤ（Fast Recovery Diode）４２、ＩＧＢＴ（Insulated Gate Bipolar Transistor）４３、およびＰＦＣ−ＩＣ（Integrated Circuit）４４を含み、電源の力率を１に近づける回路である。
インバータＩＮＶには、ゲートドライバＤＲＶを介して、制御回路ＣＴＣが接続されており、制御回路ＣＴＣからの制御信号に基づいてゲートドライバＤＲＶが制御され、ゲートドライバＤＲＶからの制御信号によってインバータＩＮＶが制御される。すなわち、電源ＰＳからコンバータＣＮＶおよびＰＦＣ回路ＰＣを介して、インバータＩＮＶに直流電圧、すなわち直流電力が供給される。そして、供給された直流電圧、すなわち直流電力が、制御回路ＣＴＣおよびゲートドライバＤＲＶにより制御されたインバータＩＮＶによって交流電圧、すなわち交流電力に変換されて、モータＭＯＴに供給され、モータＭＯＴを駆動することができる。
制御回路ＣＴＣは、例えばＭＣＵ（Micro Controller Unit）のような制御用の半導体チップを内蔵している。
図７に示す電子システムが、例えば空調システムである場合、モータＭＯＴは、エアコンディショナの室外機のコンプレッサに備えられたモータまたはファンモータである。
例えば、図８および図９を用いて説明するように、インバータＩＮＶとゲートドライバＤＲＶとにより、インテリジェントパワーモジュールＭＯＤ１が形成される。あるいは、例えば図１０および図１１を用いて説明するように、インバータＩＮＶによりパワーモジュールＭＯＤ２が形成される。
図７に示す例では、モータＭＯＴは、Ｕ相ＰＨ１、Ｖ相ＰＨ２およびＷ相ＰＨ３からなる３相モータである。そのため、インバータＩＮＶも、Ｕ相ＰＨ１、Ｖ相ＰＨ２およびＷ相ＰＨ３からなる３相に対応したものである。このような３相に対応したインバータＩＮＶは、本実施の形態１の半導体装置からなるスイッチング素子ＳＷを合計６個有する。すなわち、電子システムには、複数のスイッチング素子ＳＷが備えられており、複数のスイッチング素子ＳＷの各々は、接合ＦＥＴ３（図１参照）と、ＭＯＳＦＥＴ４（図１参照）と、を有し、これら複数のスイッチング素子ＳＷによりインバータＩＮＶが形成される。そして、インバータＩＮＶによりモータＭＯＴが駆動される。
なお、モータＭＯＴが２相モータである場合には、インバータＩＮＶは、本実施の形態１の半導体装置からなるスイッチング素子ＳＷを合計４個有する。
インバータＩＮＶのうち、モータＭＯＴの入力電位よりも電源電位ＶＤＤ側を、ハイサイドと称する。また、インバータＩＮＶのうち、モータＭＯＴの入力電位よりも接地電位ＧＮＤ側を、ローサイドと称する。図７に示す例では、ハイサイドのスイッチング素子ＳＷとして、３つのスイッチング素子ＳＷ１が用いられ、ローサイドのスイッチング素子ＳＷとして、３つのスイッチング素子ＳＷ２が用いられる。
ハイサイドの３つのスイッチング素子ＳＷ１の各々の端子Ｄ、端子Ｓおよび端子Ｇのうち、端子Ｄは、端子Ｐと電気的に接続され、端子Ｓは、モータＭＯＴへの出力端子である端子Ｕ、ＶおよびＷのいずれかに接続され、端子Ｇは、ゲートドライバＤＲＶと電気的に接続される。また、ローサイドの３つのスイッチング素子ＳＷ２の各々の端子Ｄ、端子Ｓおよび端子Ｇのうち、端子Ｄは、モータＭＯＴへの出力端子である端子Ｕ、ＶおよびＷのいずれかと電気的に接続され、端子Ｓは、端子Ｎと電気的に接続され、端子Ｇは、ゲートドライバＤＲＶと電気的に接続される。
ゲートドライバＤＲＶは、Ｕ相ＰＨ１、Ｖ相ＰＨ２およびＷ相ＰＨ３の各相において、ハイサイドのスイッチング素子ＳＷ１のオン状態またはオフ状態と、ローサイドのスイッチング素子ＳＷ２のオン状態またはオフ状態とが、交互に切り替わるように、スイッチング素子ＳＷ１およびＳＷ２を駆動する。これにより、インバータＩＮＶは、直流電圧から交流電圧を生成し、直流電力を交流電力に変換する。モータＭＯＴは、この交流電力によって駆動される。
＜インテリジェントパワーモジュール＞
次に、本実施の形態１の半導体装置が用いられるインテリジェントパワーモジュールについて説明する。図８は、実施の形態１の半導体装置が用いられるインテリジェントパワーモジュールの一例を示す回路ブロック図である。図９は、実施の形態１の半導体装置が用いられるインテリジェントパワーモジュールの一例を模式的に示す上面図である。なお、図９は、封止樹脂を除去して透視した状態を示している。
本実施の形態１の半導体装置が用いられるインテリジェントパワーモジュールは、図７に示したインバータＩＮＶと、ゲートドライバＤＲＶとにより、形成される。
図８に示すように、インテリジェントパワーモジュールＭＯＤ１は、ドライバブロックＤＢ１と、インバータＩＮＶと、を有する。ドライバブロックＤＢ１は、ゲートドライバＤＲＶを含む。インバータＩＮＶは、図７に示すインバータＩＮＶと同様に、３つのハイサイドのスイッチング素子ＳＷ１と、３つのローサイドのスイッチング素子ＳＷ２と、を含む。
また、インテリジェントパワーモジュールＭＯＤ１は、端子５１〜端子７５を有する。そのうち、端子５１および７５の各々は、外部と接続されない端子ＮＣである。端子５５は、Ｕ相のハイサイドのスイッチング素子ＳＷ１を制御するための制御信号が入力される端子ＵＰである。端子５６は、Ｖ相のハイサイドのスイッチング素子ＳＷ１を制御するための制御信号が入力される端子ＶＰである。端子５７は、Ｗ相のハイサイドのスイッチング素子ＳＷ１を制御するための制御信号が入力される端子ＷＰである。
端子５８および６３は、電源電位が入力される端子ＶＤＤ１である。端子５９および６６は、接地電位に接続される端子ＶＳＳである。端子６０は、Ｕ相のローサイドのスイッチング素子ＳＷ２を制御するための制御信号が入力される端子ＵＮである。端子６１は、Ｖ相のローサイドのスイッチング素子ＳＷ２を制御するための制御信号が入力される端子ＶＮである。端子６２は、Ｗ相のローサイドのスイッチング素子ＳＷ２を制御するための制御信号が入力される端子ＷＮである。端子６４は、エラー出力の端子ＦＯである。端子６７は、過熱保護用の端子ＯＴである。
端子７４は、インバータＩＮＶの電源電位ＶＤＤが入力される端子Ｐである。端子７３は、Ｕ相が出力される端子Ｕであり、端子７２は、Ｖ相が出力される端子Ｖであり、端子７１は、Ｗ相が出力される端子Ｗである。端子７０は、Ｕ相が接地電位に接続される端子ＮＵであり、端子６９は、Ｖ相が接地電位に接続される端子ＮＶであり、端子６８は、Ｗ相が接地電位に接続される端子ＮＷである。
さらに、インテリジェントパワーモジュールＭＯＤ１は、図９に示すように、配線基板８１と、絶縁プレート８２と、を有する。配線基板８１には、パッド５２ｐ〜６７ｐが形成されており、パッド５２ｐ〜６７ｐは、端子５２〜６７と、それぞれボンディングワイヤＷＡにより接続されている。
各スイッチング素子ＳＷにおける抵抗Ｒ２を含むチップ７、各スイッチング素子ＳＷにおけるダイオードＤＩ１を含むチップ８、および、各スイッチング素子ＳＷにおける抵抗Ｒ１を含むチップ９は、配線基板８１上に搭載されている。
３つのハイサイドのスイッチング素子ＳＷ１の各々に含まれる半導体チップ１（接合ＦＥＴ３）は、リードとしての端子７４上に搭載され、３つのハイサイドのスイッチング素子ＳＷ１の各々に含まれる半導体チップ２（ＭＯＳＦＥＴ４）は、端子７４上に、それぞれ絶縁プレート８２を介して搭載されている。
Ｕ相のローサイドのスイッチング素子ＳＷ２に含まれる半導体チップ１（接合ＦＥＴ３）は、リードとしての端子７３上に搭載され、Ｕ相のローサイドのスイッチング素子ＳＷ２に含まれる半導体チップ２は、端子７３上に、絶縁プレート８２を介して搭載されている。
Ｖ相のローサイドのスイッチング素子ＳＷ２に含まれる半導体チップ１（接合ＦＥＴ３）は、リードとしての端子７２上に搭載され、Ｖ相のローサイドのスイッチング素子ＳＷ２に含まれる半導体チップ２は、端子７２上に、絶縁プレート８２を介して搭載されている。
Ｗ相のローサイドのスイッチング素子ＳＷ２に含まれる半導体チップ１（接合ＦＥＴ３）は、リードとしての端子７１上に搭載され、Ｗ相のローサイドのスイッチング素子ＳＷ２に含まれる半導体チップ２は、端子７１上に、絶縁プレート８２を介して搭載されている。
６つのスイッチング素子ＳＷの各々において、半導体チップ１（接合ＦＥＴ３）のゲート電極３ｇは、ボンディングワイヤＷＡを介して、配線基板８１に形成されたパッド３ｇｐと電気的に接続されている。
６つのスイッチング素子ＳＷの各々において、半導体チップ１のソース電極３ｓは、ボンディングワイヤＷＡおよび絶縁プレート８２を介して、半導体チップ２（ＭＯＳＦＥＴ４）のドレイン電極４ｄ（図６参照）と電気的に接続されている。また、６つのスイッチング素子ＳＷの各々において、半導体チップ２のゲート電極４ｇは、ボンディングワイヤＷＡを介して、配線基板８１に形成されたパッド４ｇｐと電気的に接続されている。
３つのハイサイドのスイッチング素子ＳＷ１の各々に含まれる半導体チップ１のドレイン電極３ｄ（図４参照）は、端子７４と電気的に接続されている。Ｕ相のローサイドのスイッチング素子ＳＷ２に含まれる半導体チップ１のドレイン電極３ｄ（図４参照）は、端子７３と電気的に接続されている。Ｖ相のローサイドのスイッチング素子ＳＷ２に含まれる半導体チップ１のドレイン電極３ｄ（図４参照）は、端子７２と電気的に接続されている。Ｗ相のローサイドのスイッチング素子ＳＷ２に含まれる半導体チップ１のドレイン電極３ｄ（図４参照）は、端子７１と電気的に接続されている。
Ｕ相のハイサイドのスイッチング素子ＳＷ１に含まれる半導体チップ２のソース電極４ｓは、ボンディングワイヤＷＡを介して、端子７３と電気的に接続されている。Ｖ相のハイサイドのスイッチング素子ＳＷ１に含まれる半導体チップ２のソース電極４ｓは、ボンディングワイヤＷＡを介して、端子７２と電気的に接続されている。Ｗ相のハイサイドのスイッチング素子ＳＷ１に含まれる半導体チップ２のソース電極４ｓは、ボンディングワイヤＷＡを介して、端子７１と電気的に接続されている。
Ｕ相のローサイドのスイッチング素子ＳＷ２に含まれる半導体チップ２のソース電極４ｓは、ボンディングワイヤＷＡを介して、端子７０と電気的に接続されている。Ｖ相のローサイドのスイッチング素子ＳＷ２に含まれる半導体チップ２のソース電極４ｓは、ボンディングワイヤＷＡを介して、端子６９と電気的に接続されている。Ｗ相のローサイドのスイッチング素子ＳＷ２に含まれる半導体チップ２のソース電極４ｓは、ボンディングワイヤＷＡを介して、端子６８と電気的に接続されている。
このように、インバータＩＮＶと、ゲートドライバＤＲＶと、によりインテリジェントパワーモジュールを形成することにより、インバータＩＮＶと、ゲートドライバＤＲＶとを、一体化し、小型化することができる。
＜パワーモジュール＞
次に、本実施の形態１の半導体装置が用いられるパワーモジュールについて説明する。図１０および図１１は、実施の形態１の半導体装置が用いられるパワーモジュールの一例を模式的に示す上面図である。なお、図１０および図１１は、封止樹脂を除去して透視した状態を示している。
本実施の形態１の半導体装置が用いられるパワーモジュールＭＯＤ２は、図７に示したインバータＩＮＶにより、形成される。
図１０に示すように、パワーモジュールＭＯＤ２は、インバータＩＮＶを有する。インバータＩＮＶは、図７に示すインバータＩＮＶと同様に、３つのハイサイドのスイッチング素子ＳＷ１と、３つのローサイドのスイッチング素子ＳＷ２と、を含む。
さらに、パワーモジュールＭＯＤ２は、図１０に示すように、インバータＩＮＶに加え、配線基板８３と、絶縁プレート８４と、を有する。配線基板８３は、６つのゲートパッドとしての端子Ｇと、６つのソースパッドとしての端子Ｓと、端子６８〜７４と、３つの接続パッドとしての端子８３ｃｈと、接続パッドとしての端子８３ｃｌと、を有する。なお、６つの端子Ｓのうち、３つの端子Ｓは、それぞれ端子７０、６９および６８である。
端子７４は、図８に示す端子７４と同様に、インバータＩＮＶの電源電位ＶＤＤが入力される端子Ｐである。また、端子７３は、図８に示す端子７３と同様に、Ｕ相が出力される端子Ｕであり、端子７２は、図８に示す端子７２と同様に、Ｖ相が出力される端子Ｖであり、端子７１は、図８に示す端子７１と同様に、Ｗ相が出力される端子Ｗである。端子７０は、図８に示す端子７０と同様に、Ｕ相が接地電位に接続される端子ＮＵであり、端子６９は、図８に示す端子６９と同様に、Ｖ相が接地電位に接続される端子ＮＶであり、端子６８は、図８に示す端子６８と同様に、Ｗ相が接地電位に接続される端子ＮＷである。
３つのハイサイドのスイッチング素子ＳＷ１の各々に含まれる半導体チップ１（接合ＦＥＴ３）は、端子７４上に搭載され、３つのハイサイドのスイッチング素子ＳＷ１の各々に含まれる半導体チップ２（ＭＯＳＦＥＴ４）は、端子７４上に、それぞれ絶縁プレート８４を介して搭載されている。
Ｕ相のローサイドのスイッチング素子ＳＷ２に含まれる半導体チップ１は、端子７３上に搭載され、Ｕ相のローサイドのスイッチング素子ＳＷ２に含まれる半導体チップ２は、端子７３上に、絶縁プレート８４を介して搭載されている。Ｖ相のローサイドのスイッチング素子ＳＷ２に含まれる半導体チップ１は、端子７２上に搭載され、Ｖ相のローサイドのスイッチング素子ＳＷ２に含まれる半導体チップ２は、端子７２上に、絶縁プレート８４を介して搭載されている。Ｗ相のローサイドのスイッチング素子ＳＷ２に含まれる半導体チップ１は、端子７１上に搭載され、Ｗ相のローサイドのスイッチング素子ＳＷ２に含まれる半導体チップ２は、端子７１上に、絶縁プレート８４を介して搭載されている。
３つのハイサイドのスイッチング素子ＳＷ１の各々において、半導体チップ１（接合ＦＥＴ３）のゲート電極３ｇは、ボンディングワイヤＷＡ、端子８３ｃｈおよび抵抗Ｒ２（チップ７）を介して、端子Ｇと電気的に接続されている。また、３つのハイサイドのスイッチング素子ＳＷ１の各々において、半導体チップ１のゲート電極３ｇは、ボンディングワイヤＷＡ、端子８３ｃｈおよびダイオードＤＩ１（チップ８）を介して、端子Ｓと電気的に接続されている。
３つのローサイドのスイッチング素子ＳＷ２の各々において、半導体チップ１（接合ＦＥＴ３）のゲート電極３ｇは、ボンディングワイヤＷＡ、端子８３ｃｌおよび抵抗Ｒ２（チップ７）を介して、端子Ｇと電気的に接続されている。また、３つのローサイドのスイッチング素子ＳＷ２の各々において、半導体チップ１のゲート電極３ｇは、ボンディングワイヤＷＡ、端子８３ｃｌおよびダイオードＤＩ１（チップ８）を介して、端子Ｓと電気的に接続されている。
６つのスイッチング素子ＳＷの各々において、半導体チップ１のソース電極３ｓは、ボンディングワイヤＷＡおよび絶縁プレート８４を介して、半導体チップ２（ＭＯＳＦＥＴ４）のドレイン電極４ｄ（図６参照）と電気的に接続されている。また、６つのスイッチング素子ＳＷの各々において、半導体チップ２のゲート電極４ｇは、ボンディングワイヤＷＡを介して、端子Ｇと電気的に接続されている。
３つのハイサイドのスイッチング素子ＳＷ１の各々に含まれる半導体チップ１のドレイン電極３ｄ（図４参照）は、端子７４と電気的に接続されている。Ｕ相のローサイドのスイッチング素子ＳＷ２に含まれる半導体チップ１のドレイン電極３ｄ（図４参照）は、端子７３と電気的に接続されている。Ｖ相のローサイドのスイッチング素子ＳＷ２に含まれる半導体チップ１のドレイン電極３ｄ（図４参照）は、端子７２と電気的に接続されている。Ｗ相のローサイドのスイッチング素子ＳＷ２に含まれる半導体チップ１のドレイン電極３ｄ（図４参照）は、端子７１と電気的に接続されている。
３つのハイサイドのスイッチング素子ＳＷ１の各々に含まれる半導体チップ２のソース電極４ｓは、ボンディングワイヤＷＡを介して、端子Ｓと電気的に接続されている。Ｕ相のローサイドのスイッチング素子ＳＷ２に含まれる半導体チップ２のソース電極４ｓは、ボンディングワイヤＷＡを介して、端子７０と電気的に接続されている。Ｖ相のローサイドのスイッチング素子ＳＷ２に含まれる半導体チップ２のソース電極４ｓは、ボンディングワイヤＷＡを介して、端子６９と電気的に接続されている。Ｗ相のローサイドのスイッチング素子ＳＷ２に含まれる半導体チップ２のソース電極４ｓは、ボンディングワイヤＷＡを介して、端子６８と電気的に接続されている。
このように、インバータＩＮＶによりパワーモジュールを形成することにより、インバータＩＮＶを、一体化し、小型化することができる。
なお、図１１に示すように、絶縁プレート８４（図１０参照）に代えて、端子７４とそれぞれ電気的に絶縁され、３つのハイサイドのスイッチング素子ＳＷ１の各々の半導体チップ２がそれぞれ搭載される３つの端子８４ａが設けられてもよい。また、絶縁プレート８４（図１０参照）に代えて、端子７３、７２および７１とそれぞれ電気的に絶縁され、３つのローサイドのスイッチング素子ＳＷ２の各々の半導体チップ２がそれぞれ搭載される３つの端子８４ａが設けられてもよい。
また、図１０および図１１に示すように、配線基板８３上に、サーミスタ８５が設けられてもよい。
＜接合ＦＥＴのオン抵抗＞
次に、実施の形態１の半導体装置における接合ＦＥＴのオン抵抗について、比較例の半導体装置と対比しながら説明する。図１２は、比較例の半導体装置の構成を示す回路図である。図１３は、比較例における接合ＦＥＴが形成された半導体チップの構成を示す要部断面図である。なお、図１３に示す比較例における半導体チップの構成は、図４に示した実施の形態１における半導体チップの構成と同一である。また、図１３は、スイッチング素子がオン状態のときに接合ＦＥＴ３中を電子が流れる様子を矢印Ｅ１０１により示す。
図１２に示すように、比較例の半導体装置も、実施の形態１の半導体装置と同様に、半導体チップ１と、半導体チップ２と、端子Ｇと、端子Ｄと、を有する。半導体チップ１には、ノーマリオン型の接合ＦＥＴ３が形成され、半導体チップ２には、ノーマリオフ型のＭＯＳＦＥＴ４が形成されている。比較例の半導体装置でも、実施の形態１の半導体装置と同様に、接合ＦＥＴ３と、ＭＯＳＦＥＴ４とは、端子Ｄと接地電位との間に、直列に接続されている。すなわち、比較例の半導体装置も、実施の形態１の半導体装置と同様に、端子Ｄと接地電位との間に、カスコード接続された接合ＦＥＴ３とＭＯＳＦＥＴ４とを有する。
一方、比較例１では、実施の形態１と異なり、接合ＦＥＴ３のゲート電極３ｇは、ＭＯＳＦＥＴ４のゲート電極４ｇとは電気的に接続されておらず、ＭＯＳＦＥＴ４のソース電極４ｓと電気的に接続されている。また、図１２に示す例では、接合ＦＥＴ３のゲート電極３ｇは、接地されている。
このような場合、スイッチング素子がオン状態のときに、接合ＦＥＴ３のゲート電極３ｇの電位は、接地電位、すなわち０Ｖである。なお、接合ＦＥＴ３は、ノーマリオン型の接合ＦＥＴであるため、ゲート電極３ｇに印加される電圧が０Ｖのときにオン状態である。また、接合ＦＥＴ３がオン状態のとき、接合ＦＥＴ３では、電荷担体としての電子が、矢印Ｅ１０１に示すように、ｎ＋型ソース層１３から、隣り合うｐ型ゲート層１４の間に位置する部分のｎ−型ドリフト層１２を通って、ドレイン領域としてのｎ＋型半導体基板１１に流れる。
ところが、ゲート電極３ｇに印加される電圧が０Ｖのとき、図１３に示すように、接合ＦＥＴ３では、ｐ型ゲート層１４と隣り合う部分のｎ−型ドリフト層１２には、空乏層ＤＬが形成されやすい。これにより、平面視において、ｐ型ゲート層１４の延在方向（第１方向）と交差、好適には直交する方向（第２方向）において、隣り合うｐ型ゲート層１４の間に位置する部分のｎ−型ドリフト層１２のうち、電子が流れることができる部分の幅、いわゆる実効的なソース幅が狭くなり、接合ＦＥＴ３のオン抵抗が増加する。
上記したオン抵抗を低減するためには、隣り合う２つのｐ型ゲート層１４同士の間隔を広げることが考えられる。しかし、隣り合う２つのｐ型ゲート層１４同士の間隔を広げた場合、接合ＦＥＴ３の耐圧が低下する。したがって、比較例の半導体装置に含まれる接合ＦＥＴ３については、耐圧を向上させ、かつ、オン抵抗を低減することは、困難である。
前述したように、比較例の半導体装置は、実施の形態１の半導体装置と同様に、端子Ｄと接地電位との間に、カスコード接続された接合ＦＥＴ３とＭＯＳＦＥＴ４とを有する。したがって、カスコード接続された接合ＦＥＴ３およびＭＯＳＦＥＴ４のうち、一方の接合ＦＥＴ３のオン抵抗が増加すると、半導体装置全体のオン抵抗が増加する。
比較例でも、実施の形態１と同様に、ＭＯＳＦＥＴ４は、Ｓｉからなる半導体領域を含み、接合ＦＥＴ３は、例えばＳｉよりもバンドギャップの大きな半導体であるＳｉＣからなる半導体領域を含むものとする。このような場合、接合ＦＥＴ３の耐圧は、ＭＯＳＦＥＴ４の耐圧よりも大きい。具体的には、接合ＦＥＴ３の耐圧は、ＭＯＳＦＥＴ４の耐圧の１０倍程度に設定される。したがって、カスコード接続された接合ＦＥＴ３およびＭＯＳＦＥＴ４のうち、ＭＯＳＦＥＴ４が有する耐圧よりも大きな耐圧を有する接合ＦＥＴ３の耐圧が減少すると、半導体装置全体の耐圧が減少する。
このように、比較例の半導体装置については、接合ＦＥＴ３のゲート電極３ｇがＭＯＳＦＥＴ４のソース電極４ｓと接続されているため、耐圧を向上させ、かつ、オン抵抗を低減することは、困難である。
＜本実施の形態の主要な特徴と効果＞
一方、本実施の形態１の半導体装置では、接合ＦＥＴ３のゲート電極３ｇは、ＭＯＳＦＥＴ４のゲート電極４ｇと電気的に接続されている。
これにより、ＭＯＳＦＥＴ４がオン状態のときに、接合ＦＥＴ３のゲート電極３ｇの電位は、接地電位、すなわち０Ｖではなく、接合ＦＥＴ３のゲート電極３ｇには、正の電圧が印加される。このとき、図４に空乏層ＤＬ（図１３参照）が示されていないように、接合ＦＥＴ３では、ｐ型ゲート層１４と隣り合う部分のｎ−型ドリフト層１２には、空乏層ＤＬが形成されにくくなる。
これにより、平面視において、ｐ型ゲート層１４の延在方向（第１方向）と交差、好適には直交する方向（第２方向）において、隣り合うｐ型ゲート層１４の間に位置する部分のｎ−型ドリフト層１２のうち、電子が流れることができる部分の幅、いわゆる実効的なソース幅が広くなり、接合ＦＥＴ３のオン抵抗が減少する。そのため、本実施の形態１では、オン抵抗を低減するためには、隣り合う２つのｐ型ゲート層１４同士の間隔を広げる必要がないので、接合ＦＥＴ３の耐圧が低下しにくい。したがって、本実施の形態１の半導体装置に含まれる接合ＦＥＴ３において、耐圧を向上させ、かつ、オン抵抗を低減することができる。
また、本実施の形態１の半導体装置では、Ｓｉからなる半導体領域を含むＭＯＳＦＥＴ４と、Ｓｉよりもバンドギャップの大きな半導体であるＳｉＣからなる半導体領域を含む接合ＦＥＴ３とがカスコード接続されている。そして、接合ＦＥＴ３は、ＭＯＳＦＥＴ４が有する耐圧よりも大きな耐圧を有する。したがって、本実施の形態１では、接合ＦＥＴ３の耐圧を向上させ、かつ、接合ＦＥＴ３のオン抵抗を低減することにより、半導体装置の耐圧を向上させ、かつ、半導体装置のオン抵抗を低減することができる。
ここで、一定の耐圧を確保するためのソース幅を狭くすることができるということは、逆に考えれば、ソース幅の寸法精度をそれほど高くしなくても一定の耐圧を確保できることを意味する。したがって、製造工程における歩留りを向上させ、半導体装置の製造コストを低減することができる。
また、オン抵抗を低減することにより、接合ＦＥＴ３の電流密度を高めることができる。そのため、所望の電流量を確保するためのチップサイズ（チップ面積）を低減することができ、半導体装置を小型化することができる。また、チップサイズの低減に伴って、１枚のウェハを分割して製造されるチップの個数が増加することにより、半導体装置の製造コストを低減することができる。
さらに、このように半導体装置の製造コストを低減することにより、半導体装置としてカスコード接続された接合ＦＥＴとＭＯＳＦＥＴとを用いる場合に、半導体装置として例えばＩＧＢＴなど他のパワートランジスタを用いた場合に比べて元来有する製造コストの長所を、さらに顕著にすることができる。
なお、好適には、接合ＦＥＴ３のゲート電極３ｇは、電圧制御素子６を介して、ＭＯＳＦＥＴ４のゲート電極４ｇと電気的に接続されている。また、さらに好適には、電圧制御素子６は、例えば抵抗Ｒ２と、ダイオードＤＩ１と、を含み、接合ＦＥＴ３のゲート電極３ｇは、抵抗Ｒ２を介して、ＭＯＳＦＥＴ４のゲート電極４ｇと電気的に接続され、かつ、ダイオードＤＩ１を介して、接地されるか、または、ＭＯＳＦＥＴ４のソース電極４ｓと電気的に接続されている。
これにより、例えば１５Ｖ程度の正の電圧が印加されて、ＭＯＳＦＥＴ４がオン状態にされるときに、接合ＦＥＴ３のゲート電極３ｇには、ダイオードＤＩ１の内蔵電位に等しい一定の電圧が印加される。そのため、接合ＦＥＴ３のオン抵抗を低減することができることに加え、接合ＦＥＴ３のオン抵抗を、安定して制御することができる。
例えばダイオードＤＩ１が、シリコンからなるｐｎ接合を有し、前述したように、接合ＦＥＴ３のゲート電極３ｇに、０．６〜０．７Ｖ程度の電圧が印加される場合、接合ＦＥＴ３のゲート電極３ｇに、０Ｖ程度の電圧が印加される場合に比べ、接合ＦＥＴ３のオン抵抗を、３０％程度低減することができる。
＜半導体装置の第１変形例＞
実施の形態１の半導体装置では、電圧制御素子６は、抵抗Ｒ２と、ダイオードＤＩ１と、を含み、接合ＦＥＴ３のゲート電極３ｇは、ダイオードＤＩ１を介して、接地されるか、または、ＭＯＳＦＥＴ４のソース電極４ｓと電気的に接続されていた。一方、電圧制御素子６が、抵抗Ｒ２を含むが、ダイオードＤＩ１を含まないものであってもよい。このような例を、実施の形態１の第１変形例の半導体装置として説明する。なお、以下では、主として、実施の形態１の半導体装置と異なる点について説明する。
図１４は、実施の形態１の第１変形例の半導体装置の構成を示す回路図である。
図１４に示すように、電圧制御素子６すなわち電圧印加部６ａは、例えば抵抗Ｒ２を含むが、ダイオードＤＩ１（図１参照）を含まない。接合ＦＥＴ３のゲート電極３ｇは、抵抗Ｒ２を介して、端子Ｇと電気的に接続されている。すなわち、接合ＦＥＴ３のゲート電極３ｇは、抵抗Ｒ２を介して、ＭＯＳＦＥＴ４のゲート電極４ｇと電気的に接続されている。
このような場合、端子Ｇ、すなわちＭＯＳＦＥＴ４のゲート電極４ｇに、例えば１５Ｖ程度の正の電圧が印加されて、ＭＯＳＦＥＴ４がオン状態にされるときに、接合ＦＥＴ３のゲート電極３ｇには、ＭＯＳＦＥＴ４のゲート電極４ｇに印加される電圧と略等しい電圧、すなわち正の電圧が印加される。このときも、図４に示したように、接合ＦＥＴ３では、ｐ型ゲート層１４と隣り合う部分のｎ−型ドリフト層１２には、空乏層ＤＬ（図１３参照）が形成されない。そのため、本第１変形例でも、実施の形態１と同様に、オン抵抗を低減するために、隣り合う２つのｐ型ゲート層１４同士の間隔を広げる必要がなく、接合ＦＥＴ３の耐圧が低下しない。したがって、本第１変形例の半導体装置においても、実施の形態１の半導体装置と同様に、耐圧を向上させ、かつ、オン抵抗を低減することができる。
また、本第１変形例では、電圧制御素子６は、抵抗Ｒ２を含むが、ダイオードＤＩ１（図１参照）を含まないため、実施の形態１に比べ、電圧制御素子６の構成を単純にすることができる。
なお、本第１変形例では、実施の形態１に比べ、接合ＦＥＴ３のゲート電極３ｇに印加される電圧が高くなるので、ｐ型ゲート層１４とｎ−型ドリフト層１２とにより形成されるｐｎダイオードに順方向に電圧が印加されて、当該ｐｎダイオードがオン状態にされるおそれがある。そのため、ｐｎダイオードがオン状態にされるおそれがなく、例えばＳｉＣ中の積層欠陥による通電劣化のおそれがないという点で、本第１変形例の半導体装置に比べ、実施の形態１の半導体装置の方が、好ましい。
＜実施の形態１の半導体装置の第２変形例＞
実施の形態１の半導体装置では、接合ＦＥＴ３のゲート電極３ｇは、ＭＯＳＦＥＴ４のゲート電極４ｇと電気的に接続されていた。一方、接合ＦＥＴ３のゲート電極３ｇには、ＭＯＳＦＥＴ４がオン状態のときに、接合ＦＥＴ３をオフ状態にするために接合ＦＥＴ３のゲート電極３ｇに印加される電圧の極性と反対の極性の電圧が印加されればよい。このような例を、実施の形態１の第２変形例の半導体装置として説明する。なお、以下では、主として、実施の形態１の半導体装置と異なる点について説明する。
図１５は、実施の形態１の第２変形例の半導体装置の構成を示す回路図である。
図１５に示すように、電圧制御素子６は、端子Ｇ、すなわちＭＯＳＦＥＴ４のゲート電極４ｇと電気的に接続されていなくてもよく、例えば端子Ｇとは直接電気的に接続されていない端子と接続されていてもよい。
また、本第１変形例では、電圧制御素子６は、接合ＦＥＴ３のゲート電極３ｇに電圧を印加する電圧印加部６ａである。電圧印加部６ａは、接合ＦＥＴ３をオフ状態にするために接合ＦＥＴ３のゲート電極３ｇに印加される電圧の極性と反対の極性の電圧を、ＭＯＳＦＥＴ４がオン状態のときに、接合ＦＥＴ３のゲート電極３ｇに印加する。言い換えれば、電圧印加部６ａは、接合ＦＥＴ３をオフ状態にする際に接合ＦＥＴ３のゲート電極３ｇに印加される電圧の極性と反対の極性の電圧を、ＭＯＳＦＥＴ４がオン状態のときに接合ＦＥＴ３のゲート電極３ｇに印加する。なお、実施の形態１の半導体装置のように、接合ＦＥＴ３がｎチャネル型である場合には、接合ＦＥＴ３をオフ状態にする際に接合ＦＥＴ３のゲート電極３ｇに印加される電圧の極性は、負である。
このような電圧印加部６ａとしての電圧制御素子６の一例としては、ＭＯＳＦＥＴ４がオン状態のときに、例えば端子Ｇに印加される電圧に同期して、ＭＯＳＦＥＴ４のゲート電極３ｇに印加される電圧の極性と同極性の電圧を、接合ＦＥＴ３のゲート電極３ｇに印加する電圧印加回路が挙げられる。その他、各種の電圧印加回路または電圧制御素子を用いることができる。
本第２変形例でも、実施の形態１と同様に、接合ＦＥＴ３がオン状態のときに、ｐ型ゲート層１４と隣り合う部分のｎ−型ドリフト層１２に空乏層ＤＬ（図１３参照）が形成されない。そのため、接合ＦＥＴ３のオン抵抗を低減するために、隣り合う２つのｐ型ゲート層１４同士の間隔を広げる必要がなく、接合ＦＥＴ３の耐圧が低下しない。したがって、本第２変形例の半導体装置についても、実施の形態１の半導体装置と同様に、耐圧を向上させ、かつ、オン抵抗を低減することができる。
（実施の形態２）
実施の形態１の半導体装置では、電圧制御素子６はダイオードを１個含み、接合ＦＥＴ３のゲート電極３ｇは、ダイオードを介して、接地されるか、または、ＭＯＳＦＥＴ４のソース電極４ｓと電気的に接続されていた。一方、電圧制御素子６がダイオードを２個含むものであってもよい。このような例を、実施の形態２の半導体装置として説明する。なお、以下では、主として、実施の形態１の半導体装置と異なる点について説明する。
図１６は、実施の形態２の半導体装置の構成を示す回路図である。
図１６に示すように、電圧制御素子６は、例えば抵抗Ｒ２と、ダイオードＤＩ１およびＤＩ２と、を含む。接合ＦＥＴ３のゲート電極３ｇは、抵抗Ｒ２を介して、端子Ｇと電気的に接続されている。すなわち、接合ＦＥＴ３のゲート電極３ｇは、抵抗Ｒ２を介して、ＭＯＳＦＥＴ４のゲート電極４ｇと電気的に接続されている。
ダイオードＤＩ１のアノード８ａは、ダイオードＤＩ２を介して、抵抗Ｒ２のゲート電極３ｇ側と電気的に接続され、ダイオードＤＩ２のアノード８ｓａは、抵抗Ｒ２のゲート電極３ｇ側と電気的に接続されている。ダイオードＤＩ２のカソード８ｓｃは、ダイオードＤＩ１のアノード８ａと電気的に接続され、ダイオードＤＩ１のカソード８ｃは、接地されている。すなわち、複数のダイオードＤＩ１およびＤＩ２からなる複数のダイオードが、抵抗Ｒ２のゲート電極３ｇ側と、接地電位との間に直列に接続されている。ダイオードＤＩ２は、ダイオードＤＩ１と同様に、例えばｐ型のシリコンとｎ型のシリコンとからなるｐｎ接合を有する。
なお、ダイオードＤＩ１のカソード８ｃは、前述した図１および図２を用いて説明したように、接地されていなくてもよく、ＭＯＳＦＥＴ４のソース電極４ｓと電気的に接続されていてもよい。
本実施の形態２では、例えば１５Ｖ程度の正の電圧が印加されて、ＭＯＳＦＥＴ４がオン状態にされるときに、接合ＦＥＴ３のゲート電極３ｇには、ダイオードＤＩ１の内蔵電位の２倍に等しい一定の電圧が印加される。すなわち、接合ＦＥＴ３のゲート電極３ｇには、１．２〜１．４Ｖ程度の一定の電圧が印加される。そのため、本実施の形態２では、接合ＦＥＴ３のオン抵抗を、実施の形態１における接合ＦＥＴ３のオン抵抗よりも小さいオン抵抗として、安定して制御することができる。
すなわち、本実施の形態２では、実施の形態１に比べて、接合ＦＥＴ３がオン状態のときに、ｐ型ゲート層１４と隣り合う部分のｎ−型ドリフト層１２に、さらに空乏層ＤＬ（図１３参照）が形成されにくくなる。そのため、接合ＦＥＴ３のオン抵抗を低減するために、隣り合う２つのｐ型ゲート層１４同士の間隔を広げる必要がさらにないので、接合ＦＥＴ３の耐圧がさらに低下しにくい。したがって、本実施の形態２の半導体装置については、実施の形態１の半導体装置に比べ、耐圧をさらに向上させ、かつ、オン抵抗をさらに低減することができる。
なお、本実施の形態２でも、実施の形態１と同様に、ＭＯＳＦＥＴ４がオフ状態のときは、例えばＭＯＳＦＥＴ４のゲート電極４ｇに０Ｖの電圧が印加されることにより、接合ＦＥＴ３のゲート電極３ｇにも０Ｖの電圧が印加される。
また、電圧制御素子６に含まれるダイオードの個数は、２個に限定されない。すなわち、抵抗Ｒ２のゲート電極３ｇ側と、接地電位との間に直列に接続されているダイオードの個数は、３個以上であってもよい。抵抗Ｒ２のゲート電極３ｇ側と、接地電位との間に直列に接続されているダイオードの個数を調整することにより、ＭＯＳＦＥＴ４がオン状態にされるときに、接合ＦＥＴ３のゲート電極３ｇに印加される電圧が、内蔵電位の複数倍になるように、自在に調整することができる。
（実施の形態３）
実施の形態１の半導体装置では、半導体装置は、チップ７と、チップ８と、を有し、チップ７は、抵抗Ｒ２を含み、チップ８は、ダイオードＤＩ１を含んでいた。一方、ＭＯＳＦＥＴ４を含む半導体チップ２が、抵抗Ｒ２およびダイオードＤＩ１を含んでもよい。すなわち、ＭＯＳＦＥＴ４、抵抗Ｒ２およびダイオードＤＩ１が、同一の半導体チップ２内に形成されていてもよい。このような例を、実施の形態３の半導体装置として説明する。なお、以下では、主として、実施の形態１の半導体装置と異なる点について説明する。
＜半導体装置の回路構成＞
図１７は、実施の形態３の半導体装置の構成を示す回路図である。
図１７に示すように、本実施の形態３の半導体装置は、ＭＯＳＦＥＴ４、抵抗Ｒ２およびダイオードＤＩ１が、同一の半導体チップ２内に形成されている点を除き、実施の形態１の半導体装置と同様にすることができる。そのため、本実施の形態３でも、実施の形態１と同様に、電圧制御素子６は、例えば抵抗Ｒ２と、ダイオードＤＩ１と、を含む。接合ＦＥＴ３のゲート電極３ｇは、抵抗Ｒ２を介して、端子Ｇと電気的に接続されている。すなわち、接合ＦＥＴ３のゲート電極３ｇは、抵抗Ｒ２を介して、ＭＯＳＦＥＴ４のゲート電極４ｇと電気的に接続されている。
一方、本実施の形態３の半導体装置は、実施の形態１の半導体装置と異なり、チップ７（図１参照）と、チップ８（図１参照）と、を有さない。そして、半導体チップ２には、ＭＯＳＦＥＴ４、抵抗Ｒ２およびダイオードＤＩ１が、形成されている。これにより、後述する図１８〜図２２を用いて説明するように、インテリジェントパワーモジュールまたはパワーモジュールを組み立てる際の搭載部品数を減らすことができ、製造コストを低減することができる。また、インテリジェントパワーモジュールまたはパワーモジュールの配線基板内の端子の配置などの設計が容易になる。
＜ＭＯＳＦＥＴが形成された半導体チップの構成＞
次に、ＭＯＳＦＥＴ４が形成された半導体チップ２の構成について説明する。図１８は、実施の形態３におけるＭＯＳＦＥＴが形成された半導体チップの構成を示す平面図である。図１９は、実施の形態３におけるＭＯＳＦＥＴが形成された半導体チップの構成を示す要部断面図である。図１８では、理解を簡単にするために、表面保護膜３９（図１９参照）を除去して透視した状態を示している。図１９は、図１８のＣ−Ｃ線に沿った断面図である。以下では、ＭＯＳＦＥＴ４として、シリコン（Ｓｉ）基板に形成された縦型ＭＯＳＦＥＴを例示して説明し、主として、実施の形態１で図５および図６を用いて説明した半導体チップ２と異なる点について説明する。
本実施の形態３の半導体チップ２のセル形成領域ＡＲ４１における構造は、図５および図６を用いて説明した実施の形態１の半導体チップ２のセル形成領域ＡＲ４１における構造と同様であり、説明を省略する。
一方、本実施の形態３では、ｎ＋型半導体基板３１は、主面３１ａ側のセル形成領域ＡＲ４１と、主面３１ａ側の周辺領域ＡＲ４２と、に加え、主面３１ａ側のダイオード形成領域ＡＲ４３と、主面３１ａ側の抵抗形成領域ＡＲ４４と、を有する。ダイオード形成領域ＡＲ４３は、ダイオードＤＩ１が形成される領域であり、抵抗形成領域ＡＲ４４は、抵抗Ｒ２が形成される領域である。ダイオード形成領域ＡＲ４３および抵抗形成領域ＡＲ４４は、セル形成領域ＡＲ４１よりもｎ＋型半導体基板３１の周辺側に配置され、例えば周辺領域ＡＲ４２に囲まれるように配置されている。
ダイオード形成領域ＡＲ４３および抵抗形成領域ＡＲ４４では、周辺領域ＡＲ４２と同様に、ｎ＋型半導体基板３１の主面３１ａ上には、ｎ＋型半導体基板３１よりも低不純物濃度のｎ−型ドリフト層３２が形成されている。ｎ−型ドリフト層３２上には、絶縁膜３６が形成されている。
ダイオード形成領域ＡＲ４３では、絶縁膜３６上に、例えばｐ型の不純物がイオン注入により導入された多結晶シリコン膜からなるｐ型の半導体領域３７ｐと、例えばｎ型の不純物がイオン注入により導入された多結晶シリコン膜からなるｎ型の半導体領域３７ｎとが、互いに隣接して形成されている。ｐ型の半導体領域３７ｐと、ｎ型の半導体領域３７ｎとにより、ダイオードＤＩ１が形成される。また、抵抗形成領域ＡＲ４４では、絶縁膜３６上に、例えば不純物がイオン注入により導入された多結晶シリコン膜からなる抵抗膜３７ｒが形成されている。抵抗膜３７ｒにより、抵抗Ｒ２が形成される。すなわち、半導体チップ２は、ｎ＋型半導体基板３１に形成された抵抗Ｒ２と、ｎ＋型半導体基板３１に形成されたダイオードＤＩ１と、を含む。
ダイオード形成領域ＡＲ４３では、層間絶縁膜３８は、ｎ−型ドリフト層３２上に、絶縁膜３６、ｐ型の半導体領域３７ｐおよびｎ型の半導体領域３７ｎを覆うように形成されている。抵抗形成領域ＡＲ４４では、層間絶縁膜３８は、ｎ−型ドリフト層３２上に、絶縁膜３６および抵抗膜３７ｒを覆うように形成されている。
ダイオード形成領域ＡＲ４３では、層間絶縁膜３８に、層間絶縁膜３８を貫通してｐ型の半導体領域３７ｐに達するコンタクトホール３８ｐ、および、層間絶縁膜３８を貫通してｎ型の半導体領域３７ｎに達するコンタクトホール３８ｎが形成されている。抵抗形成領域ＡＲ４４では、層間絶縁膜３８を貫通して抵抗膜３７ｒに達するコンタクトホール３８ｒ１および３８ｒ２が形成されている。
セル形成領域ＡＲ４１、周辺領域ＡＲ４２およびダイオード形成領域ＡＲ４３では、コンタクトホール３８ｓおよび３８ｎの内部、ならびに、層間絶縁膜３８上に、ソース電極４ｓが形成されている。また、ソース電極４ｓは、コンタクトホール３８ｎを介して、ｎ型の半導体領域３７ｎと電気的に接続されている。
ダイオード形成領域ＡＲ４３および抵抗形成領域ＡＲ４４では、コンタクトホール３８ｐおよび３８ｒ２の内部、および、層間絶縁膜３８上に、ゲートバイアス電極４ｇｂが形成されている。また、抵抗膜３７ｒは、コンタクトホール３８ｒ２、ゲートバイアス電極４ｇｂおよびコンタクトホール３８ｐを介して、ｐ型の半導体領域３７ｐと電気的に接続されている。ゲートバイアス電極４ｇｂは、ソース電極３ｓと同層の金属膜からなり、例えばアルミニウムを主成分とする金属膜からなる。
周辺領域ＡＲ４２および抵抗形成領域ＡＲ４４では、コンタクトホール３８ｇおよび３８ｒ１の内部、ならびに、層間絶縁膜３８上に、ガードリング配線４ｗが形成されている。また、ガードリング配線４ｗは、コンタクトホール３８ｒ１を介して、抵抗膜３７ｒと電気的に接続されている。
セル形成領域ＡＲ４１、周辺領域ＡＲ４２、ダイオード形成領域ＡＲ４３および抵抗形成領域ＡＲ４４では、層間絶縁膜３８上に、ソース電極４ｓ、ゲートバイアス電極４ｇｂおよびガードリング配線４ｗを覆うように、表面保護膜３９が形成されている。ダイオード形成領域ＡＲ４３および抵抗形成領域ＡＲ４４では、表面保護膜３９に、表面保護膜３９を貫通してゲートバイアス電極４ｇｂに達する開口部３９ｇｂが形成されており、開口部３９ｇｂの底部に露出したゲートバイアス電極４ｇｂにより、ゲートバイアスパッドが形成されている。
このような構成を有することにより、ＭＯＳＦＥＴ４、抵抗Ｒ２およびダイオードＤＩ１を、同一の半導体チップ２内に形成することができる。
＜インテリジェントパワーモジュール＞
次に、本実施の形態３の半導体装置が用いられるインテリジェントパワーモジュールについて説明する。図２０は、実施の形態３の半導体装置が用いられるインテリジェントパワーモジュールの一例を模式的に示す上面図である。なお、図２０は、封止樹脂を除去して透視した状態を示している。また、以下では、主として、実施の形態１で図９を用いて説明したインテリジェントパワーモジュールと異なる点について説明する。
本実施の形態３では、図１９を用いて説明したように、抵抗Ｒ２およびダイオードＤＩ１が、半導体チップ２の内部に形成されている。そのため、図２０に示すように、実施の形態３におけるインテリジェントパワーモジュールＭＯＤ１では、図９を用いて説明した実施の形態１におけるインテリジェントパワーモジュールＭＯＤ１と異なり、抵抗Ｒ２を含むチップ７（図９参照）、および、ダイオードＤＩ１を含むチップ８（図９参照）は、配線基板８１上に搭載されていない。
このとき、６つのスイッチング素子ＳＷの各々において、半導体チップ１（接合ＦＥＴ３）のゲート電極３ｇは、配線基板８１に形成されたパッド３ｇｐとは接続されておらず、ボンディングワイヤＷＡを介して、半導体チップ２（ＭＯＳＦＥＴ４）のゲートバイアス電極４ｇｂと電気的に接続されている。
このような構成により、インテリジェントパワーモジュールを組み立てる際の搭載部品数を減らすことができ、製造コストを低減することができる。また、インテリジェントパワーモジュールの配線基板内の端子の配置などの設計が容易になる。
なお、図２０では、各スイッチング素子ＳＷにおける抵抗Ｒ１を含むチップ９（図９参照）についても、例えば半導体チップ２内に形成することなどの理由により、配線基板８１上に搭載されていない例を示している。
＜パワーモジュール＞
次に、本実施の形態３の半導体装置が用いられるパワーモジュールについて説明する。図２１および図２２は、実施の形態３の半導体装置が用いられるパワーモジュールの一例を模式的に示す上面図である。なお、図２１および図２２は、封止樹脂を除去して透視した状態を示している。また、以下では、主として、実施の形態１で図１０および図１１を用いて説明したパワーモジュールと異なる点について説明する。
本実施の形態３では、図１９を用いて説明したように、抵抗Ｒ２およびダイオードＤＩ１が、半導体チップ２の内部に形成されている。そのため、図２１に示すように、実施の形態３におけるパワーモジュールＭＯＤ２では、図１０を用いて説明した実施の形態１におけるパワーモジュールＭＯＤ２と異なり、抵抗Ｒ２を含むチップ７（図１０参照）、および、ダイオードＤＩ１を含むチップ８（図１０参照）は、配線基板８３上に搭載されていない。
このとき、３つのハイサイドのスイッチング素子ＳＷ１の各々において、半導体チップ１（接合ＦＥＴ３）のゲート電極３ｇは、端子８３ｃｈとは接続されておらず、ボンディングワイヤＷＡおよび絶縁プレート８４ｂを介して、半導体チップ２（ＭＯＳＦＥＴ４）のゲートバイアス電極４ｇｂと電気的に接続されている。
また、３つのローサイドのスイッチング素子ＳＷ２の各々において、半導体チップ１のゲート電極３ｇは、端子８３ｃｌとは接続されておらず、ボンディングワイヤＷＡおよび絶縁プレート８４ｂを介して、半導体チップ２のゲートバイアス電極４ｇｂと電気的に接続されている。
このような構成により、パワーモジュールを組み立てる際の搭載部品数を減らすことができ、製造コストを低減することができる。また、パワーモジュールの配線基板内の端子の配置などの設計が容易になる。
なお、図２２に示すように、絶縁プレート８４および８４ｂ（図２１参照）に代えて、端子７４とそれぞれ電気的に絶縁され、３つのハイサイドのスイッチング素子ＳＷ１の各々の半導体チップ２がそれぞれ搭載される３つの端子８４ａが設けられてもよい。また、絶縁プレート８４および８４ｂ（図２１参照）に代えて、端子７３、７２および７１とそれぞれ電気的に絶縁され、３つのローサイドのスイッチング素子ＳＷ２の各々の半導体チップ２がそれぞれ搭載される３つの端子８４ａが設けられてもよい。
＜本実施の形態の主要な特徴と効果＞
本実施の形態３の半導体装置は、実施の形態１の半導体装置と同様の特徴を備えているため、実施の形態１の半導体装置が有する効果と同様の効果を有する。
それに加えて、本実施の形態３の半導体装置では、実施の形態１の半導体装置と異なり、ＭＯＳＦＥＴ４、抵抗Ｒ２およびダイオードＤＩ１が、同一の半導体チップ内に形成されている。これにより、インテリジェントパワーモジュールまたはパワーモジュールを組み立てる際の搭載部品数を減らすことができ、製造コストを低減することができる。また、インテリジェントパワーモジュールまたはパワーモジュールの配線基板内の端子の配置などの設計が容易になる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１、２ 半導体チップ
３ 接合ＦＥＴ
３ｄ、４ｄ ドレイン電極
３ｇ、４ｇ ゲート電極
３ｇｐ、４ｇｐ パッド
３ｓ、４ｓ ソース電極
４ ＭＯＳＦＥＴ
４ｇｂ ゲートバイアス電極
４ｔｇ トレンチゲート電極
４ｗ ガードリング配線
５ ダイオード
５ａ、８ａ、８ｓａ アノード
５ｃ、８ｃ、８ｓｃ カソード
６ 電圧制御素子
６ａ 電圧印加部
７、８、９ チップ
１１、３１ ｎ＋型半導体基板
１１ａ、３１ａ 主面
１１ｂ、３１ｂ 裏面
１２、３２ ｎ−型ドリフト層
１３、３３ ｎ＋型ソース層
１４ ｐ型ゲート層
１５、３５ 溝部
１６ サイドウォールスペーサ
１７ｇ ゲートコンタクト層
１７ｓ ソースコンタクト層
１８、３８ 層間絶縁膜
１８ｇ、１８ｓ コンタクトホール
１９、３９ 表面保護膜
１９ｇ、１９ｓ、３９ｇ、３９ｇｂ、３９ｓ 開口部
２０ ｐ−型ターミネーション層
２１ ガードリング配線
３４ ｐ型ボディ層
３６ 絶縁膜
３７ 導電膜
３７ｇ ガードリング層
３７ｎ、３７ｐ 半導体領域
３７ｒ 抵抗膜
３８ｇ、３８ｎ、３８ｐ、３８ｒ１、３８ｒ２、３８ｓ コンタクトホール
４１ インダクタ
４２ ＦＲＤ
４３ ＩＧＢＴ
４４ ＰＦＣ−ＩＣ
５１〜７５ 端子
５２ｐ〜６７ｐ パッド
８１、８３ 配線基板
８２、８４、８４ｂ 絶縁プレート
８３ｃｈ、８３ｃｌ、８４ａ 端子
８５ サーミスタ
ＡＲ３１、ＡＲ４１ セル形成領域
ＡＲ３２、ＡＲ４２ 周辺領域
ＡＲ４３ ダイオード形成領域
ＡＲ４４ 抵抗形成領域
ＣＤ 容量素子
ＣＮＶ コンバータ
ＣＴＣ 制御回路
Ｄ 端子
ＤＢ１ ドライバブロック
ＤＩ１、ＤＩ２ ダイオード
ＤＬ 空乏層
ＤＲＶ ゲートドライバ
Ｅ１ 矢印
ＦＯ、Ｇ 端子
ＧＮＤ 接地電位
ＩＮＶ インバータ
ＭＯＤ１ インテリジェントパワーモジュール
ＭＯＤ２ パワーモジュール
ＭＯＴ モータ
Ｎ、ＮＣ、ＮＵ、ＮＶ、ＮＷ、ＯＴ、Ｐ、Ｓ 端子
ＰＣ ＰＦＣ回路
ＰＨ１ Ｕ相
ＰＨ２ Ｖ相
ＰＨ３ Ｗ相
ＰＳ 電源
Ｒ１、Ｒ２ 抵抗
ＳＷ、ＳＷ１、ＳＷ２ スイッチング素子
Ｕ、ＵＮ、ＵＰ、Ｖ、ＶＤＤ１、ＶＮ、ＶＰ、ＶＳＳ 端子
ＶＤＤ 電源電位
Ｗ、ＷＮ、ＷＰ 端子
ＷＡ ボンディングワイヤ

Claims (7)

  1. 第１ゲート電極、第１ソース電極および第１ドレイン電極を有するノーマリオン型の接合ＦＥＴと、
    第２ゲート電極、第２ソース電極および第２ドレイン電極を有するノーマリオフ型のＭＯＳＦＥＴと、
    前記第１ゲート電極に印加される電圧を制御し、且つ、抵抗を含む電圧制御素子と、
    を有し、
    前記接合ＦＥＴは、前記第１ソース電極が前記第２ドレイン電極と電気的に接続されることにより、前記ＭＯＳＦＥＴと直列に接続され、
    前記第１ゲート電極は、前記電圧制御素子の前記抵抗を介して、前記第２ゲート電極と電気的に接続され、
    前記電圧制御素子は、第１ダイオードを含み、
    前記第１ダイオードの第１アノードは、前記抵抗の前記第１ゲート電極側と電気的に接続され、
    前記第１ダイオードの第１カソードは、前記ＭＯＳＦＥＴの前記第２ソース電極と電気的に接続されている、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記電圧制御素子は、第２ダイオードを含み、
    前記第１アノードは、前記第２ダイオードを介して、前記抵抗の前記第１ゲート電極側と電気的に接続され、
    前記第２ダイオードの第２アノードは、前記抵抗の前記第１ゲート電極側と電気的に接続され、
    前記第２ダイオードの第２カソードは、前記第１アノードと電気的に接続されている、半導体装置。
  3. 請求項１記載の半導体装置において、
    第１半導体チップを有し、
    前記第１半導体チップは、
    第１半導体基板と、
    前記第１半導体基板に形成された前記ＭＯＳＦＥＴと、
    前記第１半導体基板に形成された前記抵抗と、
    前記第１半導体基板に形成された前記第１ダイオードと、
    を含む、半導体装置。
  4. 請求項１記載の半導体装置において、
    複数のスイッチング素子を備え、
    前記複数のスイッチング素子の各々は、前記接合ＦＥＴと、前記ＭＯＳＦＥＴと、を有し、
    前記複数のスイッチング素子によりインバータが形成され、
    前記インバータによりモータが駆動される、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記接合ＦＥＴは、シリコンカーバイドからなる第１半導体領域を含み、
    前記ＭＯＳＦＥＴは、シリコンからなる第２半導体領域を含む、半導体装置。
  6. 請求項１記載の半導体装置において、
    前記接合ＦＥＴは、
    ｎ型の第２半導体基板と、
    前記第２半導体基板に形成されたｎ型のドリフト層と、
    前記ドリフト層の上層部に形成されたｎ型のソース層と、
    平面視において、前記ソース層と隣り合う部分の前記ドリフト層に形成された溝部と、
    前記溝部の底部に露出した部分の前記ドリフト層に形成されたｐ型のゲート層と、
    を含み、
    前記ＭＯＳＦＥＴは、ｎチャネル型である、半導体装置。
  7. 第１ゲート電極、第１ソース電極および第１ドレイン電極を有するノーマリオン型の接合ＦＥＴと、
    第２ゲート電極、第２ソース電極および第２ドレイン電極を有するノーマリオフ型のＭＯＳＦＥＴと、
    前記第１ゲート電極に電圧を印加する電圧印加部と、
    を有し、
    前記接合ＦＥＴは、前記第１ソース電極が前記第２ドレイン電極と電気的に接続されることにより、前記ＭＯＳＦＥＴと直列に接続され、
    前記電圧印加部は、前記接合ＦＥＴをオフ状態にする際に前記第１ゲート電極に印加される第１電圧の極性と反対の極性の第２電圧を、前記ＭＯＳＦＥＴがオン状態のときに前記第１ゲート電極に印加し、
    前記第１ゲート電極は、前記電圧印加部を介して前記第２ゲート電極と電気的に接続され、
    前記電圧印加部は、抵抗を含み、
    前記第１ゲート電極は、前記抵抗を介して、前記第２ゲート電極と電気的に接続され、
    前記電圧印加部は、第１ダイオードを含み、
    前記第１ダイオードの第１アノードは、前記抵抗の前記第１ゲート電極側と電気的に接続され、
    前記第１ダイオードの第１カソードは、前記ＭＯＳＦＥＴの前記第２ソース電極と電気的に接続されている、半導体装置。
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