CN1641879A - 非易失性半导体存储器件 - Google Patents

Abstract

非易失性存储元件(10)通过依次层叠下部电极(7)、可变电阻体(8)和上部电极(9)构成，可变电阻体(8)在结晶和无定形混合存在的状态下成膜，形成非易失性存储元件(10)。更为理想的是，可变电阻体(8)是在350℃～500℃的范围内的成膜温度下成膜的可用通式Pr_1－xCa_xMnO₃表示的镨·钙·锰氧化物。或者，可变电阻体(8)通过在形成无定形状态或者结晶和无定形混合存在的状态的成膜温度下成膜后，在比上述成膜温度高的温度下并且在可变电阻体(8)能够维持结晶和无定形混合存在的状态的温度范围内进行退火处理而形成。

Description

非易失性半导体存储器件

技术领域

本发明涉及非易失性半导体存储器件，更详细也说，涉及包括具有由钙钛矿型金属氧化膜构成的可变电阻体的可变电阻元件的非易失性半导体存储器件。

背景技术

近年来，作为取代闪速存储器、可高速工作的下一代非易失性随机存取存储器(NVRAM)，提出了FeRAM(铁电RAM)、MRAM(磁RAM)、OUM(双向统一存储器)等各种器件结构，从优良性能、高可靠性、低成本和工艺的匹配性的观点看，正在进行激烈的开发竞争。但是，现有的这些存储器件各有所长，也各有所短，距实现兼具SRAM、DRAM、闪速存储器各自的优点的“万能存储器”的理想尚远。

例如，已实用化的FeRAM利用了氧化物铁电体的自发极化反转现象，具有低功耗、高速工作的特征，但有成本高、破坏性读出这样的缺点。利用了在MRAM中所使用的巨磁阻效应(GMR)的铁磁性隧道效应元件具有以由Fe、Co、Ni等构成的2个铁磁性体层夹持Al₂O₃等极薄的绝缘层(隧道势垒层)的结构，借助于改变铁磁性体层的磁化(自旋)方向来控制流经绝缘层的隧道电流的大小，显现存储效应，但这里存在写入时磁化反转时的高功耗和微细化困难的大问题。另外，基于硫属化物材料的热相变的OUM虽具有低成本、工艺匹配性好的优点，但由于是热工作，在微细化、高速工作方面存在问题。

除这些现有技术外，美国休斯顿大学的Shangquing Liu、AlexIgnatiev等人公开了利用作为庞磁阻(CMR)效应材料中的新现象的电场脉冲感应电阻(EPIR)效应的电阻性随机存取存储器(RRAM)器件(参照美国专利第6204139号)。以具有钙钛矿型结构的Mn系氧化物材料为代表的CMR材料中的EPIR效应在室温下呈现出跨越数量级的电阻变化，具有划时代的意义。利用了这一现象的RRAM具有低功耗、适合于微细化的简单结构、易得到高集成度、电阻变化的动态范围宽的特征，还具有也可以进行在单个存储元件中存储3值或其以上的信息这样的多值存储的优越的特征。存储元件的基本结构极为简单，是沿衬底的垂直方向依次层叠下部电极薄膜、CMR薄膜、上部电极薄膜的结构。其工作通过如下方式进行：借助于控制在上部电极与下部电极间施加的电脉冲的极性、电压、脉冲宽度(数十ns至数μs的宽阔范围)使被这些上部电极与下部电极夹持的CMR薄膜的电阻变化。随该脉冲施加而变化的电阻值在脉冲施加后被长期保持，例如通过设低电阻状态为“0”，高电阻状态为“1”，可以得到非易失性存储元件的功能。

作为EPIR元件的CMR材料，具有以3d过渡金属元素为中心的氧八面体的网络作为基质的钙钛矿型结构的Pr_1-xCa_xMnO₃(PCMO)、La_1-xCa_xMnO₃、La_1-xSr_xMnO₃、Gd_0.7Ca_0.3BaCo₂O₅₊₅等被用作典型的例子，并报道了具有x＝0.3附近的组份的PCMO膜有最宽的电阻值变化幅度。作为电极材料虽然可以使用Pt、Ir、Ru、Ph、Ag、Au、Al、Ta等金属系，或导电性比CMR材料高的Yba₂Cu₃O_7-x、RuO₂、IrO₂、SrRuO₃、TaSiN、TiN、TiSiN、MoN等氧化物、氮化物系化合物，但适合于批量生产、与CMR层形成良好的界面状态、在电连接方面不存在问题的包括Pt(晶格常数a＝0.3923nm)、Ir(a＝0.3839nm)、Rh(a＝0.3803nm)、Pd(a＝0.389nm)等铂族以及Au(a＝0.4079nm)的贵金属系是合适的。

本申请的发明人对利用了上述钙钛矿型金属氧化膜的脉冲电场感应电阻变化的非易失性存储元件反复进行锐意研究的结果是，判明了用钙钛矿型金属氧化膜时，存在不作为进行开关工作的元件的元件，而进行开关工作的元件的初始电阻值被限定于特定的范围。图1示出了该初始电阻值的范围。

用于得到图1的初始电阻值范围的元件通过依次层叠Pt下部电极、PCMO膜(50μm×50μm，膜厚100nm)和Pt上部电极而形成。电阻值的测定是通过测量对上部电极施加0.8V电压时的电流值并加以计算来进行。对上部电极施加的电压脉冲的脉冲宽度为100ns，脉冲高度为2V。

判定进行开关工作的可变电阻元件是否良好通过如下方法进行：在交替施加了+2V、-2V、+2V、-2V、...的正负两种极性的脉冲时，若电阻值变化比在3倍以上，并且连续发生4次以上，电阻值依次按低电阻、高电阻、低电阻、高电阻、...变化，就确认电阻变化的可重复性。另外，关于电阻值变化比，对作为近年来开发取得进展的非易失性存储元件之一种的MRAM，为1.3倍至1.5倍，上述PCMO膜的电阻值变化比的判定条件比此值更为严格。

根据图1，所测定的全部元件的初始电阻值在1kΩ至1GΩ的范围内，而判明进行开关工作的元件的初始电阻值限定在4kΩ至2MΩ的范围内。虽然在图1所示的例子中进行开关工作的元件的初始电阻值的范围是4kΩ至2MΩ，但已确认进行开关工作时的初始电阻值的范围随脉冲施加电压、脉冲宽度、PCMO膜的组份、形成条件而异。因此，为得到进行开关工作的可变电阻元件，必须将可变电阻元件的初始电阻值控制成适合于作为非易失性半导体存储器件进行工作的值。

发明内容

鉴于上述问题，本发明是首次由本申请的发明人阐明能控制可变电阻元件的初始电阻值的可变电阻元件的结构和制造方法的发明，其目的在于提供用包括具有可以恰当工作的初始电阻值的、由钙钛矿型金属氧化膜构成的可变电阻体的非易失性存储元件构成的非易失性半导体存储器件。

为达到上述目的，本发明的非易失性半导体存储器件是包括具有由钙钛矿型金属氧化膜构成的可变电阻体的可变电阻元件的非易失性半导体存储器件，其第1特征在于：上述可变电阻体在结晶和无定形混合存在的状态下成膜。

钙钛矿型金属氧化膜的成膜温度与电阻率的关系，当以PCMO膜为例时如图3所示，在350℃或400℃以下的成膜温度区，为初始状态下的电阻率高的状态，在500℃以上的成膜温度区，为初始状态下的电阻率低的状态。这就是说，在350℃或400℃以下的成膜温度区，PCMO膜为无定形状态，因而呈高电阻状态，在500℃以上的成膜温度区，PCMO膜为高度结晶的状态，因而呈低电阻状态。另外可知，在其中间的区域，即350℃或400℃以上，500℃以下的成膜温度区，PCMO膜以结晶和无定形混合存在的状态成膜，电阻率随该混合存在状态(混合比例)有很大变化。

因此，按照上述第1特征的非易失性半导体存储器件，由于决定钙钛矿型金属氧化膜的初始电阻值的电阻率以与可变电阻体的结晶状态相关的关系变化，所以例如通过调节成膜温度将可变电阻体的结晶状态形成为结晶和无定形混合存在的状态，可以不改变可变电阻体的膜厚等几何尺寸而恰当地设定与可变电阻元件所需要的特性相应的可工作的初始电阻值。

另外，理想的情况是，在上述第1特征的非易失性半导体存储器件中，其第2特征在于：上述可变电阻元件依次层叠了下部电极、上述可变电阻体和上部电极而成。据此，可以通过在下部电极与上部电极间施加规定的电压，对可变电阻体施加该电压，使其电阻值发生变化，可以使由下部电极、可变电阻体和上部电极构成的可变电阻元件具有作为非易失性存储元件的功能。

更理想的情况是，在上述某种特征的非易失性半导体存储器件中，其第3特征在于：上述可变电阻体是在350℃～500℃的范围内的成膜温度下成膜的可用通式Pr_1-xCa_xMnO₃表示的镨·钙·锰氧化物。在350℃～500℃的范围内的成膜温度下成膜的Pr_1-xCa_xMnO₃(PCMO)膜为结晶和无定形混合存在的状态，既有PCMO膜所具有的大的电阻变化特性，又能发挥上述第1特征所起的作用效果。

更理想的情况是，在上述某种特征的本发明的非易失性半导体存储器件中，其第4特征在于：上述可变电阻体在比最下层的金属布线层靠上的层形成。在假定由可变电阻元件和晶体管等有源元件构成的存储单元的场合，由于可以上下配置可变电阻元件和晶体管，所以求得了存储单元的缩小。而且由于可变电阻体可用低温工艺形成，所以也可以避免对在下层配置的金属布线的热损伤。

更理想的情况是，在上述第1或第2特征的非易失性半导体存储器件中，其第5特征在于：上述可变电阻体通过在形成无定形状态或者结晶和无定形混合存在的状态的成膜温度下成膜后，在比上述成膜温度高的温度下并且在上述可变电阻体能够维持结晶和无定形混合存在的状态的温度范围内进行退火处理而形成。另外，在第5特征的非易失性半导体存储器件中，上述成膜温度最好在500℃以下，还有，上述可变电阻体最好是用通式Pr_1-xCa_xMnO₃表示的镨·钙·锰氧化物。

按照上述第5特征的非易失性半导体存储器件，由于上述可变电阻的初始电阻值也随成膜后的退火处理变化，所以即使在成膜时为无定形状态或者结晶和无定形混合存在的状态，并且为在比恰当的初始电阻值高的电阻状态，只要在其后的退火处理中在可以维持结晶和无定形混合存在的状态的温度范围内进行，就可以不使电阻过度地低、不改变可变电阻体的膜厚等几何尺寸，恰当地设定与可变电阻元件所需要的特性相应的可工作的初始电阻值。

附图说明

图1是示出本发明的具备了钙钛矿型金属氧化膜的可变电阻元件的初始电阻值与能否进行开关工作的关系的图。

图2是示意性地示出在本发明的非易失性半导体存储器件中使用的可变电阻元件的基本结构的剖面图。

图3是示出作为钙钛矿型晶体结构的可变电阻体之一例形成PCMO膜时的溅射成膜温度与PCMO膜的电阻率的关系的特性图。

图4是示出在本发明的非易失性半导体存储器件中使用的存储单元的一个结构例的等效电路图(A)和示意性地示出其剖面结构的剖面图(B)。

图5是示出用于制作本发明的非易失性半导体存储器件的存储单元的第1层金属布线形成工序以后的工序例的工序表。

图6是用溅射法在300℃下形成PCMO膜后在氧气氛中、在500℃下退火处理15分钟形成的情况下的可变电阻元件的剖面TEM像。

图7是用溅射法在300℃下形成PCMO膜后在氮气氛中、在525℃下退火处理15分钟形成的情况下的可变电阻元件的剖面TEM像。

图8是示出图6所示的可变电阻元件的开关工作例的图。

图9是示出本发明的非易失性半导体存储器件的整体结构的方框图。

图10是示意性地示出在本发明的非易失性半导体存储器件中使用的存储单元结构的另一例的剖面图。

图11是示出在本发明的非易失性半导体存储器件中使用的存储器阵列的一个结构例的电路图。

具体实施方式

以下根据附图说明本发明的非易失性半导体存储器件(以下适当地称“本发明器件”)的一个实施例。

图2是示出在本发明器件100中使用的作为非易失性存储元件的可变电阻元件10的基本结构的剖面图。可变电阻元件10是作为基本元件结构，依次层叠了下部电极7、由钙钛矿型金属氧化膜构成的可变电阻体8和上部电极9的叠层结构。

作为构成可变电阻体8的钙钛矿型金属氧化物，已知例如有Pr_1-xCa_xMnO₃(PCMO)、Pr_1-x(Ca，Sr)_xMnO₃、Nd_0.5Sr_0.5MnO₃、La_1-xCa_xMnO₃、La_1-xSr_xMnO₃、Gd_0.7Ca_0.3BaCo₂O₅₊₅等多种，但作为用于呈现EPIR效应的本发明的可变电阻体8的材料，其中的过渡金属-氧键的网络畸变较大，因由此引起的电荷移动抑制而容易形成电荷有序相的Pr_1-xCa_xMnO₃系显现了较大的EPIR效应，进而，容易发生由外部扰动引起的电荷有序相融解现象的、x＝0.3附近的接近于相边界的组份是理想的。

作为下部电极7，最好使用包括以与钙钛矿型金属氧化物的晶格匹配性好、具有高导电性和高抗氧化性能的Pt、Pd、Rh、Ir为代表的铂族金属的贵金属单质和贵金属间的合金，或者以这些金属为基质的各种合金。

另一方面，上部电极9不一定暴露在高温的氧气氛中，所以不限于这些贵金属元素，可以使用Al、Cu、Ni、Ti、Ta等的金属、氧化物导体之类的各种材料。另外，在下部电极与基底衬底之间适当地***用于防止反应和改善粘附性的阻挡粘附层。例如，在使用硅衬底确保衬底-下部电极之间的电接触时，由于Pt-Si间发生显著的合金化，所以***具有导电性兼阻挡性的Ti、TiN、Ti_1-xAl_xN、TaN、TiSiN、TaSiN等是有效的，在用SiO₂层覆盖时，虽然也可以应用上述阻挡层，但使用不发生由氧化引起的问题的氧化物的TiO_x、IrO₂等是有效的。

作为下部电极7的成膜方法，虽然可以适当地采用溅射法、真空蒸镀法、MOCVD(有机金属化学气相生长)法等各种方法，但是从取向性控制、应力控制的观点来看最好用能够在宽的范围内设定生长参数的溅射法。

作为构成可变电阻体8的钙钛矿型金属氧化物薄膜的成膜方法，使用了溅射法。如后面将要述及，图3示出了PCMO膜的电阻率对成膜温度的依赖性，在350℃及其以下为高电阻。在高电阻时非易失性存储元件的写入、擦除电压为高电压，在半导体集成电路的工作电压以上。另外，随着对非易失性存储元件进行微细化，出现了电阻更高的不良情况。在本发明中，借助于采用从350℃到500℃的范围内的成膜温度，形成了应该可以调节在所希望的工作电压范围内进行开关工作的初始电阻值、可以用低温工艺形成的PCMO膜。

在图3中示出了以PCMO膜的成膜温度为参数制作可变电阻元件，对它们的电阻率进行测定的结果。在本实施例的情况下，电阻率在100Ωcm以下时形成完全结晶了的PCMO膜，电阻率在1MΩcm以上时形成仅由无定形体构成的PCMO膜。电阻率在100Ωcm至1MΩcm之间时，形成结晶和无定形混合存在的PCMO膜。由图3可知，由于电阻率可由PCMO膜的成膜温度控制，所以通过调节成膜温度可以得到如图1所示那样正常进行开关工作的可变电阻元件的初始电阻值。

下面说明如图4所例示的、具备了2个可变电阻元件10a和10b、用3层金属布线工艺形成的存储单元的结构。如图4(A)的等效电路所示，该存储单元由2个可变电阻元件10a、10b和用于选择存储单元的、用MOSFET晶体管形成的选择晶体管6构成。该存储单元的结构是：选择晶体管6借助于字线电位而处于导通状态，存储单元被选择；另外，借助于对位线1或位线2这2条位线中的某一条施加规定的读出、写入或擦除电压，可以对所选择的存储单元内的可变电阻元件10a、10b的一方进行选择。

图4(B)示出了其剖面结构。选择晶体管6由在半导体衬底1上制作的源区2、漏区3和在栅氧化膜4上形成的栅电极5构成，漏区3与2个可变电阻元件10a、10b各自的下部电极7电连接。在比2个可变电阻元件10a、10b靠下的层中形成第1层金属布线11，其一部分经接触14与源区2连接，用于形成源线，其另一部分经接触14与漏区3连接，用作与上述2个下部电极7连接的中继电极11a。在下侧的可变电阻元件10a的上层形成第2层金属布线12，其一部分经第1通路15与下侧的可变电阻元件10a的上部电极9连接，用于形成位线1，其另一部分用于中继下侧的可变电阻元件10a的下部电极7和上述中继电极11a。在上侧的可变电阻元件10b的上层形成第3层金属布线13，经第2通路16与上侧的可变电阻元件10b的上部电极9连接，用于形成位线2。这样，借助于在选择晶体管6的上方重叠地形成2个可变电阻元件10a、10b，可以进行存储单元的高密度安装。另外，设置接触14是为了在半导体衬底1与第1层金属布线11之间的第1层间绝缘体17中，在上下层之间进行电连接；设置第1通路15是为了在第1层金属布线11与第2层金属布线12之间的第2层间绝缘体18中，在上下层之间进行电连接，设置第2通路16是为了在第2层金属布线12与第3层金属布线13之间的第3层间绝缘体19中，在上下层之间进行电连接。

在图4例示的存储单元结构中，在半导体集成电路的晶体管形成工序后的3层金属布线的布线工序中形成2个可变电阻元件10a、10b。在布线工序中，用Al布线时熔点低达660℃，用电阻率较低的Cu布线时，由于越是高温Cu越容易向绝缘层扩散，所以在形成可变电阻元件10a、10b时，包括电极的形成，为避免对第1层和第2层金属布线11、12的热损伤，采用Al熔点以下，例如500℃以下的热处理。

在图5中示出了在采用对第2层和第3层金属布线用Cu布线的3层金属布线工艺制作的半导体集成电路上制作2个可变电阻元件10a、10b的情况下的工序例。在图5所示的工序表的右栏中示出了各工序中的处理温度。在本工序例中示出了在第3层金属布线上制作Al焊区的例子。由图5可知，第1层间绝缘体17和第1层金属布线11的形成工序以后的最高温度为420℃，当使PCMO膜8的成膜温度为420℃至500℃时可以抑制Cu布线向层间绝缘体的扩散，并且可以形成不受来自形成层间绝缘体和布线的工序的热处理的影响的PCMO膜8。

但是，当使PCMO膜8的成膜温度在420℃以下时，得到因层间绝缘体的淀积温度和H₂烧结的热处理的影响而被退火的结果，因而PCMO膜的初始电阻值改变。如图3所示，当在成膜后以高于成膜温度的600℃温度进行退火处理时，由于在当初的成膜温度为500℃以下的区域初始的膜处于无定形状态或者无定形和结晶混合存在的中间状态，所以出现了无定形的部分结晶，电阻率下降的现象。

因此，作为PCMO膜等可变电阻体8的第2种形成方法，一旦在比得到在所希望的工作电压范围内进行开关工作的初始电阻值的成膜温度低的成膜温度下将可变电阻体8形成为无定形状态或者无定形和结晶混合存在的中间状态，即，形成电阻值比所希望的初始电阻值高的状态，其后，可以在比成膜温度高的温度下进行退火，使电阻降低到所希望的初始值。在本发明器件100中使用的可变电阻元件10中，通过将退火后的可变电阻体8维持在无定形和结晶混合存在的中间状态，通过恰当地控制退火条件(退火温度、退火时间，或者这两者)，可以对上述无定形和结晶的混合状态进行控制，作为其结果，可以将电阻降低到所希望的初始电阻值。

图6和图7是用PCMO膜形成了可变电阻体8的可变电阻元件10的剖面TEM像之一例。如图6和图7所示，可变电阻元件10具有图2所示的基本元件结构，并且可变电阻体8为结晶部和无定形部混合存在的中间状态。

图6是用溅射法在300℃形成PCMO膜8后，在氧气氛中、在500℃的退火温度下、以15分钟的退火时间进行退火处理形成时的剖面TEM像，可以得知，在无定形膜中部分地形成了从上部电极跨至下部电极的晶体区，形成了这样的部分晶体区在无定形膜中局部存在的结构。图7是用溅射法在300℃形成PCMO膜8后，在氮气氛中、在525℃的退火温度下、以15分钟的退火时间进行退火处理形成时的剖面TEM像，可以得知，在无定形中从上部电极至可变电阻体的大致中间处形成了部分的晶体区，形成了这样的部分晶体区在无定形膜中局部存在的结构。另外，还确认了微晶粒在无定形体中局部存在的情形。

下面说明用上述第2种形成方法形成无定形和结晶混合存在的可变电阻体8的情况下的可变电阻元件10的制造过程。但是在以下的说明中，不是对具备了选择晶体管的存储单元，而是对可变电阻元件10的单体的制造过程进行简单说明。

首先，在硅衬底上层叠了氧化硅膜、TiO₂的基础上，用溅射法淀积构成下部电极的Pt。接着，用溅射法在300℃下于下部Pt电极膜上形成100nm厚度的PCMO膜，在500℃的退火温度下、以15分钟的退火时间、在氧气氛中进行退火处理。在此基础上用溅射法淀积构成上部电极的Pt。其后，依次刻蚀上部电极、PCMO膜、下部电极，形成可变电阻元件的结构。然后，淀积层间绝缘物(氧化硅膜等)，通过形成接触孔，在上部电极和下部电极上开设接触孔。然后淀积Al等金属，通过构图进行上部Pt电极和下部Pt电极的布线。已确认用上述方式制作的PCMO膜为图6所示的结晶和无定形混合存在的结构。另外，在图8中示出了以50μm×50μm的大小形成PCMO膜的可变电阻元件的开关工作的例子。这里的开关工作就是对上部电极施加正负两种极性的电压脉冲(脉冲宽度100ns)，在各脉冲施加后对上部电极施加0.8V的电压，测量在上部电极与下部电极之间流过的电流，观测电阻值的变化。

在图3中还对用溅射法分别在300℃、400℃、450℃、500℃、600℃下将可变电阻元件成膜后，在600℃下进行15分钟的退火处理的情形示出了PCMO膜的电阻率。当成膜温度在300℃至不足500℃的范围内形成含无定形体的PCMO膜时，借助于在600℃下进行15分钟的退火处理，确认其电阻率从PCMO膜成膜之后的电阻率向下降落，可以制作晶体和无定形体混合存在的PCMO膜。由此可知，借助于在用溅射法形成存在无定形体的PCMO膜后，在成膜温度或其以上的温度下进行退火，可以控制可变电阻元件的初始电阻值。另外，通过延长退火时间，结晶部增加，从而确认电阻率降低，可知利用退火时间也能控制可变电阻元件的初始电阻值。

下面利用附图说明作为本发明器件100，将用上述方式制作的可变电阻元件10作为存储单元配置成阵列状而形成存储器阵列101，构成大容量的非易失性半导体存储器件时的结构例。

图9示出了本发明器件100的方框图。在本发明器件100中，信息被存储在存储器阵列101内，如上所述，存储器阵列101采用配置多个存储单元的结构，可以对存储器阵列101内的存储单元存储、读出信息。

图10示出了构成存储器阵列101的存储单元20的剖面的示意图。如图10所示，存储单元20以如下方式形成：对由在半导体衬底1上制作的源区2、漏区3、在栅氧化膜4上形成的栅电极5构成的选择晶体管6和将电阻值随电压施加而发生变化的可变电阻体8夹持在下部电极7与上部电极9之间的可变电阻元件10，以将漏区3与下部电极7电连接的方式，进行串联连接。另外，上部电极9与构成位线的第2层金属布线12连接，栅电极5与字线连接，源区与构成源线的扩散层或第1层金属布线11连接。可变电阻元件10以与图2所示的单体的可变电阻元件10相同的方式形成。与图4例示的存储单元结构之不同点在于：在1个存储单元内设置了1个可变电阻元件10。在1个存储单元内配置的可变电阻元件10的个数可以根据所构成的存储器件整体的特性、功能决定。

图11示意性地示出了存储器阵列101的一个结构例。在该结构中，存储单元101为在m条位线(BL1～BLm)与n条字线(WL1～WLn)的交点处配置m×n个存储单元20的结构。另外，源线为n条(SL1～SLn)，呈与字线平行配置的结构。另外，存储器阵列101的结构不限于图11的结构。

这样，形成了如下的结构：借助于用选择晶体管6与可变电阻元件10的串联电路来构成存储单元20，被字线的电位选择的存储单元20的选择晶体管6处于导通状态，另外，只是有选择地对被位线的电位选择了的存储单元20的可变电阻元件10施加写入或擦除电压，可以使可变电阻元件10的可变电阻体8的电阻值变化。

图9所示的包含本发明器件100的周边电路的方框结构与一般的非易失性半导体存储器件的方框结构相同或类似。对各电路的方框简单地加以说明。信息被存储在与从地址线102输入的地址对应的存储器阵列101内的特定的存储单元中，该信息通过数据线103向外部装置输出。字线译码器104选择与输入至地址线102的信号对应的存储器阵列101的字线，位线译码器105选择与输入至地址线102的地址信号对应的存储器阵列101的位线，另外，源线译码器106选择与输入至地址线102的地址信号对应的存储器阵列101的源线。控制电路108进行存储器阵列101的写入、擦除、读出的控制。控制电路108根据从地址线102输入的地址信号、从数据线103输入的数据输入信号(当写入时)、从控制信号线110输入的控制输入信号，对字线译码器104，位线译码器105，源线译码器106，电压开关电路109以及存储器阵列101的读出、写入和擦除工作进行控制。在图9所示的例子中，虽未图示，但控制电路108具备作为一般的地址缓冲电路、数据输入输出缓冲电路、控制输入缓冲电路的功能。

在对存储器阵列101进行读出、写入和擦除时电压开关电路109施加必要的字线、位线和源线的电压。Vcc为器件的供给电压，Vss为地电压，Vpp为写入或擦除用电压。另外，数据的读出从存储器阵列101经过位线译码器105、读出电路107进行。读出电路107判断数据的状态，将其结果送至控制电路108，向数据线103输出。

另外，图9例示的本发明器件100的方框结构和存储单元的结构是一个例子，可以根据可变电阻元件10的特性进行适当的变更。例如，也可以不用选择晶体管6与可变电阻元件10的串联电路构成存储单元20，而用可变电阻元件10单体构成存储单元20。或者也可以不用选择晶体管6而用选择二极管。

如以上详细说明的那样，在本发明的非易失性半导体存储器件中，作为由构成可变电阻元件的钙钛矿型金属氧化膜构成的可变电阻体，利用结晶和无定形混合存在，通过控制成膜温度或退火条件，可以在作为非易失性半导体存储器件可进行恰当的开关工作的初始电阻值的范围内调节初始电阻值，可以不改变可变电阻体的膜厚等几何尺寸，恰当地设定与可变电阻元件所需要的特性相应的可工作的初始电阻值。

虽然通过优选实施例对本发明进行了说明，但应该理解为在不偏离本发明的宗旨或范围的条件下专业人士可以进行各种修改和变更。因此，本发明应该根据所附的权利要求范围来量度。

Claims (7)

1.一种非易失性半导体存储器件，其特征在于：

包括具有由钙钛矿型金属氧化膜构成的可变电阻体的可变电阻元件，

上述可变电阻体在结晶和无定形混合存在的状态下成膜。

2.如权利要求1所述的非易失性半导体存储器件，其特征在于：

上述可变电阻元件依次层叠了下部电极、上述可变电阻体和上部电极而成。

3.如权利要求1所述的非易失性半导体存储器件，其特征在于：

上述可变电阻体是在350℃～500℃的范围内的成膜温度下成膜的可用通式Pr_1-xCa_xMnO₃表示的镨·钙·锰氧化物。

4.如权利要求1所述的非易失性半导体存储器件，其特征在于：

上述可变电阻体在比最下层的金属布线层靠上的层形成。

5.如权利要求1所述的非易失性半导体存储器件，其特征在于：

上述可变电阻体通过在形成无定形状态或者结晶和无定形混合存在的状态的成膜温度下成膜后，在比上述成膜温度高的温度下并且在上述可变电阻体能够维持结晶和无定形混合存在的状态的温度范围内进行退火处理而形成。

6.如权利要求5所述的非易失性半导体存储器件，其特征在于：

上述成膜温度在500℃以下。

7.如权利要求5所述的非易失性半导体存储器件，其特征在于：

上述可变电阻体是可用通式Pr_1-xCa_xMnO₃表示的镨·钙·锰氧化物。

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