CN1627456A - 叠层型陶瓷电子元件 - Google Patents
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Abstract
一种叠层型陶瓷电子元件，它包括第一线圈和第二线圈，并且由于输入－输出电极之间的位置关系，第一线圈的匝数少于第二线圈的匝数。于是，第一线圈上外层的厚度增大，也即该外层的磁路截面面积增大。因此，第一线圈的电感增大。第二线圈上外层的厚度减小，也即该外层的磁路截面面积减小。因此，第二线圈的电感减小。
Description
技术领域
本发明涉及叠层型陶瓷电子元件，特别涉及一种叠层型陶瓷电子元件，其中多个线圈互相磁耦接，比如叠层型共模扼流圈、叠层型变换器或其它适用的元件。
背景技术
共模扼流圈的结构是其中两个线圈的磁场互相加强，当应用共模噪声时，产生磁性体损失。另一方面，当加给正常模式信号时，两个线圈的磁场互相抵销，以致不会产生磁性材料损失。特别是当两个线圈所产生的电感相等时，磁场为最小。因而，将共模扼流圈设计成使两个线圈的电感相等。
按照公知的共模扼流圈，比如日本未审专利申请公开No.2002-373809中描述的叠层型共模扼流圈，沿着多个陶瓷层的叠置方向布置两个线圈，同时将两个线圈的轴向设置得使与所述陶瓷层的叠置方向一致。如图7所示，有如上述的共模扼流圈110包括多个陶瓷片132，它们具有线圈导体111-114和115-118，还包括用于各层之间连接的多个通孔126、其上没有导体形成的内层陶瓷片133、外层陶瓷片134等。
线圈导体111-114通过各陶瓷片132中形成的内层连接通孔126以串联方式电连接，形成螺线形线圈La。线圈导体115-118通过各陶瓷片132中形成的内层连接通孔126以串联方式电连接，形成螺线形线圈Lb。
各陶瓷片132叠置并整体烧制，形成叠层。在叠层表面上形成输入-输出外部电极。
在这种共模扼流圈110中，有些情况下，根据它们的输入-输出外部电极的位置，不能将两个螺线形线圈La和Lb的匝数设定成相等。螺线形线圈La和Lb的匝数比较如下。由图7中椭圆A1和A2环绕的所示长度之和(总计约为0.5匝)，使螺线形线圈Lb的匝数多于螺线形线圈La的匝数，而与被叠置的陶瓷片数目无关。
如果两个螺线形线圈La和Lb的匝数不同，则所述匝数之差将会造成线圈La和Lb所产生的电感(阻抗)之间的差异。当共模扼流圈110中给出的两个线圈La和Lb的电感(阻抗)不平衡时，就会产生一个大的电感(阻抗)，并且对于所加给的正常模式信号会产生介电材料损失。
按照公知的共模扼流圈110，通过部分地改变螺线形线圈La和Lb的尺寸、线圈导体111-114和115-118的宽度等，调节两个螺线形线圈La和Lb电感之间的不同。
然而，在线圈导体111-114和115-118的形状改变的情况下，线圈导体111-114和115-118的形状类型的数目增多。要管理形成如此大的形状数目是困难的。另外，要按上述方式调节电感，必须准备几种类型的形状，用于试验调整和误差调整。
如果使所述形状改变，则根据所变形状的类型，将会引起磁通量的改变。于是，螺线形线圈La和Lb之间的磁耦合就会有所不希望的变差。这就是说，当加给共模信号时，将会产生危险的低电感，而对于加给的正常模式信号，将产生大电感。
发明内容
为了克服上述问题，本发明的各优选实施例提供一种叠层型陶瓷电子元件，其中，当所述各线圈的匝数互不相同时，可调节至少两个线圈的电感，而不改变线圈导体的形状和线圈匝数，也可以将至少两个线圈的电感调节得使之相等，而不改变线圈导体图样的形状和尺寸。
按照本发明的第一种优选实施例，一种叠层型陶瓷电子元件包括：含有互相叠置之多个陶瓷层和多个线圈导体的叠层体；含有多个线圈导体的第一和第二线圈，沿各陶瓷层的叠置方向布置所述第一和第二线圈，而所述第一和第二线圈的轴向实际上与所述各陶瓷层的叠置方向一致；沿所述叠置方向，所述第一线圈与叠层体的靠近第一线圈的外层表面之间的距离T1，以及与所述第二线圈与叠层的靠近第二线圈的外层表面之间的距离T2互不相同。最好使所述第一线圈的尺寸和第二线圈的尺寸实际上彼此相同。
在所述叠层型陶瓷电子元件中，靠近第一线圈的外层确定主要由第一线圈产生之磁通量的磁路，而靠近第二线圈的外层确定主要由第二线圈产生之磁通量的磁路。于是，通过设定所述距离T1和T2，使之互不相同，可以调整限定第一线圈产生磁通量之磁路的外层截面面积，以及限定第二线圈产生磁通量之磁路的外层截面面积。具体地说，当使距离T1和T2减小，从而使外层的截面面积减小时，线圈的电感减小。当使距离T1和T2增大，从而使外层的截面面积增大时，线圈的电感增大
因此，即使第一线圈的匝数和第二线圈的匝数彼此不同，也可以通过减小具有较少匝数的外层截面面积，以及增大具有较多匝数的外层截面面积，使第一和第二线圈的电感相等。
按照本发明的第二种优选实施例，一种叠层型陶瓷电子元件包括：含有互相叠置的多个陶瓷层和多个线圈导体的叠层体；含有多个线圈导体的第一、第二和第三线圈，沿各陶瓷层的叠置方向依序布置所述第一、第二和第三线圈，而所述第一、第二和第三线圈的轴向实际上与所述各陶瓷层的叠置方向一致；所述第一、第二和第三线圈中的至少一个的匝数不同于其它各线圈的匝数；沿叠置方向设定第一线圈与叠层体的靠近第一线圈的外层表面之间的距离T1、第二线圈与叠层体的靠近第二线圈的外层表面之间的距离T2、第一和第二线圈之间的距离D1，以及第二和第三线圈之间的距离D2，使第一、第二和第三线圈的电感实际上互不相等。于是，得到设有三个线圈的三股绕组型的叠层型陶瓷电子元件。
按照本发明的各种优选实施例，通过设定各个线圈与所述外层表面之间的距离，使之彼此不同，可以调节各线圈的电感，而无需改变各线圈导体图样的形状和尺寸以及各线圈的匝数。另外，当各线圈的匝数彼此不同时，可以调节各线圈的电感，以便通过设定各个线圈与所述外层表面之间的距离，使之彼此不同，可以使所述电感彼此相等，而无需改变各线圈导体图样的形状和尺寸。
附图说明
从以下参照附图详细描述本发明的优选实施例，将使本发明的其它特征、要素、特点和优点变得愈为清晰。其中：
图1是本发明第一优选实施例叠层型陶瓷电子元件的分解透视图；
图2是表示图1叠层型陶瓷电子元件外形的透视图；
图3是沿图2中III-III线所取的叠层型陶瓷电子元件剖面图；
图4是表示各外层厚度之比与各电感差之间关系的曲线；
图5是图2所示叠层型陶瓷电子元件的等效电路；
图6是本发明第二优选实施例叠层型陶瓷电子元件的剖面图；
图7是已知叠层型陶瓷电子元件的分解透视图。
具体实施方式
以下参照附图说明本发明优选实施例的叠层型陶瓷电子元件。
第一优选实施例
如图1所示，双股类型的叠层型陶瓷电子元件10包括：多个陶瓷片32，它们具有线圈电感11-14和15-18，以及用于所述各层之间连接的多个通孔26；其上不形成导体的内层陶瓷片33；外层陶瓷片34等。
最好由磁性陶瓷材料制成所示各陶瓷片32。例如，首选通过使比如Fe-Ni-Cu系的铁氧体粉末类的磁性陶瓷材料与粘合剂等混合，同时通过刮片法或其它适宜的过程使所述混合物形成片，而制得所述陶瓷片32。
通过丝网印刷方法、光刻法或其它适宜的工艺，在陶瓷片32上形成线圈导体11-14和15-18。所述线圈导体11-14和15-18由Ag、Pd、Cu、Au、它们的合金或其它适宜的材料制成。
在形成线圈导体11-14和15-1之前，利用激光束等在陶瓷片32中形成各通孔，并通过印刷涂敷法或其它适宜的过程，将含有Ag、Pd、Cu、Au、它们的合金等的导电糊填入所述各通孔中，制得内层连接通孔26。
通过在陶瓷片32中形成的内层连接通孔26使线圈导体11-14以串联方式电连接，形成具有顺时针旋转方向的螺线形线圈La。使线圈La的一端(即线圈导体11的引出部分11a)露出到位于陶瓷片32背部一侧的左边部分上，有如图1所见者。另一端(即线圈导体14的引出部分14a)露出到位于陶瓷片32前部侧面的左边的部分上，有如图1所见者。
通过在陶瓷片32中形成的内层连接通孔26使线圈导体15-18以串联方式电连接，形成具有反时针旋转方向的螺线形线圈Lb。使线圈Lb的一端(即线圈导体15的引出部分15a)露出到位于陶瓷片32前部一侧的右边部分上，有如图1所见者。另一端(即线圈导体18的引出部分18a)露出到位于陶瓷片32背部一侧的右边部分上，有如图1所见者。
然后，比较螺线形线圈La和Lb的匝数。如图1所示，由于以环绕的椭圆A1和A2所示的长度总和，使螺线形线圈Lb的匝数多于螺线形线圈La的匝数(总计约0.5匝)。也就是说，由于各输入-输出电极1a-2b之间的位置关系，不可能将两个螺线形线圈La和Lb的匝数设定得相等。设计共模扼流圈的方式是使各螺线形线圈的匝数之间的差别尽可能最小。于是，通常是使所述匝数之间的差约为0.5匝。不过，所述匝数之间的差取决于它们的输入-输出外部电极和引出电极的布置。因此，最好将这个差设定在不小于0到不大于1.0的范围。
有如图1所示那样，叠置具有上述结构的各陶瓷片32，并使它们被压合以及经过整体烧制。于是，制得实际上具有图2所示之矩形形状的叠层体25。如图2所示，在叠层体25背部表面的右侧和左侧部分形成输入电极1a和2a。在叠层25前部表面的右侧和左侧部分形成输出电极1b和2b。
输入电极1a和输出电极1b电连接到线圈La的两端，具体地说，连到线圈导体11的引出部分11a和线圈导体14的引出部分14a。输入电极2a和输出电极2b电连接到线圈Lb的两端，具体地说，连到线圈导体18的引出部分18a和线圈导体15的引出部分15a。首选通过涂布烧制、干镀或其它工艺，形成这些输入-输出电极1a-2b。
图3以示意的方式示出叠层型共模扼流圈10的结构。沿陶瓷片32叠置的方向将线圈La和Lb分别布置于上部位置和下部位置。特别是按照第一优选实施例，沿着一条直线布置线圈La和Lb的线圈轴，以使线圈La和Lb之间的磁耦合程度变大。
上述结构的共模扼流圈10具有较高的正常模式阻抗，而且，在消除正常模式噪声和共模噪声方面都是有效的。因此，最好将共模扼流圈10结合到声音信号线中，这种信号线中传输信号的速度比较小，或者结合到某些其它较小的应用和装置中。
关于叠层型共模扼流圈10，将螺线形线圈La与沿各陶瓷片32叠置方向较为靠近线圈La的外层表面之间的距离T1设定得和螺线形线圈Lb与较为靠近线圈Lb的外层表面之间的距离T2不同。换句话说，线圈La一侧上的外层25a的厚度和线圈Lb一侧上的外层25b的厚度彼此不同。
线圈La一侧上的外层25a确定主要由线圈La所产生的磁通量Φa的磁路。线圈Lb一侧上的外层25b确定主要由线圈Lb所产生的磁通量Φb的磁路。因此，通过改变距离T1和T2，可以调整确定主要由线圈La产生的磁通量Φa的磁路的外层25a的截面面积和确定主要由线圈Lb产生的磁通量Φb的磁路的外层25b的截面面积。也就是说，当使外层25a和25b的磁路截面面积减小时，线圈La和线圈Lb的电感减小。当使外层25a和25b的磁路截面面积增大时，线圈La和线圈Lb的电感增大。
于是，无需改变线圈La和线圈Lb的匝数和线圈导体11-14和15-18的形状，即可调节线圈La和线圈Lb的电感。具体地说，即使将线圈La和线圈Lb设定成使彼此具有不同的匝数，通过调节距离T1和T2，也可使线圈La和线圈Lb的电感彼此相等。另外，即使将所述匝数设定成彼此相同，也可以制得具有相同电感的线圈La和线圈Lb。
在有如第一优选实施例中那样因输入-输出电极1a-2b之间的位置关系引起线圈La匝数少于线圈Lb匝数的情况下，使得具有较少匝数之线圈La侧面的外层25a的厚度增大(换句话说，距离T1增大)，以致外层25a上的磁路截面面积增大。从而，使具有较少匝数之线圈La的电感增大。另一方面，使得具有较多匝数之线圈Lb侧面的外层25b的厚度减小(换句话说，距离T2减小)，以致外层25b上的磁路截面面积减小。从而，使具有较多匝数之线圈Lb的电感减小。
在线圈La和线圈Lb的匝数彼此不同的情况下，无需进一步改变线圈导体11-14和15-18的形状或者增加新的线圈导体，即可使线圈La和线圈Lb的电感彼此相等。于是，可使共模扼流圈10关于正常模式信号的电感(阻抗)减小。具体地说，共模扼流圈10适用于平衡的传输线，它们需要有相同的阻抗。
另外，按照第一优选实施例，外层25a的厚度和外层25b的厚度分配比例随着被保持为恒定值的外层25a和外层25b总厚度(T1+T2＝常数)而变。于是，元件的尺寸及制作成本基本上不变。另外，由于调整线圈La和线圈Lb之间的距离D，就避免了线圈La对线圈Lb的磁耦合减低，并且不改变线圈导体11-14和15-18。
关于使具有不同匝数之两个线圈的电感相同的方法，可以建议改变各线圈的尺寸。不过，如果改变线圈的尺寸，则会使两个线圈之间的耦合系数降低。另一方面，按照第一优选实施例，可以使线圈La和线圈Lb电感相同，同时使线圈La和线圈Lb的线圈尺寸保持彼此相同。因此，可以保持高的耦合系数。
为了研究所述线圈La和线圈Lb的外层厚度比(T1/T2)与线圈La和Lb的电感差(La-Lb)之间的关系，制成有如表1所示那样的具有尺寸近似为1.2mm(L)×1.0mm(W)×0.5mm(T)，并且具有不同外层厚度的叠层型共模扼流圈10，用于试验和评估。线圈La和线圈Lb的匝数分别约为4.75匝和5.25匝。线圈La和线圈Lb之间的距离D恒定。
表1
| 匝数 | 外层厚度(μm) | T1/T2 | 电感(μH) | La-Lb | |||
| 线圈La | 线圈Lb | T1 | T2 | 线圈La | 线圈Lb | ||
| 4.75 | 5.25 | 134 | 134 | 1.00 | 1.568 | 1.884 | 0.316 |
| 4.75 | 5.25 | 184 | 84 | 2.19 | 1.622 | 1.705 | 0.084 |
| 4.75 | 5.25 | 194 | 74 | 2.62 | 1.623 | 1.646 | 0.023 |
另外，为了试验和评估，制成叠层型共模扼流圈10，其中线圈La和线圈Lb的匝数分别为约7.75匝和8.25匝，而线圈La和线圈Lb之间的距离D为常数(见表2)。
表2
| 匝数 | 外层厚度(μm) | T1/T2 | 电感(μH) | La-Lb | |||
| 线圈La | 线圈Lb | T1 | T2 | 线圈La | 线圈Lb | ||
| 7.25 | 8.25 | 75 | 75 | 1.00 | 3.058 | 3.363 | 0.305 |
| 7.25 | 8.25 | 85 | 65 | 1.31 | 3.198 | 3.283 | 0.085 |
| 7.25 | 8.25 | 95 | 55 | 1.73 | 3.238 | 3.107 | -0.131 |
图4是表示表1和表2所列评估结果的曲线。可以看出，当具有较少匝数的线圈La一侧上的外层25a的厚度(距离T1)大于具有较多匝数的线圈Lb一侧上的外层25b的厚度(距离T2)时，线圈La和Lb的电感之间的差(La-Lb)变得接近0。图5是叠层型共模扼流圈10的等效电路图。
第二实施例
在第二实施例中，描述一个具有三个线圈的三股类型的叠层型共模扼流圈。图6表示三股类型的叠层型共模扼流圈50，其中沿陶瓷片的叠层方向布置三个螺线形线圈La、Lb和Lc。
最好通过内层连接通孔由形成于陶瓷片上的电连接线圈导体19-22以串联方式形成螺线形线圈Lc。螺线形线圈Lc被连接在输入电极3a与输出电极3b之间。线圈Lc侧面上的外层25b确定主要由线圈Lc产生之磁通量Φc的磁路。
一般地说，由于输入-输出电极1a到3b之间的位置关系，螺线形线圈La、Lb和Lc的匝数互不相同。于是，首先互相比较线圈La和Lc的匝数。然后，减小位于具有较多匝数的线圈附近的外层厚度。另一方面，增多位于具有较少匝数的线圈附近的外层厚度。比如，在第二优选实施例中，将线圈La的匝数设定为使其少于线圈Lc的匝数。于是，使在具有较少匝数的线圈La侧面上的外层25a的厚度(即距离T1)增大，以致外层25a的磁路截面面积增大。因此，具有较少匝数的线圈La的电感增大。另一方面，使在具有较多匝数的线圈Lc侧面上的外层25b的厚度(即距离T3)减小，以致外层25c的磁路截面面积减小。因此，具有较多匝数的线圈Lc的电感减小。按照这种方式，调节线圈La和Lc，使具有相同的电感。
这之后，调节线圈La、Lb和Lc，使位于线圈La和Lc之间中间的线圈Lb的电感变得等于位于各外侧的各线圈La和Lc的电感。如果线圈Lb的电感小于各线圈La和Lc的电感，则线圈La和Lc的位置分别靠近外层25a和25b(即距离T1和T3减小)，以致线圈La和Lc的电感减小。在这种情况下，无需使线圈La和Lb之间中间层25c的厚度(距离D1)与线圈Lb和Lc之间中间层25d的厚度(距离D2)相等。不过，从线圈La、Lb和Lc的耦合系数和绝缘特性的观点看，距离D1和D2增大到大于预定的值是不利的。
如果线圈Lb的电感大于各线圈La和Lc的电感，则线圈La和Lc位于靠近线圈Lb(距离T1和T3增大)，致使线圈La和Lc的电感增大。按照上述方式，使线圈La-Lc的电感调整到彼此相同。
如果虽然实行了上述调整，但线圈La到Lc的电感之间的差不在所希望的范围，则重复这种调整。按照这种方式，可以使线圈La、Lb和Lc的电感彼此相同。因而，可以制得对正常模式信号表现低电感(阻抗)的三股型共模扼流圈50。
其它优选实施例
本发明并不限于上述优选实施例。本发明的各种改型和变化都是可能的，而不致脱离本发明的精髓和范围。除叠层的共模扼流圈之外，所述叠层型陶瓷电子元件可以是叠层换能器或其它适宜的元件。另外，可将本发明用于具有四个以上线圈的叠层型陶瓷电子元件。第一和第二优选实施例描述的叠层型共模扼流圈都是单个制作的产品。在各叠层型共模扼流圈的批量生产情况下，形成包含多个叠层型陶瓷电子元件的母叠层块。
上述各优选实施例中，最好使相邻线圈的卷绕方向彼此相反。不过，也可以使相邻线圈的卷绕方向彼此相同。
本发明并不限于采用通过叠置其上形成有线圈导体的多个陶瓷片，并对叠层型陶瓷电子元件整体地烧制的工艺。可以使用预先经过烧制的陶瓷片。通过下述工艺可以制得叠层型陶瓷电子元件。也就是说，通过印刷或其它适宜的过程，以糊状陶瓷材料制成陶瓷层。将糊状导电材料涂敷在所述陶瓷层的表面上，形成线圈导体。然后，涂敷糊状陶瓷材料，以覆盖所述线圈导体，从而形成包含线圈导体的陶瓷层。这之后以同样的方式重复所述涂敷，同时电连接各线圈导体的必要部分。于是，就制得具有叠层结构的陶瓷电子元件。
本发明并不限于上述各优选实施例，在各权利要求所述的范围内，各种改型都是可能的。通过适宜地组合每个不同的优选实施例中所述的技术措施所得到的实施例都包括在本发明的技术范围内。
Claims (20)
1.一种叠层型陶瓷电子元件，它包括：
叠层体，含有互相叠置的多个陶瓷层和多个线圈导体，它们沿叠层方向互相叠置；
含有多个线圈导体的第一和第二线圈；
沿各陶瓷层的叠置方向布置所述第一和第二线圈，而所述第一和第二线圈的轴向实际上与所述各陶瓷层的叠置方向一致；
沿叠置方向，所述第一线圈与叠层体的靠近第一线圈的外层表面之间的距离T1与所述第二线圈与叠层体的靠近第二线圈的外层表面之间的距离T2彼此不同。
2.如权利要求1所述的叠层型陶瓷电子元件，其中，所述第二线圈的匝数多于第一线圈的匝数，并且距离T1大于距离T2。
3.如权利要求1所述的叠层型陶瓷电子元件，其中，将所述第一线圈的匝数和所述第二线圈的匝数设定成使第一线圈的电感与第二线圈的电感实际上彼此相同。
4.如权利要求1所述的叠层型陶瓷电子元件，其中，使所述第一线圈的尺寸和第二线圈的尺寸实际上彼此相同。
5.如权利要求1所述的叠层型陶瓷电子元件，其中，所述叠层型陶瓷电子元件是共模扼流圈和换能器之一。
6.如权利要求1所述的叠层型陶瓷电子元件，其中，所述第一线圈和第二线圈的卷绕方向彼此相反。
7.如权利要求1所述的叠层型陶瓷电子元件，其中，所述第一线圈和第二线圈的卷绕方向彼此相同。
8.如权利要求1所述的叠层型陶瓷电子元件，其中，所述第一线圈的匝数与第二线圈的匝数不同。
9.如权利要求8所述的叠层型陶瓷电子元件，其中，所述第一线圈与第二线圈之间的匝数之差在不小于0到不大于1.0的范围。
10.如权利要求1所述的叠层型陶瓷电子元件，其中，所述第一线圈一侧上外层的厚度与第二线圈一侧上外层的厚度彼此不同。
11.如权利要求10所述的叠层型陶瓷电子元件，其中，所述第一线圈一侧上的外层确定主要由第一线圈产生的磁通量的磁路，所述第二线圈一侧上的外层确定主要由第二线圈产生的磁通量的磁路。
12.一种叠层型陶瓷电子元件，它包括：
叠层体，含有沿叠层方向互相叠置的多个陶瓷层和多个线圈导体；
含有多个线圈导体的第一、第二和第三线圈；
沿各陶瓷层的叠置方向依序布置所述第一、第二和第三线圈，而所述第一、第二和第三线圈的轴向实际上与所述各陶瓷层的叠置方向一致；
所述第一、第二和第三线圈中的至少一个的匝数不同于其它各线圈的匝数；
沿叠置方向设定第一线圈与叠层体靠近第一线圈的外层表面之间的距离T1、第三线圈与叠层体靠近第三线圈的外层表面之间的距离T3、第一和第二线圈之间的距离D1以及第二和第三线圈之间的距离D2，使第一、第二和第三线圈的电感实际上彼此相等。
13.如权利要求12所述的叠层型陶瓷电子元件，其中，所述第三线圈的匝数多于第一线圈的匝数，并且距离T1大于距离T3。
14.如权利要求12所述的叠层型陶瓷电子元件，其中，所述第一、第二和第三线圈中至少两个的尺寸实际上彼此相等。
15.如权利要求12所述的叠层型陶瓷电子元件，其中，所述叠层型陶瓷电子元件是共模扼流圈和换能器之一。
16.如权利要求12所述的叠层型陶瓷电子元件，其中，所述第一、第二和第三线圈中至少两个的卷绕方向彼此相反。
17.如权利要求12所述的叠层型陶瓷电子元件，其中，所述第一、第二和第三线圈中至少两个的卷绕方向彼此相同。
18.如权利要求12所述的叠层型陶瓷电子元件，其中，所述第一、第二和第三线圈中至少一个与其它各线圈之间的匝数之差在不小于0到不大于1.0的范围。
19.如权利要求12所述的叠层型陶瓷电子元件，其中，所述第一线圈一侧上的外层厚度与第三线圈一侧上的外层厚度彼此不同。
20.如权利要求19所述的叠层型陶瓷电子元件，其中，所述第一线圈一侧上的外层确定主要由第一线圈产生的磁通量的磁路，所述第三线圈一侧上的外层确定主要由第三线圈产生的磁通量的磁路。
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