CN1625782A - 具有存储器器件的集成电路及用于测试该集成电路的方法 - Google Patents

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普拉什特·巴拉克瑞南
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    • G—PHYSICS
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Abstract

通过向其传输以下信号对具有存储器器件的集成电路进行测试：(i)指示存储器地址的地址信号；(ii)指示针对该地址的数据的数据信号；以及(iii)针对每个存储器器件，指示是否将数据写入各个存储器器件的各个命令信号。监视每个存储器器件输出的数据、以及其接收到的信号中的至少一些。由于数据在芯片外产生，所述集成电路不需要BIST模块，所述BIST模块用于在测试模式期间，产生针对所述存储器器件的所有输入的完全知晓的信号。以足够的精度监视输入所述存储器器件的信号，从而如果由于集成电路上的缺陷，而不是存储器器件的缺陷，使其被破坏，则注意到该事实，而不会不正确地认为所述存储器器件产生了缺陷。

Description

具有存储器器件的集成电路及用于测试该集成电路的方法
技术领域
本发明涉及一种用于测试位于集成电路上的存储器器件的方法，以及测试该器件的方法。
背景技术
许多现代集成电路采用先进先出(FIFO)存储器器件。例如，交换设备典型地在每个输入端口包括这种器件。典型地，将FIFO存储器器件实现为双端口存储器，其比存储器的基于寄存器的实现更为紧凑。与所有集成电路一样，这种存储器器件偶尔会具有缺陷，并需要对其进行测试，以确保所得到的集成电路能够进行操作，并识别集成电路的生产过程中的缺陷。
目前，用于测试存储器的较为普遍的方法是BIST(内置自测试)，如图1所示。存储器器件1具有：地址输入Addr，用于接收定义了存储器中的位置的地址；数据输入D，用于规定要写入该地址的数据；以及控制输入C，接收是否要将所规定的数据写入所规定的地址的“写”或“读”命令。集成电路包括BIST模块3和开关5、7、9。
在集成电路的测试模式期间，开关5、7、9向存储器器件1的各个输入传送BIST模块3的输出。从而，BIST向存储器器件1传送预定的输入序列，并对存储器器件1的输出进行监视，以确定存储器器件1是否通过其输出11输出相应的期望输出。BIST模块3确保向存储器器件的所有输入发送完全知晓的信号，从而即使在集成电路的其他位置存在缺陷也能够隔离而可靠地测试存储器器件。
但是，一旦完成了测试操作，集成电路的正常操作开始。在这种模式下，开关5、7、9确保向存储器器件的输入Addr、D和C传送相应的信号13、15、17(可以由集成电路上的其他模块产生，或者可选地由集成电路从外部接收)。在集成电路的这种正常操作中，根本不使用BIST模块3，而其与开关13、15、17相当于集成电路的整体效率和面积的开销。
当集成电路包括多个存储器器件1时(例如，在集成电路是具有多个输入端口的交换设备的情况下)，为每个存储器器件1提供BIST模块3是很大的开销。但是，可选地，只提供单一的BIST模块3，并将其用于依次测试多个存储器器件，将使集成电路的逻辑极大地复杂化，而使其难以提供对称的电路设计。
发明内容
本发明致力于解决上述问题，更具体地，提出了一种新的集成电路和一种测试集成电路的新方法。
概括地，本发明提出通过向具有一个或多个存储器器件的集成电路发送以下信号对所述集成电路进行测试：(i)指示存储器地址的地址信号；(ii)指示针对该地址的数据的数据信号；以及(iii)针对每个存储器器件，指示是否将数据写入各个存储器器件的各个命令信号。监视每个存储器器件输出的数据、以及其接收到的信号中的至少一些。
由于数据在芯片外(off-chip)产生，所述集成电路不需要BIST模块用于产生对所述存储器器件的所有输入的完全知晓的信号。与BIST方法相比，这可能意味着由于集成电路中的其他缺陷，到达存储器器件的信号，在从所期望的输入到存储器模块的过程中受到了破坏。但是，以足够的精度监视输入所述存储器器件的信号，从而如果由于集成电路上的缺陷，而不是存储器器件的缺陷，使其被破坏，则注意到该事实，而不会不正确地认为所述存储器器件产生了缺陷。
换句话说，本发明能够对存储器器件进行功能测试，而与基于只在测试过程中采用额外测试逻辑的测试不同。因此，通过消除提供额外片内逻辑的需要，本发明能够产生极大的成本节约。
本发明人还提出监视输入每个存储器器件的数据只包括监视由地址信号和命令信号形成的监视信号。尤为有效的是，通过包括(或逻辑上等价于)异或操作的操作对监视信号进行处理，并赋予扫描寄存器，因为在这种情况下，无论何时地址信号和命令信号中的任何一个触发，将触发监视信号：换句话说，所述监视信号有效地压缩了全部地址信号和命令信号。
具体地，根据本发明的第一表述，一种集成电路，包括一个或多个存储器器件，每个存储器器件具有：地址输入，用于接收规定了所述存储器中的地址的地址信号；数据输入，用于接收数据；命令输入，用于接收指示是否要将数据写入所述地址的命令信号；以及输出，
所述集成电路还包括监视单元，用于根据输入每个存储器器件的信号中的至少一些，得到监视信号。
根据本发明的第二表述，一种测试集成电路的方法，所述集成电路包括一个或多个存储器器件，每个存储器器件具有：地址输入，用于接收规定了所述存储器中的地址的地址信号；数据输入，用于接收数据；命令输入，用于接收指示是否要将数据写入所述地址的命令信号；以及输出，
所述方法包括：
将信号传送到所述集成电路中，使得一个或多个存储器器件中的每一个接收到地址信号、数据信号以及针对每个存储器器件的相应命令信号；
监视输入每个存储器器件的信号中的至少一些和从所述存储器器件输出的数据。
附图说明
现在，为了示例的目的，将参照附图，对本发明的实施例进行详细描述，其中：
图1示意性地示出了已知的BIST存储器测试方案；以及
图2示出了设置在根据本发明的集成电路上的存储器器件的结构。
具体实施方式
参照图2，所示的存储器器件21具有：地址输入Addr，用于接收规定了所述存储器中的地址的地址信号；数据输入D，用于接收规定了要写入该地址中的数据的数据信号；命令输入C，用于接收指示是否要将所规定的数据写入所规定的地址的“写”命令。与图1所示的结构相比，本实施例具有额外的异或门(监视单元)23，接收地址信号25和控制信号27，作为输入，并产生组合信号29。
存储器器件21典型地是设置在集成电路上的多个相同结构的存储器器件之一。所述集成电路接收并向所有存储器器件传送在所述集成电路外产生的数据，包括地址信号(串行地址)、数据信号和针对每个存储器件的相应命令信号。例如，数据信号可以依次是AA/55/FF/00。应当注意，尽管多种信号源自芯片外部，但在所述集成电路的正常操作期间，对输入集成电路的信号进行处理并将其传输给存储器器件的电路，可以在所述信号去往存储器器件1的过程中，在芯片内，对其进行修改。
理想地，所有存储器器件(如器件21)接收到地址信号、数据信号及其自身的控制信号。但是，由于集成电路可能存在缺陷，不能确保此数据将被正确地传送到每个存储器器件。但是，这可以通过监视各个存储器器件的输出29来进行观察。将输出29传送到扫描寄存器31，在扫描寄存器31，对其进行监视。可以将来自多个存储器器件21的输出传送到相同的扫描寄存器。在正常功能模式下，监视存储器器件21的其他输出11。
目前正在设想将本发明应用在具有24个快速以太网端口和2个Gigabit端口的交换设备中。典型地，在这种设备中，根据端口数，将相同的模块使用多次。
尽管上面对本发明的单一实施例进行了描述，但本发明并不局限于这个方面，本领域的普通技术人员所清楚的是，在本发明的范围内，多种变化都是可能的。例如，可以将该器件实现为单端口存储器，而不是双端口存储器。

Claims (8)

1、一种集成电路，包括一个或多个存储器器件，每个存储器器件具有：地址输入，用于接收规定了所述存储器中的地址的地址信号；数据输入，用于接收数据；命令输入，用于接收指示是否要将数据写入所述地址的命令信号；以及输出，
所述集成电路还包括监视单元，用于根据输入每个存储器器件的信号中的至少一些，得到监视信号。
2、根据权利要求1所述的集成电路，其特征在于所述监视单元根据所述地址信号和所述命令信号，得到所述监视信号。
3、根据权利要求1或2所述的集成电路，其特征在于所述监视单元是异或门。
4、根据前述权利要求之一所述的集成电路，其特征在于所述存储器器件是FIFO存储器器件。
5、根据前述权利要求之一所述的集成电路，其特征在于所述集成电路操作为交换设备。
6、一种测试集成电路的方法，所述集成电路包括一个或多个存储器器件，每个存储器器件具有：地址输入，用于接收规定了所述存储器中的地址的地址信号；数据输入，用于接收数据；命令输入，用于接收指示是否要将数据写入所述地址的命令信号；以及输出，
所述方法包括：
将信号传送到所述集成电路中，使得一个或多个存储器器件中的每一个接收到地址信号、数据信号以及针对每个存储器器件的相应命令信号；
监视输入每个存储器器件的信号中的至少一些和从所述存储器器件输出的数据。
7、根据权利要求6所述的方法，其特征在于监视输入每个存储器器件的信号包括监视根据所述地址信号和所述命令信号而得到的信号。
8、根据权利要求6所述的方法，其特征在于作为异或操作，根据所述地址信号和所述命令信号，得到所述信号，并将其传送到扫描寄存器。
CN02828961.7A 2002-05-15 2002-05-15 具有存储器器件的集成电路及用于测试该集成电路的方法 Pending CN1625782A (zh)

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C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication