JP2735010B2 - 半導体装置及びその試験方法 - Google Patents
半導体装置及びその試験方法Info
- Publication number
- JP2735010B2 JP2735010B2 JP6294411A JP29441194A JP2735010B2 JP 2735010 B2 JP2735010 B2 JP 2735010B2 JP 6294411 A JP6294411 A JP 6294411A JP 29441194 A JP29441194 A JP 29441194A JP 2735010 B2 JP2735010 B2 JP 2735010B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- semiconductor device
- test data
- data
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその試験
方法に係り、特にテスト用データをＲＯＭで内蔵した半
導体装置とその検査方法に関する。
方法に係り、特にテスト用データをＲＯＭで内蔵した半
導体装置とその検査方法に関する。
【０００２】
【従来の技術】単一の半導体基板上に集積されたメモリ
やデジタル論理回路等の各種機能を備えた半導体装置
が、所望の機能を有しているか否かを試験するため、こ
の半導体装置にテスタを接続して、所定のデータを入力
し、出力されたデータをテスタ内に容易された期待値デ
ータと比較して、一致していれば良品と判定する方法が
ある。
やデジタル論理回路等の各種機能を備えた半導体装置
が、所望の機能を有しているか否かを試験するため、こ
の半導体装置にテスタを接続して、所定のデータを入力
し、出力されたデータをテスタ内に容易された期待値デ
ータと比較して、一致していれば良品と判定する方法が
ある。
【０００３】この方法とは別に、同一の半導体基板内に
テストデータやテスト制御機能、期待値データ等を内蔵
して、これにより試験を行い、外部のテスタを用意せず
に済ませるか、またはテスタの機能を大幅に軽減するこ
とにより、試験を行う方法がある。
テストデータやテスト制御機能、期待値データ等を内蔵
して、これにより試験を行い、外部のテスタを用意せず
に済ませるか、またはテスタの機能を大幅に軽減するこ
とにより、試験を行う方法がある。
【０００４】後者の試験方法の例として、図４に示すよ
うな特開昭５８−８５５４５号公報に記載されているも
のがある。図４の半導体装置は、半導体集積回路基板３
０の上に、外部からのテストデータを入力する入力端子
４７と、前記テストデータを受けて所定の信号処理を実
行して出力端子５３に処理結果を出力する半導体装置本
体部４１と、前記半導体装置本体部４１をテストするた
めのテストデータを格納した第１のメモリ４２と、前記
のテストデータ入力に対応して前記半導体装置本体部４
１から出力されると期待される期待値データとを格納し
た第２のメモリ５７と、前記半導体装置本体部４１のテ
ストを実行するとき、前記第１のメモリ４２に格納され
たテストデータを前記半導体装置本体部４１に与えるテ
スト制御回路４３と、前記第１のメモリに格納されたテ
ストデータを前記半導体装置本体部４１に入力したとき
に前記半導体装置本体部４１から出力される出力データ
と前記第２のメモリ５７に格納された期待値データとを
比較する比較回路５２とを備えている。
うな特開昭５８−８５５４５号公報に記載されているも
のがある。図４の半導体装置は、半導体集積回路基板３
０の上に、外部からのテストデータを入力する入力端子
４７と、前記テストデータを受けて所定の信号処理を実
行して出力端子５３に処理結果を出力する半導体装置本
体部４１と、前記半導体装置本体部４１をテストするた
めのテストデータを格納した第１のメモリ４２と、前記
のテストデータ入力に対応して前記半導体装置本体部４
１から出力されると期待される期待値データとを格納し
た第２のメモリ５７と、前記半導体装置本体部４１のテ
ストを実行するとき、前記第１のメモリ４２に格納され
たテストデータを前記半導体装置本体部４１に与えるテ
スト制御回路４３と、前記第１のメモリに格納されたテ
ストデータを前記半導体装置本体部４１に入力したとき
に前記半導体装置本体部４１から出力される出力データ
と前記第２のメモリ５７に格納された期待値データとを
比較する比較回路５２とを備えている。
【０００５】ここで、第１，第２のメモリ４２，５７
は、クロック信号を受けて作動するアドレスカウンタ５
８によって、アドレス制御されて、メモリ内のデータが
読み出される。読み出されたテストパターンは、マルチ
プレクサ（ＭＰＸ）５６を介して、本体４１に入力され
る。第２のメモリ５７から読み出された出力パターン
は、比較回路５２に与えられ、フリップフロップ（Ｆ
Ｆ）５５を介して与えられた本体４１の応答パターンと
比較される。この構成では、クロック信号は端子４９か
ら与えられ、制御信号は端子４８から与えられて、テス
ト制御回路４３は所定の制御信号を各部に供給する。こ
のため、入力端子４８，４９に与える信号をテスタに用
意すればよく、テスタ内の機能は簡素化される。
は、クロック信号を受けて作動するアドレスカウンタ５
８によって、アドレス制御されて、メモリ内のデータが
読み出される。読み出されたテストパターンは、マルチ
プレクサ（ＭＰＸ）５６を介して、本体４１に入力され
る。第２のメモリ５７から読み出された出力パターン
は、比較回路５２に与えられ、フリップフロップ（Ｆ
Ｆ）５５を介して与えられた本体４１の応答パターンと
比較される。この構成では、クロック信号は端子４９か
ら与えられ、制御信号は端子４８から与えられて、テス
ト制御回路４３は所定の制御信号を各部に供給する。こ
のため、入力端子４８，４９に与える信号をテスタに用
意すればよく、テスタ内の機能は簡素化される。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな半導体装置の構成は、半導体装置本体４１自体の欠
陥を発見しようとするものであるが、判定の信頼性は乏
しい。これは、検査をするための第１，第２のメモリ４
２，５７内の記憶データの信頼性が、本体１と同等程度
のものであることに起因する。例えば、第１のメモリ４
２内のデータに欠陥があると、本体４１の出力データは
当然第２のメモリ５７内のデータと一致せず、不良品と
判定されるが、この場合半導体装置本体４１にはなんら
欠陥がないこともあり、良品と判定されるべきところで
ある。また、第２のメモリ５７に欠陥がある場合も、良
品と判定されるべきところを、不良品と判定されてしま
う。
うな半導体装置の構成は、半導体装置本体４１自体の欠
陥を発見しようとするものであるが、判定の信頼性は乏
しい。これは、検査をするための第１，第２のメモリ４
２，５７内の記憶データの信頼性が、本体１と同等程度
のものであることに起因する。例えば、第１のメモリ４
２内のデータに欠陥があると、本体４１の出力データは
当然第２のメモリ５７内のデータと一致せず、不良品と
判定されるが、この場合半導体装置本体４１にはなんら
欠陥がないこともあり、良品と判定されるべきところで
ある。また、第２のメモリ５７に欠陥がある場合も、良
品と判定されるべきところを、不良品と判定されてしま
う。
【０００７】従って、判定の信頼性は極めて乏しいもの
となり、しかも試験を行う側即ち第１，第２のメモリ４
２，５７の記憶データの欠陥を発見する手段がなんらな
いことは特に問題であり、実施性に乏しい。
となり、しかも試験を行う側即ち第１，第２のメモリ４
２，５７の記憶データの欠陥を発見する手段がなんらな
いことは特に問題であり、実施性に乏しい。
【０００８】以上のような諸問題等に鑑み、本発明は次
の課題を掲げる。（１）同一の基板内に形成された試験
回路の信頼性を、本体の信頼性と比較して、かなり高い
ものとすること。（２）試験専用の外部端子（ピン）の
増加を少なくし、テスタの端子との整合性を高めるこ
と。（３）互いに相違する試験回路を使用して、少なく
とも二重の試験が行えるような回路構成とすること。
（４）判定信号が極めて単純な出力信号となるようにす
ること。（５）半導体装置の製造歩留りの無意味な低下
を防止するようにすること。（６）試験回路が不良であ
ることが分っても、半導体装置本体の試験が行えるよう
にすること。（７）試験時間が短縮されるようにするこ
と。（８）半導体装置本体の信頼性の高いものを供給で
きるようにすること。（９）テスタと接続する場合に、
複雑なインターフェイスを必要としないように、バラン
ス良く半導体装置側にテストの役割りを分担させるよう
にすること。（１０）半導体装置を製造後にテスト項目
を変更したい場合には、直ちに外部から入力できるよう
に構成すること。
の課題を掲げる。（１）同一の基板内に形成された試験
回路の信頼性を、本体の信頼性と比較して、かなり高い
ものとすること。（２）試験専用の外部端子（ピン）の
増加を少なくし、テスタの端子との整合性を高めるこ
と。（３）互いに相違する試験回路を使用して、少なく
とも二重の試験が行えるような回路構成とすること。
（４）判定信号が極めて単純な出力信号となるようにす
ること。（５）半導体装置の製造歩留りの無意味な低下
を防止するようにすること。（６）試験回路が不良であ
ることが分っても、半導体装置本体の試験が行えるよう
にすること。（７）試験時間が短縮されるようにするこ
と。（８）半導体装置本体の信頼性の高いものを供給で
きるようにすること。（９）テスタと接続する場合に、
複雑なインターフェイスを必要としないように、バラン
ス良く半導体装置側にテストの役割りを分担させるよう
にすること。（１０）半導体装置を製造後にテスト項目
を変更したい場合には、直ちに外部から入力できるよう
に構成すること。
【０００９】
【課題を解決するための手段】前記課題を解決するため
本発明は、試験対象となる半導体装置本体部と、前記半
導体装置本体部に与えるテストデータ及び前記テストデ
ータの誤りを検査するためのデータを格納したメモリ
と、前記テストデータを読み出して前記半導体装置本体
部に入力するように制御するテスト制御回路と、前記メ
モリに記憶したテストデータが誤って記憶されているか
否かを検査するテストデータ検査回路とが、同じ半導体
集積回路基板上に形成されていることを特徴とする半導
体装置とした。
本発明は、試験対象となる半導体装置本体部と、前記半
導体装置本体部に与えるテストデータ及び前記テストデ
ータの誤りを検査するためのデータを格納したメモリ
と、前記テストデータを読み出して前記半導体装置本体
部に入力するように制御するテスト制御回路と、前記メ
モリに記憶したテストデータが誤って記憶されているか
否かを検査するテストデータ検査回路とが、同じ半導体
集積回路基板上に形成されていることを特徴とする半導
体装置とした。
【００１０】また、試験対象となる半導体装置本体部
と、前記半導体装置本体部に与えるテストデータ及び前
記テストデータに対応して前記半導体装置本体部から得
られると期待される期待値データを記憶したメモリと、
前記テストデータを読み出して前記半導体装置本体に入
力するように制御するテスト制御回路と、前記メモリに
記憶したテストデータを半導体装置本体部に与えたとき
に出力される出力データと前記メモリに記憶された期待
値データとを比較照合して検査する一致回路とが、同じ
半導体集積回路基板上に形成されていることを特徴とす
る半導体装置とし、また、前記の半導体装置の各々につ
いて、外部から入力されるシリアル形式のテストデータ
をシリアル形式から並列形式に変換する直並列変換回路
を前記半導体集積回路基板上に形成し、前記直並列変換
回路からのテストデータ出力と前記テストデータを記憶
したメモリからのテストデータ出力を前記テスト制御回
路によりセレクタを制御して選択出力し、前記半導体装
置本体部に与えるようにようにした。
と、前記半導体装置本体部に与えるテストデータ及び前
記テストデータに対応して前記半導体装置本体部から得
られると期待される期待値データを記憶したメモリと、
前記テストデータを読み出して前記半導体装置本体に入
力するように制御するテスト制御回路と、前記メモリに
記憶したテストデータを半導体装置本体部に与えたとき
に出力される出力データと前記メモリに記憶された期待
値データとを比較照合して検査する一致回路とが、同じ
半導体集積回路基板上に形成されていることを特徴とす
る半導体装置とし、また、前記の半導体装置の各々につ
いて、外部から入力されるシリアル形式のテストデータ
をシリアル形式から並列形式に変換する直並列変換回路
を前記半導体集積回路基板上に形成し、前記直並列変換
回路からのテストデータ出力と前記テストデータを記憶
したメモリからのテストデータ出力を前記テスト制御回
路によりセレクタを制御して選択出力し、前記半導体装
置本体部に与えるようにようにした。
【００１１】また、テストデータ検査回路により前記メ
モリに格納されているテストデータに誤りが検出された
ときには、前記直並列変換回路からのテストデータ出力
を選択して前記半導体装置本体部に与えて試験するよう
にしたことを特徴とする半導体装置の試験方法とした。
モリに格納されているテストデータに誤りが検出された
ときには、前記直並列変換回路からのテストデータ出力
を選択して前記半導体装置本体部に与えて試験するよう
にしたことを特徴とする半導体装置の試験方法とした。
【００１２】
【実施例】本発明の第１の実施例のブロック図を示す図
１を参照すると、この実施例の半導体装置は、演算処理
等を行うロジック回路や一時記憶メモリ，ＲＯＭ等を含
み、装置本来の機能を有するように構成された半導体装
置本体１と、この本体１の試験に必要なテストデータを
記憶させたテスト専用ＲＯＭ２と、このＲＯＭ２内の記
憶データに欠陥があるか否かを検査する検査回路４と、
複数からなる入力端子８のうちの一端子から入力された
シリアルなテストデータをパラレルデータに変換する直
並列変換回路５と、この変換回路５の出力とテスト専用
ＲＯＭ２の記憶データとのうちどちらかを選択して本体
１に出力するセレクタ６と、セレクタ６，直並列変換回
路５，テスト専用ＲＯＭ２，本体１等に、一連の試験を
行うために必要とする制御信号を出力するテスト制御回
路３とを半導体基板３１上に備える。
１を参照すると、この実施例の半導体装置は、演算処理
等を行うロジック回路や一時記憶メモリ，ＲＯＭ等を含
み、装置本来の機能を有するように構成された半導体装
置本体１と、この本体１の試験に必要なテストデータを
記憶させたテスト専用ＲＯＭ２と、このＲＯＭ２内の記
憶データに欠陥があるか否かを検査する検査回路４と、
複数からなる入力端子８のうちの一端子から入力された
シリアルなテストデータをパラレルデータに変換する直
並列変換回路５と、この変換回路５の出力とテスト専用
ＲＯＭ２の記憶データとのうちどちらかを選択して本体
１に出力するセレクタ６と、セレクタ６，直並列変換回
路５，テスト専用ＲＯＭ２，本体１等に、一連の試験を
行うために必要とする制御信号を出力するテスト制御回
路３とを半導体基板３１上に備える。
【００１３】ここで、試験対象となる半導体装置本体１
の回路は、通常モードで動作するすべての回路が含まれ
ることが望ましいが、特に重点的に試験を行う必要のあ
る回路に限定されてもよい。入力端子７は、例えば１２
ビットデータが入力される場合は１２本からなり、出力
端子１０も１２本からなる。本体１を機能させる制御信
号発生回路は、通常モード動作の場合は図示されておら
ず、試験モード動作の場合はテスト制御回路３が利用さ
れる。このテスト制御回路３には、クロック信号が入力
される端子９と制御信号又はテストデータが入力される
複数の端子８とが接続される。制御信号を入力するかテ
ストデータを入力するかは、複数の端子８の入力信号の
組み合わせによって決定され、テストデータが入力され
る場合は、これを直並列変換回路５へ出力する。試験を
行う際に入力端子７からテストデータが入力される場合
（後述の第２のテストモード時）には、試験に必要なデ
ータをより迅速に確保するため、入力端子８からもテス
トデータがシリアル信号として入力され、並列に変換さ
れ、セレクタ６を介して本体１に入力される。通常モー
ド時には、上述した試験回路は必要でないため、本体１
に支障を与えないように、入力出力関係をカットすべ
く、インターフェイスが用意されるが、図示していな
い。逆に試験モードに設定された場合には、テスト制御
回路３からの制御信号、セレクタ６からのテストデータ
が本体１に印加さるように、選択される。
の回路は、通常モードで動作するすべての回路が含まれ
ることが望ましいが、特に重点的に試験を行う必要のあ
る回路に限定されてもよい。入力端子７は、例えば１２
ビットデータが入力される場合は１２本からなり、出力
端子１０も１２本からなる。本体１を機能させる制御信
号発生回路は、通常モード動作の場合は図示されておら
ず、試験モード動作の場合はテスト制御回路３が利用さ
れる。このテスト制御回路３には、クロック信号が入力
される端子９と制御信号又はテストデータが入力される
複数の端子８とが接続される。制御信号を入力するかテ
ストデータを入力するかは、複数の端子８の入力信号の
組み合わせによって決定され、テストデータが入力され
る場合は、これを直並列変換回路５へ出力する。試験を
行う際に入力端子７からテストデータが入力される場合
（後述の第２のテストモード時）には、試験に必要なデ
ータをより迅速に確保するため、入力端子８からもテス
トデータがシリアル信号として入力され、並列に変換さ
れ、セレクタ６を介して本体１に入力される。通常モー
ド時には、上述した試験回路は必要でないため、本体１
に支障を与えないように、入力出力関係をカットすべ
く、インターフェイスが用意されるが、図示していな
い。逆に試験モードに設定された場合には、テスト制御
回路３からの制御信号、セレクタ６からのテストデータ
が本体１に印加さるように、選択される。
【００１４】ここで、検査回路４の一例を示す図３を参
照すると、この検査回路は、例えば８ビットデータ２０
と１ビットのパリティビット２３とがテスト専用ＲＯＭ
２から入力される９ビットのレジスタ２４と、計８個か
らなる２入力の排他的論理和（Ｅｘｃｌｕｓｉｖｅ Ｏ
Ｒ）ゲート２１と、唯一つの出力端子２２とを有する。
例えば８ビットデータ２０の論理１の合計が偶数の場合
には、パリティビット２３を論理１に設定すると共に、
８ビットデータ２０の論理１の合計が奇数の場合には、
パリティビット２３を論理０に設定して、あらかじめテ
スト専用ＲＯＭ２に記憶してある。従って、ＲＯＭ２に
は、正常であれば論理１の合計が常に奇数となるように
記憶されている。２入力ＥＸ／ＯＲ２１のゲートの出力
端子２２には、正常であれば論理１レベルが出力され、
８ビットデータ中に１ビット等の誤記憶があれば、出力
端子２２には論理０レベルが出力され、この信号は出力
端子１１をモニターすれば直ちに判別できる。一連の８
ビットデータが連続的に検査回路４に入力されて判定結
果が出力されるので、出力端子１１を検査するテスタで
は、一連の判定結果を記憶して、アドレスデータと比較
することにより、誤記憶されているメモリ・セルが特定
できるが、１ビットでも誤記憶されていれば、このテス
ト専用ＲＯＭ２を不良と判断するのであれば、特定の必
要はない。
照すると、この検査回路は、例えば８ビットデータ２０
と１ビットのパリティビット２３とがテスト専用ＲＯＭ
２から入力される９ビットのレジスタ２４と、計８個か
らなる２入力の排他的論理和（Ｅｘｃｌｕｓｉｖｅ Ｏ
Ｒ）ゲート２１と、唯一つの出力端子２２とを有する。
例えば８ビットデータ２０の論理１の合計が偶数の場合
には、パリティビット２３を論理１に設定すると共に、
８ビットデータ２０の論理１の合計が奇数の場合には、
パリティビット２３を論理０に設定して、あらかじめテ
スト専用ＲＯＭ２に記憶してある。従って、ＲＯＭ２に
は、正常であれば論理１の合計が常に奇数となるように
記憶されている。２入力ＥＸ／ＯＲ２１のゲートの出力
端子２２には、正常であれば論理１レベルが出力され、
８ビットデータ中に１ビット等の誤記憶があれば、出力
端子２２には論理０レベルが出力され、この信号は出力
端子１１をモニターすれば直ちに判別できる。一連の８
ビットデータが連続的に検査回路４に入力されて判定結
果が出力されるので、出力端子１１を検査するテスタで
は、一連の判定結果を記憶して、アドレスデータと比較
することにより、誤記憶されているメモリ・セルが特定
できるが、１ビットでも誤記憶されていれば、このテス
ト専用ＲＯＭ２を不良と判断するのであれば、特定の必
要はない。
【００１５】検査回路４としては、図３のような回路で
よいが、この他に、８ビット内の論理１を計数して、奇
数か偶数かを判別することにより、欠陥を判定するよう
にしてもよい。
よいが、この他に、８ビット内の論理１を計数して、奇
数か偶数かを判別することにより、欠陥を判定するよう
にしてもよい。
【００１６】テスト専用ＲＯＭ２には、半導体装置本体
１のテストに用いられるテストデータと、検査回路４が
テストデータの誤りを検査するための検査データとが格
納されており、テスト制御回路３から与えられるアドレ
ス信号に応じて、テストデータをセレクタ６に供給し、
また、テストデータとテストデータの誤りを検査するた
めの検査データを検査回路４に供給する。テスト制御回
路３は、外部端子８から入力される制御信号と外部端子
９から入力されるクロック信号とによって、テスト専用
ＲＯＭ２のアドレス信号、直並列変換回路５のシリアル
信号、セレクタ６の制御信号、及び半導体装置本体１の
動作モードを制御する。検査回路４は、テスト専用ＲＯ
Ｍ２に格納されている検査データを利用して、テスト専
用ＲＯＭ２に記憶されているテストデータに誤りがない
かどうかを検査して、検査結果を外部端子１１に出力す
る。外部端子８から入力されるシリアル形式のテストデ
ータは、テスト制御回路３を経由して直並列変換回路５
に入力され、パラレル形式の信号に変換してセレクタ６
に入力される。セレクタ６は、テスト制御回路３からの
制御信号により、テスト専用ＲＯＭ２からのテストデー
タと直並列変換回路５からのテストデータとを切り換え
て、半導体装置本体１に供給する。
１のテストに用いられるテストデータと、検査回路４が
テストデータの誤りを検査するための検査データとが格
納されており、テスト制御回路３から与えられるアドレ
ス信号に応じて、テストデータをセレクタ６に供給し、
また、テストデータとテストデータの誤りを検査するた
めの検査データを検査回路４に供給する。テスト制御回
路３は、外部端子８から入力される制御信号と外部端子
９から入力されるクロック信号とによって、テスト専用
ＲＯＭ２のアドレス信号、直並列変換回路５のシリアル
信号、セレクタ６の制御信号、及び半導体装置本体１の
動作モードを制御する。検査回路４は、テスト専用ＲＯ
Ｍ２に格納されている検査データを利用して、テスト専
用ＲＯＭ２に記憶されているテストデータに誤りがない
かどうかを検査して、検査結果を外部端子１１に出力す
る。外部端子８から入力されるシリアル形式のテストデ
ータは、テスト制御回路３を経由して直並列変換回路５
に入力され、パラレル形式の信号に変換してセレクタ６
に入力される。セレクタ６は、テスト制御回路３からの
制御信号により、テスト専用ＲＯＭ２からのテストデー
タと直並列変換回路５からのテストデータとを切り換え
て、半導体装置本体１に供給する。
【００１７】半導体装置本体１のテストモードの動作
は、外部端子８・外部端子９を操作して、テスト制御回
路３を動作させ、半導体装置本体１の制御信号をテスト
モードに設定することにより、半導体装置本体１をテス
トモードに設定し、セレクタ６からのテストデータによ
って信号処理を行い、その結果を外部端子１０に出力す
る。
は、外部端子８・外部端子９を操作して、テスト制御回
路３を動作させ、半導体装置本体１の制御信号をテスト
モードに設定することにより、半導体装置本体１をテス
トモードに設定し、セレクタ６からのテストデータによ
って信号処理を行い、その結果を外部端子１０に出力す
る。
【００１８】通常のテストモードでは、セレクタ６はテ
スト専用ＲＯＭ２からのテストデータを半導体装置本体
１に入力するように、テスト制御回路３によって設定さ
れている。
スト専用ＲＯＭ２からのテストデータを半導体装置本体
１に入力するように、テスト制御回路３によって設定さ
れている。
【００１９】本実施例の半導体装置の試験方法として、
第１のテストモードと第２のテストモードとが用意され
ている。まず、第１のテストモードについて説明する。
外部端子９から入力されるクロック信号により、テスト
制御回路３は、テスト専用ＲＯＭ２のアドレス信号を設
定し、半導体装置本体１にテストデータを入力し、テス
ト専用ＲＯＭ２に書き込まれているテストデータによっ
て信号処理を行い、その結果を外部端子１０に出力す
る。このとき、外部端子１０から出力される信号が、テ
スト専用ＲＯＭ２から与えられるテストデータによる信
号処理の期待値と一致しているか否かにより、半導体装
置本体１のテストの判定を行う。この隙外部端子１０と
ともに、検査回路４の検査結果が出力される外部端子１
１も監視し、テスト専用ＲＯＭ２に書き込まれているテ
ストデータに誤りが無いかを判定する。外部端子９から
入力されるクロック信号により、テスト制御回路３はテ
スト専用ＲＯＭ２のアドレス信号を更新し、テストデー
タを半導体装置本体１に与えることによって、順次半導
体装置本体１のテストを行う。
第１のテストモードと第２のテストモードとが用意され
ている。まず、第１のテストモードについて説明する。
外部端子９から入力されるクロック信号により、テスト
制御回路３は、テスト専用ＲＯＭ２のアドレス信号を設
定し、半導体装置本体１にテストデータを入力し、テス
ト専用ＲＯＭ２に書き込まれているテストデータによっ
て信号処理を行い、その結果を外部端子１０に出力す
る。このとき、外部端子１０から出力される信号が、テ
スト専用ＲＯＭ２から与えられるテストデータによる信
号処理の期待値と一致しているか否かにより、半導体装
置本体１のテストの判定を行う。この隙外部端子１０と
ともに、検査回路４の検査結果が出力される外部端子１
１も監視し、テスト専用ＲＯＭ２に書き込まれているテ
ストデータに誤りが無いかを判定する。外部端子９から
入力されるクロック信号により、テスト制御回路３はテ
スト専用ＲＯＭ２のアドレス信号を更新し、テストデー
タを半導体装置本体１に与えることによって、順次半導
体装置本体１のテストを行う。
【００２０】外部端子１１に出力される検査回路４の検
査結果により、テスト専用ＲＯＭ２に書き込まれている
テストデータに誤りが発見されない場合には、出力端子
１０から得られた本体１の処理後のデータと、テスタ内
に用意された期待値データとが照合され、双方のデータ
が一致していれば、この半導体装置３１は、良品と判定
され、出荷対象となるが、双方のデータが不一致であれ
ば、半導体装置本体１を不良回路とみなし、この半導体
装置３１は廃棄される。以上で、第１のテストモードに
おける試験が終了する。
査結果により、テスト専用ＲＯＭ２に書き込まれている
テストデータに誤りが発見されない場合には、出力端子
１０から得られた本体１の処理後のデータと、テスタ内
に用意された期待値データとが照合され、双方のデータ
が一致していれば、この半導体装置３１は、良品と判定
され、出荷対象となるが、双方のデータが不一致であれ
ば、半導体装置本体１を不良回路とみなし、この半導体
装置３１は廃棄される。以上で、第１のテストモードに
おける試験が終了する。
【００２１】次に、テスト専用ＲＯＭ２に欠陥が発見さ
れた場合を第２のテストモードとして、以下の試験を行
う。外部端子１１に出力される検査回路４の検査結果に
より、テスト専用ＲＯＭ２に書き込まれているテストデ
ータに誤りが発見された場合には、その項目のテスト結
果を無効とし、複数の外部端子８の特定の論理組み合わ
せにより、テスト制御回路３を第２のテストモードに設
定する。この場合は、直並列変換回路５の出力が、半導
体装置本体１に入力されるように、セレクタ６が設定さ
れ、半導体装置外部からテストデータを入力する第２の
テストモードに設定される。次に、外部端子８からテス
ト制御回路３を通して正常なテストデータをシリアル信
号で直並列変換回路５に転送し、半導体装置本体１に入
力することにより、正常なテストデータでのテストを行
う。出力端子１０から得られたデータが、テスタ内の期
待値データと一致していれば、本体１を良品とみなし、
この半導体装置を良品と判定する。不一致であれば、不
良品と判定する。
れた場合を第２のテストモードとして、以下の試験を行
う。外部端子１１に出力される検査回路４の検査結果に
より、テスト専用ＲＯＭ２に書き込まれているテストデ
ータに誤りが発見された場合には、その項目のテスト結
果を無効とし、複数の外部端子８の特定の論理組み合わ
せにより、テスト制御回路３を第２のテストモードに設
定する。この場合は、直並列変換回路５の出力が、半導
体装置本体１に入力されるように、セレクタ６が設定さ
れ、半導体装置外部からテストデータを入力する第２の
テストモードに設定される。次に、外部端子８からテス
ト制御回路３を通して正常なテストデータをシリアル信
号で直並列変換回路５に転送し、半導体装置本体１に入
力することにより、正常なテストデータでのテストを行
う。出力端子１０から得られたデータが、テスタ内の期
待値データと一致していれば、本体１を良品とみなし、
この半導体装置を良品と判定する。不一致であれば、不
良品と判定する。
【００２２】尚、第２のテストモードにおいては、テス
トに必要なデータが入力端子７からも入力され、端子８
からのシリアルデータがこれに加わるので、試験時間が
短縮される。
トに必要なデータが入力端子７からも入力され、端子８
からのシリアルデータがこれに加わるので、試験時間が
短縮される。
【００２３】検査回路４があるので、テスト専用ＲＯＭ
２内のデータの信頼性が高まり、これにより行われる第
１のテストモードの試験の信頼性が向上する。
２内のデータの信頼性が高まり、これにより行われる第
１のテストモードの試験の信頼性が向上する。
【００２４】また、第１のテストモードで救済されなか
った場合には、第２のテストモードで試験できるよう
に、直並列変換回路５を使用できるので、誤って本体１
を不良と判定する危険性が極めて小さくなり、製造歩留
りを低下させることがない。
った場合には、第２のテストモードで試験できるよう
に、直並列変換回路５を使用できるので、誤って本体１
を不良と判定する危険性が極めて小さくなり、製造歩留
りを低下させることがない。
【００２５】また、不足するデータは、シリアル信号と
して入力した後にパラレル信号に変換するようにしてい
るので、この部分の端子数は一本で済む。
して入力した後にパラレル信号に変換するようにしてい
るので、この部分の端子数は一本で済む。
【００２６】テスト制御機能及びテスト専用データの記
憶機能を半導体装置側に分担させているので、テスタと
のマッチングが良好で、複雑なインターフェイスを必要
としない。
憶機能を半導体装置側に分担させているので、テスタと
のマッチングが良好で、複雑なインターフェイスを必要
としない。
【００２７】尚、第１のテストモードで良品と判定され
た半導体装置を、さらに第２のテストモードで試験する
ことができるから、この場合は極めて信頼性の高い半導
体装置本体が供給できる。
た半導体装置を、さらに第２のテストモードで試験する
ことができるから、この場合は極めて信頼性の高い半導
体装置本体が供給できる。
【００２８】また、半導体装置外部よりテストデータを
与えることが可能なため、半導体装置製造後にテスト項
目の追加を行うことができるという利点もある。
与えることが可能なため、半導体装置製造後にテスト項
目の追加を行うことができるという利点もある。
【００２９】本発明の第２の実施例のブロック図を示す
図２を参照すると、この実施例の半導体集積回路基板３
２は、一致回路１２を設けたこととテスト専用ＲＯＭ２
に期待値データも記憶させたこと以外、上記第１の実施
例と共通するため、共通した構成・効果の説明を省く。
図２を参照すると、この実施例の半導体集積回路基板３
２は、一致回路１２を設けたこととテスト専用ＲＯＭ２
に期待値データも記憶させたこと以外、上記第１の実施
例と共通するため、共通した構成・効果の説明を省く。
【００３０】検査回路４は、テスト専用ＲＯＭ２内のテ
ストデータだけでなく、期待値データの検査も行う。
ストデータだけでなく、期待値データの検査も行う。
【００３１】一致回路１２は、テスト専用ＲＯＭ２内の
期待値データと本体１から出力されたデータとの比較を
行い、一致していれば出力端子１０に論理１又は０を出
力する。この一致回路２は、例えば一方のデータの補数
をとり、これと他方のデータとを加算することにより、
加算値が論理０以外を不一致とする回路で達成させる。
期待値データと本体１から出力されたデータとの比較を
行い、一致していれば出力端子１０に論理１又は０を出
力する。この一致回路２は、例えば一方のデータの補数
をとり、これと他方のデータとを加算することにより、
加算値が論理０以外を不一致とする回路で達成させる。
【００３２】この実施例によれば、期待値データをテス
タ側に用意する必要がなく、また一致・不一致を検査す
る回路もテスタ側に用意する必要がないため、テスタと
のマッチング性がより良好となる。
タ側に用意する必要がなく、また一致・不一致を検査す
る回路もテスタ側に用意する必要がないため、テスタと
のマッチング性がより良好となる。
【００３３】尚、テスト専用ＲＯＭ２に書き込まれてい
るテストデータの検査手段は、図３に示したパリティチ
ェックの他に、チェックサム等の各種手段がある。
るテストデータの検査手段は、図３に示したパリティチ
ェックの他に、チェックサム等の各種手段がある。
【００３４】図１，図２中の矢印は、データの流れを太
線で、制御信号の流れを細線で示している。
線で、制御信号の流れを細線で示している。
【００３５】
【発明の効果】以上説明した通り、本発明によれば、テ
スト専用ＲＯＭのデータを検査する検査回路や、テスト
制御回路から与えられたシリアル信号をパラレル信号に
変換する直並列変換回路等を内蔵した事により、外部端
子の増加やテスト時間の増加を防ぐ事ができるととも
に、半導体装置に内蔵されたテスト専用ＲＯＭに欠陥が
あった場合には、半導体装置外部よりテストデータを与
えることにより半導体装置本体のテストを行い、テスト
専用ＲＯＭの欠陥による半導体装置の歩留まり低下を防
ぐことが可能になる等の効果が得られ、上記課題がこと
ごとく達成される。
スト専用ＲＯＭのデータを検査する検査回路や、テスト
制御回路から与えられたシリアル信号をパラレル信号に
変換する直並列変換回路等を内蔵した事により、外部端
子の増加やテスト時間の増加を防ぐ事ができるととも
に、半導体装置に内蔵されたテスト専用ＲＯＭに欠陥が
あった場合には、半導体装置外部よりテストデータを与
えることにより半導体装置本体のテストを行い、テスト
専用ＲＯＭの欠陥による半導体装置の歩留まり低下を防
ぐことが可能になる等の効果が得られ、上記課題がこと
ごとく達成される。
【００３６】
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】本発明の第２の実施例を示すブロック図であ
る。
る。
【図３】図１又は図２で用いられる検査回路のブロック
図である。
図である。
【図４】従来の半導体装置のブロック図である。
１，４１ 半導体装置本体 ２ テスト専用ＲＯＭ ３，４３ テスト制御回路 ４ 検査回路 ５ 直並列変換回路 ６ セレクタ ７，８，９，１０，１１，１３，２２，４７，４８，４
９，５３，５０ 端子 １２ 一致回路 ２０ ８ビットデータ ２１ ２入力ＥＸ／ＯＲゲート ２３ パリティビット ２４ レジスタ ３０，３１，３２ 半導体集積回路基板 ４２，５７ メモリ ５２ 比較回路 ５５ フリップフロップ ５６ マルチプレクサ（ＭＰＸ） ５８ アドレスカウンタ
９，５３，５０ 端子 １２ 一致回路 ２０ ８ビットデータ ２１ ２入力ＥＸ／ＯＲゲート ２３ パリティビット ２４ レジスタ ３０，３１，３２ 半導体集積回路基板 ４２，５７ メモリ ５２ 比較回路 ５５ フリップフロップ ５６ マルチプレクサ（ＭＰＸ） ５８ アドレスカウンタ
Claims (6)
- 【請求項１】 試験対象となる半導体装置本体部と、前
記半導体装置本体部に与えるテストデータを格納したメ
モリと、前記テストデータを読み出して前記半導体装置
本体部に入力するように制御するテスト制御回路と、前
記メモリに記憶したテストデータが誤って記憶されてい
るか否かを検査する検査回路とが、同じ半導体集積回路
基板上に形成されていることを特徴とする半導体装置。 - 【請求項２】 外部から入力されるシリアル形式のテス
トデータをシリアル形式から並列形式に変換する直並列
変換回路と、前記直並列変換回路からのテストデータ出
力と前記テストデータを記憶したメモリからのテストデ
ータ出力を選択出力するセレクタとを前記半導体集積回
路基板上に形成し、前記直並列変換回路手段からのテス
トデータ出力と前記テストデータを記憶したメモリから
のテストデータ出力を、前記テスト制御回路により前記
セレクタを制御して選択出力し、前記半導体装置本体部
に与えるようにしたことを特徴とする請求項１記載の半
導体装置。 - 【請求項３】 前記テストデータを記憶した前記のメモ
リに前記テストデータの誤りを検査するためのデータを
格納したことを特徴とする請求項１または請求項２記載
の半導体装置。 - 【請求項４】 試験対象となる半導体装置本体部と、前
記半導体装置本体部に与えるテストデータ及び前記テス
トデータに対応して前記半導体装置本体部から得られる
と期待される期待値データとを記憶したメモリと、前記
テストデータを読み出して前記半導体装置本体部に入力
するように制御するテスト制御回路と、前記メモリに記
憶した前記テストデータを前記半導体装置本体部に与え
たときに出力されるデータと前記メモリに記憶された期
待値データとを比較照合して検査する一致回路と、前記
メモリに記憶したテストデータ及び期待値データが誤っ
て記憶されているか否かを検査する検査回路とが、同じ
半導体集積回路基板上に形成されていることを特徴とす
る半導体装置。 - 【請求項５】 外部から入力されるシリアル形式のテス
トデータをシリアル形式から並列形式に変換する直並列
変換回路と、前記直並列変換回路からのテストデータ出
力と前記テストデータを記憶したメモリからのテストデ
ータ出力を選 択出力するセレクタとを前記半導体集積回
路基板上に形成し、前記直並列変換回路手段からのテス
トデータ出力と前記テストデータを記憶した前記メモリ
からのテストデータ出力を前記テスト制御回路により前
記セレクタを制御して選択出力し、前記半導体装置本体
部に与えるようにしたことを特徴とする請求項４記載の
半導体装置。 - 【請求項６】 請求項２または請求項５記載の半導体装
置において、前記検査回路により前記メモリに格納され
ているテストデータに誤りが検出されたときには、前記
直並列変換回路からのテストデータ出力を前記セレクタ
により選択して、前記半導体装置本体部に与えて試験す
るようにしたことを特徴とする半導体装置の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6294411A JP2735010B2 (ja) | 1994-11-29 | 1994-11-29 | 半導体装置及びその試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6294411A JP2735010B2 (ja) | 1994-11-29 | 1994-11-29 | 半導体装置及びその試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08152459A JPH08152459A (ja) | 1996-06-11 |
| JP2735010B2 true JP2735010B2 (ja) | 1998-04-02 |
Family
ID=17807408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6294411A Expired - Lifetime JP2735010B2 (ja) | 1994-11-29 | 1994-11-29 | 半導体装置及びその試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2735010B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11501846B2 (en) | 2020-09-09 | 2022-11-15 | Samsung Electronics Co., Ltd. | Semiconductor memory device, method of testing the same and test system |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105093094B (zh) * | 2015-09-16 | 2017-10-17 | 中国人民解放军国防科学技术大学 | 芯片上电可靠性自动检测装置和检测方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01260375A (ja) * | 1988-04-12 | 1989-10-17 | Fujitsu Ltd | モニター機能付ｌｓｉ回路 |
| JPH0493675A (ja) * | 1990-08-03 | 1992-03-26 | Fujitsu Ltd | 故障診断機構を持つ集積回路 |
-
1994
- 1994-11-29 JP JP6294411A patent/JP2735010B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11501846B2 (en) | 2020-09-09 | 2022-11-15 | Samsung Electronics Co., Ltd. | Semiconductor memory device, method of testing the same and test system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08152459A (ja) | 1996-06-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7797591B2 (en) | Semiconductor integrated circuit, design support software system, and automatic test pattern generation system | |
| US7266028B1 (en) | Method and apparatus for bit mapping memories in programmable logic device integrated circuits during at-speed testing | |
| JPH0645451A (ja) | 半導体記憶装置 | |
| KR20010014921A (ko) | 가변 데이터를 가진 온 칩 데이터 비교기와 비교결과 압축방법 | |
| JP2010123159A (ja) | 半導体集積回路 | |
| JP4481588B2 (ja) | 半導体集積回路装置 | |
| US20130051158A1 (en) | Integrated circuit, testing apparatus for integrated circuit, and method of testing integrated circuit | |
| JP3811528B2 (ja) | 多重ビットテスト用のメモリテストシステム | |
| JPH1116393A (ja) | テスト回路 | |
| JP2735010B2 (ja) | 半導体装置及びその試験方法 | |
| JP2007272982A (ja) | 半導体記憶装置およびその検査方法 | |
| US20090094494A1 (en) | Semiconductor integrated circuit and method of testing same | |
| US5513189A (en) | Boundary scan system with improved error reporting using sentinel bit patterns | |
| JPH10302499A (ja) | メモリ内蔵半導体集積回路のテスト方法 | |
| JP4618829B2 (ja) | 半導体集積回路装置 | |
| JP4428829B2 (ja) | 半導体集積回路 | |
| JP3538334B2 (ja) | メモリテスト方法、メモリテスト回路及び半導体集積回路 | |
| JP2006139908A (ja) | 多様なパターンデータが書き込み可能な半導体メモリ素子およびその電気的検査方法 | |
| JP2004317221A (ja) | Ｆｐｇａ搭載ボードのテスト方法とテスト装置 | |
| JP2000322898A (ja) | 半導体集積回路装置 | |
| JP2002196047A (ja) | Ｂｉｓｔ回路内蔵半導体集積回路装置およびテスト方法 | |
| JPH09153297A (ja) | 半導体記憶装置の試験方法 | |
| JPH1196793A (ja) | 半導体メモリ試験装置 | |
| US6345005B2 (en) | Integrated circuit with efficient testing arrangement | |
| JP2004069642A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971202 |