JP2735010B2 - 半導体装置及びその試験方法 - Google Patents
半導体装置及びその試験方法Info
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- JP2735010B2 JP2735010B2 JP6294411A JP29441194A JP2735010B2 JP 2735010 B2 JP2735010 B2 JP 2735010B2 JP 6294411 A JP6294411 A JP 6294411A JP 29441194 A JP29441194 A JP 29441194A JP 2735010 B2 JP2735010 B2 JP 2735010B2
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Description
【0001】
【産業上の利用分野】本発明は半導体装置及びその試験
方法に係り、特にテスト用データをROMで内蔵した半
導体装置とその検査方法に関する。
方法に係り、特にテスト用データをROMで内蔵した半
導体装置とその検査方法に関する。
【0002】
【従来の技術】単一の半導体基板上に集積されたメモリ
やデジタル論理回路等の各種機能を備えた半導体装置
が、所望の機能を有しているか否かを試験するため、こ
の半導体装置にテスタを接続して、所定のデータを入力
し、出力されたデータをテスタ内に容易された期待値デ
ータと比較して、一致していれば良品と判定する方法が
ある。
やデジタル論理回路等の各種機能を備えた半導体装置
が、所望の機能を有しているか否かを試験するため、こ
の半導体装置にテスタを接続して、所定のデータを入力
し、出力されたデータをテスタ内に容易された期待値デ
ータと比較して、一致していれば良品と判定する方法が
ある。
【0003】この方法とは別に、同一の半導体基板内に
テストデータやテスト制御機能、期待値データ等を内蔵
して、これにより試験を行い、外部のテスタを用意せず
に済ませるか、またはテスタの機能を大幅に軽減するこ
とにより、試験を行う方法がある。
テストデータやテスト制御機能、期待値データ等を内蔵
して、これにより試験を行い、外部のテスタを用意せず
に済ませるか、またはテスタの機能を大幅に軽減するこ
とにより、試験を行う方法がある。
【0004】後者の試験方法の例として、図4に示すよ
うな特開昭58−85545号公報に記載されているも
のがある。図4の半導体装置は、半導体集積回路基板3
0の上に、外部からのテストデータを入力する入力端子
47と、前記テストデータを受けて所定の信号処理を実
行して出力端子53に処理結果を出力する半導体装置本
体部41と、前記半導体装置本体部41をテストするた
めのテストデータを格納した第1のメモリ42と、前記
のテストデータ入力に対応して前記半導体装置本体部4
1から出力されると期待される期待値データとを格納し
た第2のメモリ57と、前記半導体装置本体部41のテ
ストを実行するとき、前記第1のメモリ42に格納され
たテストデータを前記半導体装置本体部41に与えるテ
スト制御回路43と、前記第1のメモリに格納されたテ
ストデータを前記半導体装置本体部41に入力したとき
に前記半導体装置本体部41から出力される出力データ
と前記第2のメモリ57に格納された期待値データとを
比較する比較回路52とを備えている。
うな特開昭58−85545号公報に記載されているも
のがある。図4の半導体装置は、半導体集積回路基板3
0の上に、外部からのテストデータを入力する入力端子
47と、前記テストデータを受けて所定の信号処理を実
行して出力端子53に処理結果を出力する半導体装置本
体部41と、前記半導体装置本体部41をテストするた
めのテストデータを格納した第1のメモリ42と、前記
のテストデータ入力に対応して前記半導体装置本体部4
1から出力されると期待される期待値データとを格納し
た第2のメモリ57と、前記半導体装置本体部41のテ
ストを実行するとき、前記第1のメモリ42に格納され
たテストデータを前記半導体装置本体部41に与えるテ
スト制御回路43と、前記第1のメモリに格納されたテ
ストデータを前記半導体装置本体部41に入力したとき
に前記半導体装置本体部41から出力される出力データ
と前記第2のメモリ57に格納された期待値データとを
比較する比較回路52とを備えている。
【0005】ここで、第1,第2のメモリ42,57
は、クロック信号を受けて作動するアドレスカウンタ5
8によって、アドレス制御されて、メモリ内のデータが
読み出される。読み出されたテストパターンは、マルチ
プレクサ(MPX)56を介して、本体41に入力され
る。第2のメモリ57から読み出された出力パターン
は、比較回路52に与えられ、フリップフロップ(F
F)55を介して与えられた本体41の応答パターンと
比較される。この構成では、クロック信号は端子49か
ら与えられ、制御信号は端子48から与えられて、テス
ト制御回路43は所定の制御信号を各部に供給する。こ
のため、入力端子48,49に与える信号をテスタに用
意すればよく、テスタ内の機能は簡素化される。
は、クロック信号を受けて作動するアドレスカウンタ5
8によって、アドレス制御されて、メモリ内のデータが
読み出される。読み出されたテストパターンは、マルチ
プレクサ(MPX)56を介して、本体41に入力され
る。第2のメモリ57から読み出された出力パターン
は、比較回路52に与えられ、フリップフロップ(F
F)55を介して与えられた本体41の応答パターンと
比較される。この構成では、クロック信号は端子49か
ら与えられ、制御信号は端子48から与えられて、テス
ト制御回路43は所定の制御信号を各部に供給する。こ
のため、入力端子48,49に与える信号をテスタに用
意すればよく、テスタ内の機能は簡素化される。
【0006】
【発明が解決しようとする課題】しかしながら、このよ
うな半導体装置の構成は、半導体装置本体41自体の欠
陥を発見しようとするものであるが、判定の信頼性は乏
しい。これは、検査をするための第1,第2のメモリ4
2,57内の記憶データの信頼性が、本体1と同等程度
のものであることに起因する。例えば、第1のメモリ4
2内のデータに欠陥があると、本体41の出力データは
当然第2のメモリ57内のデータと一致せず、不良品と
判定されるが、この場合半導体装置本体41にはなんら
欠陥がないこともあり、良品と判定されるべきところで
ある。また、第2のメモリ57に欠陥がある場合も、良
品と判定されるべきところを、不良品と判定されてしま
う。
うな半導体装置の構成は、半導体装置本体41自体の欠
陥を発見しようとするものであるが、判定の信頼性は乏
しい。これは、検査をするための第1,第2のメモリ4
2,57内の記憶データの信頼性が、本体1と同等程度
のものであることに起因する。例えば、第1のメモリ4
2内のデータに欠陥があると、本体41の出力データは
当然第2のメモリ57内のデータと一致せず、不良品と
判定されるが、この場合半導体装置本体41にはなんら
欠陥がないこともあり、良品と判定されるべきところで
ある。また、第2のメモリ57に欠陥がある場合も、良
品と判定されるべきところを、不良品と判定されてしま
う。
【0007】従って、判定の信頼性は極めて乏しいもの
となり、しかも試験を行う側即ち第1,第2のメモリ4
2,57の記憶データの欠陥を発見する手段がなんらな
いことは特に問題であり、実施性に乏しい。
となり、しかも試験を行う側即ち第1,第2のメモリ4
2,57の記憶データの欠陥を発見する手段がなんらな
いことは特に問題であり、実施性に乏しい。
【0008】以上のような諸問題等に鑑み、本発明は次
の課題を掲げる。(1)同一の基板内に形成された試験
回路の信頼性を、本体の信頼性と比較して、かなり高い
ものとすること。(2)試験専用の外部端子(ピン)の
増加を少なくし、テスタの端子との整合性を高めるこ
と。(3)互いに相違する試験回路を使用して、少なく
とも二重の試験が行えるような回路構成とすること。
(4)判定信号が極めて単純な出力信号となるようにす
ること。(5)半導体装置の製造歩留りの無意味な低下
を防止するようにすること。(6)試験回路が不良であ
ることが分っても、半導体装置本体の試験が行えるよう
にすること。(7)試験時間が短縮されるようにするこ
と。(8)半導体装置本体の信頼性の高いものを供給で
きるようにすること。(9)テスタと接続する場合に、
複雑なインターフェイスを必要としないように、バラン
ス良く半導体装置側にテストの役割りを分担させるよう
にすること。(10)半導体装置を製造後にテスト項目
を変更したい場合には、直ちに外部から入力できるよう
に構成すること。
の課題を掲げる。(1)同一の基板内に形成された試験
回路の信頼性を、本体の信頼性と比較して、かなり高い
ものとすること。(2)試験専用の外部端子(ピン)の
増加を少なくし、テスタの端子との整合性を高めるこ
と。(3)互いに相違する試験回路を使用して、少なく
とも二重の試験が行えるような回路構成とすること。
(4)判定信号が極めて単純な出力信号となるようにす
ること。(5)半導体装置の製造歩留りの無意味な低下
を防止するようにすること。(6)試験回路が不良であ
ることが分っても、半導体装置本体の試験が行えるよう
にすること。(7)試験時間が短縮されるようにするこ
と。(8)半導体装置本体の信頼性の高いものを供給で
きるようにすること。(9)テスタと接続する場合に、
複雑なインターフェイスを必要としないように、バラン
ス良く半導体装置側にテストの役割りを分担させるよう
にすること。(10)半導体装置を製造後にテスト項目
を変更したい場合には、直ちに外部から入力できるよう
に構成すること。
【0009】
【課題を解決するための手段】前記課題を解決するため
本発明は、試験対象となる半導体装置本体部と、前記半
導体装置本体部に与えるテストデータ及び前記テストデ
ータの誤りを検査するためのデータを格納したメモリ
と、前記テストデータを読み出して前記半導体装置本体
部に入力するように制御するテスト制御回路と、前記メ
モリに記憶したテストデータが誤って記憶されているか
否かを検査するテストデータ検査回路とが、同じ半導体
集積回路基板上に形成されていることを特徴とする半導
体装置とした。
本発明は、試験対象となる半導体装置本体部と、前記半
導体装置本体部に与えるテストデータ及び前記テストデ
ータの誤りを検査するためのデータを格納したメモリ
と、前記テストデータを読み出して前記半導体装置本体
部に入力するように制御するテスト制御回路と、前記メ
モリに記憶したテストデータが誤って記憶されているか
否かを検査するテストデータ検査回路とが、同じ半導体
集積回路基板上に形成されていることを特徴とする半導
体装置とした。
【0010】また、試験対象となる半導体装置本体部
と、前記半導体装置本体部に与えるテストデータ及び前
記テストデータに対応して前記半導体装置本体部から得
られると期待される期待値データを記憶したメモリと、
前記テストデータを読み出して前記半導体装置本体に入
力するように制御するテスト制御回路と、前記メモリに
記憶したテストデータを半導体装置本体部に与えたとき
に出力される出力データと前記メモリに記憶された期待
値データとを比較照合して検査する一致回路とが、同じ
半導体集積回路基板上に形成されていることを特徴とす
る半導体装置とし、また、前記の半導体装置の各々につ
いて、外部から入力されるシリアル形式のテストデータ
をシリアル形式から並列形式に変換する直並列変換回路
を前記半導体集積回路基板上に形成し、前記直並列変換
回路からのテストデータ出力と前記テストデータを記憶
したメモリからのテストデータ出力を前記テスト制御回
路によりセレクタを制御して選択出力し、前記半導体装
置本体部に与えるようにようにした。
と、前記半導体装置本体部に与えるテストデータ及び前
記テストデータに対応して前記半導体装置本体部から得
られると期待される期待値データを記憶したメモリと、
前記テストデータを読み出して前記半導体装置本体に入
力するように制御するテスト制御回路と、前記メモリに
記憶したテストデータを半導体装置本体部に与えたとき
に出力される出力データと前記メモリに記憶された期待
値データとを比較照合して検査する一致回路とが、同じ
半導体集積回路基板上に形成されていることを特徴とす
る半導体装置とし、また、前記の半導体装置の各々につ
いて、外部から入力されるシリアル形式のテストデータ
をシリアル形式から並列形式に変換する直並列変換回路
を前記半導体集積回路基板上に形成し、前記直並列変換
回路からのテストデータ出力と前記テストデータを記憶
したメモリからのテストデータ出力を前記テスト制御回
路によりセレクタを制御して選択出力し、前記半導体装
置本体部に与えるようにようにした。
【0011】また、テストデータ検査回路により前記メ
モリに格納されているテストデータに誤りが検出された
ときには、前記直並列変換回路からのテストデータ出力
を選択して前記半導体装置本体部に与えて試験するよう
にしたことを特徴とする半導体装置の試験方法とした。
モリに格納されているテストデータに誤りが検出された
ときには、前記直並列変換回路からのテストデータ出力
を選択して前記半導体装置本体部に与えて試験するよう
にしたことを特徴とする半導体装置の試験方法とした。
【0012】
【実施例】本発明の第1の実施例のブロック図を示す図
1を参照すると、この実施例の半導体装置は、演算処理
等を行うロジック回路や一時記憶メモリ,ROM等を含
み、装置本来の機能を有するように構成された半導体装
置本体1と、この本体1の試験に必要なテストデータを
記憶させたテスト専用ROM2と、このROM2内の記
憶データに欠陥があるか否かを検査する検査回路4と、
複数からなる入力端子8のうちの一端子から入力された
シリアルなテストデータをパラレルデータに変換する直
並列変換回路5と、この変換回路5の出力とテスト専用
ROM2の記憶データとのうちどちらかを選択して本体
1に出力するセレクタ6と、セレクタ6,直並列変換回
路5,テスト専用ROM2,本体1等に、一連の試験を
行うために必要とする制御信号を出力するテスト制御回
路3とを半導体基板31上に備える。
1を参照すると、この実施例の半導体装置は、演算処理
等を行うロジック回路や一時記憶メモリ,ROM等を含
み、装置本来の機能を有するように構成された半導体装
置本体1と、この本体1の試験に必要なテストデータを
記憶させたテスト専用ROM2と、このROM2内の記
憶データに欠陥があるか否かを検査する検査回路4と、
複数からなる入力端子8のうちの一端子から入力された
シリアルなテストデータをパラレルデータに変換する直
並列変換回路5と、この変換回路5の出力とテスト専用
ROM2の記憶データとのうちどちらかを選択して本体
1に出力するセレクタ6と、セレクタ6,直並列変換回
路5,テスト専用ROM2,本体1等に、一連の試験を
行うために必要とする制御信号を出力するテスト制御回
路3とを半導体基板31上に備える。
【0013】ここで、試験対象となる半導体装置本体1
の回路は、通常モードで動作するすべての回路が含まれ
ることが望ましいが、特に重点的に試験を行う必要のあ
る回路に限定されてもよい。入力端子7は、例えば12
ビットデータが入力される場合は12本からなり、出力
端子10も12本からなる。本体1を機能させる制御信
号発生回路は、通常モード動作の場合は図示されておら
ず、試験モード動作の場合はテスト制御回路3が利用さ
れる。このテスト制御回路3には、クロック信号が入力
される端子9と制御信号又はテストデータが入力される
複数の端子8とが接続される。制御信号を入力するかテ
ストデータを入力するかは、複数の端子8の入力信号の
組み合わせによって決定され、テストデータが入力され
る場合は、これを直並列変換回路5へ出力する。試験を
行う際に入力端子7からテストデータが入力される場合
(後述の第2のテストモード時)には、試験に必要なデ
ータをより迅速に確保するため、入力端子8からもテス
トデータがシリアル信号として入力され、並列に変換さ
れ、セレクタ6を介して本体1に入力される。通常モー
ド時には、上述した試験回路は必要でないため、本体1
に支障を与えないように、入力出力関係をカットすべ
く、インターフェイスが用意されるが、図示していな
い。逆に試験モードに設定された場合には、テスト制御
回路3からの制御信号、セレクタ6からのテストデータ
が本体1に印加さるように、選択される。
の回路は、通常モードで動作するすべての回路が含まれ
ることが望ましいが、特に重点的に試験を行う必要のあ
る回路に限定されてもよい。入力端子7は、例えば12
ビットデータが入力される場合は12本からなり、出力
端子10も12本からなる。本体1を機能させる制御信
号発生回路は、通常モード動作の場合は図示されておら
ず、試験モード動作の場合はテスト制御回路3が利用さ
れる。このテスト制御回路3には、クロック信号が入力
される端子9と制御信号又はテストデータが入力される
複数の端子8とが接続される。制御信号を入力するかテ
ストデータを入力するかは、複数の端子8の入力信号の
組み合わせによって決定され、テストデータが入力され
る場合は、これを直並列変換回路5へ出力する。試験を
行う際に入力端子7からテストデータが入力される場合
(後述の第2のテストモード時)には、試験に必要なデ
ータをより迅速に確保するため、入力端子8からもテス
トデータがシリアル信号として入力され、並列に変換さ
れ、セレクタ6を介して本体1に入力される。通常モー
ド時には、上述した試験回路は必要でないため、本体1
に支障を与えないように、入力出力関係をカットすべ
く、インターフェイスが用意されるが、図示していな
い。逆に試験モードに設定された場合には、テスト制御
回路3からの制御信号、セレクタ6からのテストデータ
が本体1に印加さるように、選択される。
【0014】ここで、検査回路4の一例を示す図3を参
照すると、この検査回路は、例えば8ビットデータ20
と1ビットのパリティビット23とがテスト専用ROM
2から入力される9ビットのレジスタ24と、計8個か
らなる2入力の排他的論理和(Exclusive O
R)ゲート21と、唯一つの出力端子22とを有する。
例えば8ビットデータ20の論理1の合計が偶数の場合
には、パリティビット23を論理1に設定すると共に、
8ビットデータ20の論理1の合計が奇数の場合には、
パリティビット23を論理0に設定して、あらかじめテ
スト専用ROM2に記憶してある。従って、ROM2に
は、正常であれば論理1の合計が常に奇数となるように
記憶されている。2入力EX/OR21のゲートの出力
端子22には、正常であれば論理1レベルが出力され、
8ビットデータ中に1ビット等の誤記憶があれば、出力
端子22には論理0レベルが出力され、この信号は出力
端子11をモニターすれば直ちに判別できる。一連の8
ビットデータが連続的に検査回路4に入力されて判定結
果が出力されるので、出力端子11を検査するテスタで
は、一連の判定結果を記憶して、アドレスデータと比較
することにより、誤記憶されているメモリ・セルが特定
できるが、1ビットでも誤記憶されていれば、このテス
ト専用ROM2を不良と判断するのであれば、特定の必
要はない。
照すると、この検査回路は、例えば8ビットデータ20
と1ビットのパリティビット23とがテスト専用ROM
2から入力される9ビットのレジスタ24と、計8個か
らなる2入力の排他的論理和(Exclusive O
R)ゲート21と、唯一つの出力端子22とを有する。
例えば8ビットデータ20の論理1の合計が偶数の場合
には、パリティビット23を論理1に設定すると共に、
8ビットデータ20の論理1の合計が奇数の場合には、
パリティビット23を論理0に設定して、あらかじめテ
スト専用ROM2に記憶してある。従って、ROM2に
は、正常であれば論理1の合計が常に奇数となるように
記憶されている。2入力EX/OR21のゲートの出力
端子22には、正常であれば論理1レベルが出力され、
8ビットデータ中に1ビット等の誤記憶があれば、出力
端子22には論理0レベルが出力され、この信号は出力
端子11をモニターすれば直ちに判別できる。一連の8
ビットデータが連続的に検査回路4に入力されて判定結
果が出力されるので、出力端子11を検査するテスタで
は、一連の判定結果を記憶して、アドレスデータと比較
することにより、誤記憶されているメモリ・セルが特定
できるが、1ビットでも誤記憶されていれば、このテス
ト専用ROM2を不良と判断するのであれば、特定の必
要はない。
【0015】検査回路4としては、図3のような回路で
よいが、この他に、8ビット内の論理1を計数して、奇
数か偶数かを判別することにより、欠陥を判定するよう
にしてもよい。
よいが、この他に、8ビット内の論理1を計数して、奇
数か偶数かを判別することにより、欠陥を判定するよう
にしてもよい。
【0016】テスト専用ROM2には、半導体装置本体
1のテストに用いられるテストデータと、検査回路4が
テストデータの誤りを検査するための検査データとが格
納されており、テスト制御回路3から与えられるアドレ
ス信号に応じて、テストデータをセレクタ6に供給し、
また、テストデータとテストデータの誤りを検査するた
めの検査データを検査回路4に供給する。テスト制御回
路3は、外部端子8から入力される制御信号と外部端子
9から入力されるクロック信号とによって、テスト専用
ROM2のアドレス信号、直並列変換回路5のシリアル
信号、セレクタ6の制御信号、及び半導体装置本体1の
動作モードを制御する。検査回路4は、テスト専用RO
M2に格納されている検査データを利用して、テスト専
用ROM2に記憶されているテストデータに誤りがない
かどうかを検査して、検査結果を外部端子11に出力す
る。外部端子8から入力されるシリアル形式のテストデ
ータは、テスト制御回路3を経由して直並列変換回路5
に入力され、パラレル形式の信号に変換してセレクタ6
に入力される。セレクタ6は、テスト制御回路3からの
制御信号により、テスト専用ROM2からのテストデー
タと直並列変換回路5からのテストデータとを切り換え
て、半導体装置本体1に供給する。
1のテストに用いられるテストデータと、検査回路4が
テストデータの誤りを検査するための検査データとが格
納されており、テスト制御回路3から与えられるアドレ
ス信号に応じて、テストデータをセレクタ6に供給し、
また、テストデータとテストデータの誤りを検査するた
めの検査データを検査回路4に供給する。テスト制御回
路3は、外部端子8から入力される制御信号と外部端子
9から入力されるクロック信号とによって、テスト専用
ROM2のアドレス信号、直並列変換回路5のシリアル
信号、セレクタ6の制御信号、及び半導体装置本体1の
動作モードを制御する。検査回路4は、テスト専用RO
M2に格納されている検査データを利用して、テスト専
用ROM2に記憶されているテストデータに誤りがない
かどうかを検査して、検査結果を外部端子11に出力す
る。外部端子8から入力されるシリアル形式のテストデ
ータは、テスト制御回路3を経由して直並列変換回路5
に入力され、パラレル形式の信号に変換してセレクタ6
に入力される。セレクタ6は、テスト制御回路3からの
制御信号により、テスト専用ROM2からのテストデー
タと直並列変換回路5からのテストデータとを切り換え
て、半導体装置本体1に供給する。
【0017】半導体装置本体1のテストモードの動作
は、外部端子8・外部端子9を操作して、テスト制御回
路3を動作させ、半導体装置本体1の制御信号をテスト
モードに設定することにより、半導体装置本体1をテス
トモードに設定し、セレクタ6からのテストデータによ
って信号処理を行い、その結果を外部端子10に出力す
る。
は、外部端子8・外部端子9を操作して、テスト制御回
路3を動作させ、半導体装置本体1の制御信号をテスト
モードに設定することにより、半導体装置本体1をテス
トモードに設定し、セレクタ6からのテストデータによ
って信号処理を行い、その結果を外部端子10に出力す
る。
【0018】通常のテストモードでは、セレクタ6はテ
スト専用ROM2からのテストデータを半導体装置本体
1に入力するように、テスト制御回路3によって設定さ
れている。
スト専用ROM2からのテストデータを半導体装置本体
1に入力するように、テスト制御回路3によって設定さ
れている。
【0019】本実施例の半導体装置の試験方法として、
第1のテストモードと第2のテストモードとが用意され
ている。まず、第1のテストモードについて説明する。
外部端子9から入力されるクロック信号により、テスト
制御回路3は、テスト専用ROM2のアドレス信号を設
定し、半導体装置本体1にテストデータを入力し、テス
ト専用ROM2に書き込まれているテストデータによっ
て信号処理を行い、その結果を外部端子10に出力す
る。このとき、外部端子10から出力される信号が、テ
スト専用ROM2から与えられるテストデータによる信
号処理の期待値と一致しているか否かにより、半導体装
置本体1のテストの判定を行う。この隙外部端子10と
ともに、検査回路4の検査結果が出力される外部端子1
1も監視し、テスト専用ROM2に書き込まれているテ
ストデータに誤りが無いかを判定する。外部端子9から
入力されるクロック信号により、テスト制御回路3はテ
スト専用ROM2のアドレス信号を更新し、テストデー
タを半導体装置本体1に与えることによって、順次半導
体装置本体1のテストを行う。
第1のテストモードと第2のテストモードとが用意され
ている。まず、第1のテストモードについて説明する。
外部端子9から入力されるクロック信号により、テスト
制御回路3は、テスト専用ROM2のアドレス信号を設
定し、半導体装置本体1にテストデータを入力し、テス
ト専用ROM2に書き込まれているテストデータによっ
て信号処理を行い、その結果を外部端子10に出力す
る。このとき、外部端子10から出力される信号が、テ
スト専用ROM2から与えられるテストデータによる信
号処理の期待値と一致しているか否かにより、半導体装
置本体1のテストの判定を行う。この隙外部端子10と
ともに、検査回路4の検査結果が出力される外部端子1
1も監視し、テスト専用ROM2に書き込まれているテ
ストデータに誤りが無いかを判定する。外部端子9から
入力されるクロック信号により、テスト制御回路3はテ
スト専用ROM2のアドレス信号を更新し、テストデー
タを半導体装置本体1に与えることによって、順次半導
体装置本体1のテストを行う。
【0020】外部端子11に出力される検査回路4の検
査結果により、テスト専用ROM2に書き込まれている
テストデータに誤りが発見されない場合には、出力端子
10から得られた本体1の処理後のデータと、テスタ内
に用意された期待値データとが照合され、双方のデータ
が一致していれば、この半導体装置31は、良品と判定
され、出荷対象となるが、双方のデータが不一致であれ
ば、半導体装置本体1を不良回路とみなし、この半導体
装置31は廃棄される。以上で、第1のテストモードに
おける試験が終了する。
査結果により、テスト専用ROM2に書き込まれている
テストデータに誤りが発見されない場合には、出力端子
10から得られた本体1の処理後のデータと、テスタ内
に用意された期待値データとが照合され、双方のデータ
が一致していれば、この半導体装置31は、良品と判定
され、出荷対象となるが、双方のデータが不一致であれ
ば、半導体装置本体1を不良回路とみなし、この半導体
装置31は廃棄される。以上で、第1のテストモードに
おける試験が終了する。
【0021】次に、テスト専用ROM2に欠陥が発見さ
れた場合を第2のテストモードとして、以下の試験を行
う。外部端子11に出力される検査回路4の検査結果に
より、テスト専用ROM2に書き込まれているテストデ
ータに誤りが発見された場合には、その項目のテスト結
果を無効とし、複数の外部端子8の特定の論理組み合わ
せにより、テスト制御回路3を第2のテストモードに設
定する。この場合は、直並列変換回路5の出力が、半導
体装置本体1に入力されるように、セレクタ6が設定さ
れ、半導体装置外部からテストデータを入力する第2の
テストモードに設定される。次に、外部端子8からテス
ト制御回路3を通して正常なテストデータをシリアル信
号で直並列変換回路5に転送し、半導体装置本体1に入
力することにより、正常なテストデータでのテストを行
う。出力端子10から得られたデータが、テスタ内の期
待値データと一致していれば、本体1を良品とみなし、
この半導体装置を良品と判定する。不一致であれば、不
良品と判定する。
れた場合を第2のテストモードとして、以下の試験を行
う。外部端子11に出力される検査回路4の検査結果に
より、テスト専用ROM2に書き込まれているテストデ
ータに誤りが発見された場合には、その項目のテスト結
果を無効とし、複数の外部端子8の特定の論理組み合わ
せにより、テスト制御回路3を第2のテストモードに設
定する。この場合は、直並列変換回路5の出力が、半導
体装置本体1に入力されるように、セレクタ6が設定さ
れ、半導体装置外部からテストデータを入力する第2の
テストモードに設定される。次に、外部端子8からテス
ト制御回路3を通して正常なテストデータをシリアル信
号で直並列変換回路5に転送し、半導体装置本体1に入
力することにより、正常なテストデータでのテストを行
う。出力端子10から得られたデータが、テスタ内の期
待値データと一致していれば、本体1を良品とみなし、
この半導体装置を良品と判定する。不一致であれば、不
良品と判定する。
【0022】尚、第2のテストモードにおいては、テス
トに必要なデータが入力端子7からも入力され、端子8
からのシリアルデータがこれに加わるので、試験時間が
短縮される。
トに必要なデータが入力端子7からも入力され、端子8
からのシリアルデータがこれに加わるので、試験時間が
短縮される。
【0023】検査回路4があるので、テスト専用ROM
2内のデータの信頼性が高まり、これにより行われる第
1のテストモードの試験の信頼性が向上する。
2内のデータの信頼性が高まり、これにより行われる第
1のテストモードの試験の信頼性が向上する。
【0024】また、第1のテストモードで救済されなか
った場合には、第2のテストモードで試験できるよう
に、直並列変換回路5を使用できるので、誤って本体1
を不良と判定する危険性が極めて小さくなり、製造歩留
りを低下させることがない。
った場合には、第2のテストモードで試験できるよう
に、直並列変換回路5を使用できるので、誤って本体1
を不良と判定する危険性が極めて小さくなり、製造歩留
りを低下させることがない。
【0025】また、不足するデータは、シリアル信号と
して入力した後にパラレル信号に変換するようにしてい
るので、この部分の端子数は一本で済む。
して入力した後にパラレル信号に変換するようにしてい
るので、この部分の端子数は一本で済む。
【0026】テスト制御機能及びテスト専用データの記
憶機能を半導体装置側に分担させているので、テスタと
のマッチングが良好で、複雑なインターフェイスを必要
としない。
憶機能を半導体装置側に分担させているので、テスタと
のマッチングが良好で、複雑なインターフェイスを必要
としない。
【0027】尚、第1のテストモードで良品と判定され
た半導体装置を、さらに第2のテストモードで試験する
ことができるから、この場合は極めて信頼性の高い半導
体装置本体が供給できる。
た半導体装置を、さらに第2のテストモードで試験する
ことができるから、この場合は極めて信頼性の高い半導
体装置本体が供給できる。
【0028】また、半導体装置外部よりテストデータを
与えることが可能なため、半導体装置製造後にテスト項
目の追加を行うことができるという利点もある。
与えることが可能なため、半導体装置製造後にテスト項
目の追加を行うことができるという利点もある。
【0029】本発明の第2の実施例のブロック図を示す
図2を参照すると、この実施例の半導体集積回路基板3
2は、一致回路12を設けたこととテスト専用ROM2
に期待値データも記憶させたこと以外、上記第1の実施
例と共通するため、共通した構成・効果の説明を省く。
図2を参照すると、この実施例の半導体集積回路基板3
2は、一致回路12を設けたこととテスト専用ROM2
に期待値データも記憶させたこと以外、上記第1の実施
例と共通するため、共通した構成・効果の説明を省く。
【0030】検査回路4は、テスト専用ROM2内のテ
ストデータだけでなく、期待値データの検査も行う。
ストデータだけでなく、期待値データの検査も行う。
【0031】一致回路12は、テスト専用ROM2内の
期待値データと本体1から出力されたデータとの比較を
行い、一致していれば出力端子10に論理1又は0を出
力する。この一致回路2は、例えば一方のデータの補数
をとり、これと他方のデータとを加算することにより、
加算値が論理0以外を不一致とする回路で達成させる。
期待値データと本体1から出力されたデータとの比較を
行い、一致していれば出力端子10に論理1又は0を出
力する。この一致回路2は、例えば一方のデータの補数
をとり、これと他方のデータとを加算することにより、
加算値が論理0以外を不一致とする回路で達成させる。
【0032】この実施例によれば、期待値データをテス
タ側に用意する必要がなく、また一致・不一致を検査す
る回路もテスタ側に用意する必要がないため、テスタと
のマッチング性がより良好となる。
タ側に用意する必要がなく、また一致・不一致を検査す
る回路もテスタ側に用意する必要がないため、テスタと
のマッチング性がより良好となる。
【0033】尚、テスト専用ROM2に書き込まれてい
るテストデータの検査手段は、図3に示したパリティチ
ェックの他に、チェックサム等の各種手段がある。
るテストデータの検査手段は、図3に示したパリティチ
ェックの他に、チェックサム等の各種手段がある。
【0034】図1,図2中の矢印は、データの流れを太
線で、制御信号の流れを細線で示している。
線で、制御信号の流れを細線で示している。
【0035】
【発明の効果】以上説明した通り、本発明によれば、テ
スト専用ROMのデータを検査する検査回路や、テスト
制御回路から与えられたシリアル信号をパラレル信号に
変換する直並列変換回路等を内蔵した事により、外部端
子の増加やテスト時間の増加を防ぐ事ができるととも
に、半導体装置に内蔵されたテスト専用ROMに欠陥が
あった場合には、半導体装置外部よりテストデータを与
えることにより半導体装置本体のテストを行い、テスト
専用ROMの欠陥による半導体装置の歩留まり低下を防
ぐことが可能になる等の効果が得られ、上記課題がこと
ごとく達成される。
スト専用ROMのデータを検査する検査回路や、テスト
制御回路から与えられたシリアル信号をパラレル信号に
変換する直並列変換回路等を内蔵した事により、外部端
子の増加やテスト時間の増加を防ぐ事ができるととも
に、半導体装置に内蔵されたテスト専用ROMに欠陥が
あった場合には、半導体装置外部よりテストデータを与
えることにより半導体装置本体のテストを行い、テスト
専用ROMの欠陥による半導体装置の歩留まり低下を防
ぐことが可能になる等の効果が得られ、上記課題がこと
ごとく達成される。
【0036】
【図1】本発明の第1の実施例を示すブロック図であ
る。
る。
【図2】本発明の第2の実施例を示すブロック図であ
る。
る。
【図3】図1又は図2で用いられる検査回路のブロック
図である。
図である。
【図4】従来の半導体装置のブロック図である。
1,41 半導体装置本体 2 テスト専用ROM 3,43 テスト制御回路 4 検査回路 5 直並列変換回路 6 セレクタ 7,8,9,10,11,13,22,47,48,4
9,53,50 端子 12 一致回路 20 8ビットデータ 21 2入力EX/ORゲート 23 パリティビット 24 レジスタ 30,31,32 半導体集積回路基板 42,57 メモリ 52 比較回路 55 フリップフロップ 56 マルチプレクサ(MPX) 58 アドレスカウンタ
9,53,50 端子 12 一致回路 20 8ビットデータ 21 2入力EX/ORゲート 23 パリティビット 24 レジスタ 30,31,32 半導体集積回路基板 42,57 メモリ 52 比較回路 55 フリップフロップ 56 マルチプレクサ(MPX) 58 アドレスカウンタ
Claims (6)
- 【請求項1】 試験対象となる半導体装置本体部と、前
記半導体装置本体部に与えるテストデータを格納したメ
モリと、前記テストデータを読み出して前記半導体装置
本体部に入力するように制御するテスト制御回路と、前
記メモリに記憶したテストデータが誤って記憶されてい
るか否かを検査する検査回路とが、同じ半導体集積回路
基板上に形成されていることを特徴とする半導体装置。 - 【請求項2】 外部から入力されるシリアル形式のテス
トデータをシリアル形式から並列形式に変換する直並列
変換回路と、前記直並列変換回路からのテストデータ出
力と前記テストデータを記憶したメモリからのテストデ
ータ出力を選択出力するセレクタとを前記半導体集積回
路基板上に形成し、前記直並列変換回路手段からのテス
トデータ出力と前記テストデータを記憶したメモリから
のテストデータ出力を、前記テスト制御回路により前記
セレクタを制御して選択出力し、前記半導体装置本体部
に与えるようにしたことを特徴とする請求項1記載の半
導体装置。 - 【請求項3】 前記テストデータを記憶した前記のメモ
リに前記テストデータの誤りを検査するためのデータを
格納したことを特徴とする請求項1または請求項2記載
の半導体装置。 - 【請求項4】 試験対象となる半導体装置本体部と、前
記半導体装置本体部に与えるテストデータ及び前記テス
トデータに対応して前記半導体装置本体部から得られる
と期待される期待値データとを記憶したメモリと、前記
テストデータを読み出して前記半導体装置本体部に入力
するように制御するテスト制御回路と、前記メモリに記
憶した前記テストデータを前記半導体装置本体部に与え
たときに出力されるデータと前記メモリに記憶された期
待値データとを比較照合して検査する一致回路と、前記
メモリに記憶したテストデータ及び期待値データが誤っ
て記憶されているか否かを検査する検査回路とが、同じ
半導体集積回路基板上に形成されていることを特徴とす
る半導体装置。 - 【請求項5】 外部から入力されるシリアル形式のテス
トデータをシリアル形式から並列形式に変換する直並列
変換回路と、前記直並列変換回路からのテストデータ出
力と前記テストデータを記憶したメモリからのテストデ
ータ出力を選 択出力するセレクタとを前記半導体集積回
路基板上に形成し、前記直並列変換回路手段からのテス
トデータ出力と前記テストデータを記憶した前記メモリ
からのテストデータ出力を前記テスト制御回路により前
記セレクタを制御して選択出力し、前記半導体装置本体
部に与えるようにしたことを特徴とする請求項4記載の
半導体装置。 - 【請求項6】 請求項2または請求項5記載の半導体装
置において、前記検査回路により前記メモリに格納され
ているテストデータに誤りが検出されたときには、前記
直並列変換回路からのテストデータ出力を前記セレクタ
により選択して、前記半導体装置本体部に与えて試験す
るようにしたことを特徴とする半導体装置の試験方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6294411A JP2735010B2 (ja) | 1994-11-29 | 1994-11-29 | 半導体装置及びその試験方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6294411A JP2735010B2 (ja) | 1994-11-29 | 1994-11-29 | 半導体装置及びその試験方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08152459A JPH08152459A (ja) | 1996-06-11 |
JP2735010B2 true JP2735010B2 (ja) | 1998-04-02 |
Family
ID=17807408
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6294411A Expired - Lifetime JP2735010B2 (ja) | 1994-11-29 | 1994-11-29 | 半導体装置及びその試験方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2735010B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11501846B2 (en) | 2020-09-09 | 2022-11-15 | Samsung Electronics Co., Ltd. | Semiconductor memory device, method of testing the same and test system |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105093094B (zh) * | 2015-09-16 | 2017-10-17 | 中国人民解放军国防科学技术大学 | 芯片上电可靠性自动检测装置和检测方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01260375A (ja) * | 1988-04-12 | 1989-10-17 | Fujitsu Ltd | モニター機能付lsi回路 |
JPH0493675A (ja) * | 1990-08-03 | 1992-03-26 | Fujitsu Ltd | 故障診断機構を持つ集積回路 |
-
1994
- 1994-11-29 JP JP6294411A patent/JP2735010B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11501846B2 (en) | 2020-09-09 | 2022-11-15 | Samsung Electronics Co., Ltd. | Semiconductor memory device, method of testing the same and test system |
Also Published As
Publication number | Publication date |
---|---|
JPH08152459A (ja) | 1996-06-11 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971202 |