CN1601756A - 半导体装置及其制造方法 - Google Patents
半导体装置及其制造方法 Download PDFInfo
- Publication number
- CN1601756A CN1601756A CNA2004100749011A CN200410074901A CN1601756A CN 1601756 A CN1601756 A CN 1601756A CN A2004100749011 A CNA2004100749011 A CN A2004100749011A CN 200410074901 A CN200410074901 A CN 200410074901A CN 1601756 A CN1601756 A CN 1601756A
- Authority
- CN
- China
- Prior art keywords
- groove
- area
- semiconductor device
- conducting material
- electric conducting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 62
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 29
- 229920005591 polysilicon Polymers 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims description 61
- 239000012535 impurity Substances 0.000 claims description 33
- 239000004020 conductor Substances 0.000 claims description 30
- 238000009792 diffusion process Methods 0.000 claims description 19
- 230000033228 biological regulation Effects 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 229910052751 metal Inorganic materials 0.000 abstract description 23
- 239000002184 metal Substances 0.000 abstract description 23
- 230000002093 peripheral effect Effects 0.000 abstract description 5
- 239000010408 film Substances 0.000 description 48
- 239000010410 layer Substances 0.000 description 33
- 108091006146 Channels Proteins 0.000 description 24
- 238000007254 oxidation reaction Methods 0.000 description 11
- 230000003647 oxidation Effects 0.000 description 10
- 210000000746 body region Anatomy 0.000 description 9
- 230000007704 transition Effects 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 238000005253 cladding Methods 0.000 description 3
- 239000012141 concentrate Substances 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 240000002853 Nelumbo nucifera Species 0.000 description 2
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 2
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 2
- 239000004411 aluminium Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000008676 import Effects 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- FIPWRIJSWJWJAI-UHFFFAOYSA-N Butyl carbitol 6-propylpiperonyl ether Chemical compound C1=C(CCC)C(COCCOCCOCCCC)=CC2=C1OCO2 FIPWRIJSWJWJAI-UHFFFAOYSA-N 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000008393 encapsulating agent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229940090044 injection Drugs 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/908—Dram configuration with transistors and capacitors of pairs of cells along a straight line between adjacent bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
一种半导体装置及其制造方法。其解决现有的功率MOSFET通过宽的环状区和屏蔽金属来防止周边的翻转时的周边区域的面积变大使扩大元件区域的面积是有限的。本发明半导体装置设置MIS(MOS)结构的防止翻转区域。其宽度例如只要有多晶硅宽度便可,在沟槽深度方向获取氧化膜面积。由此,即使不扩大周边区域的面积也可减少泄漏电流,由于元件区域扩大,故可降低MOSFET的接通电阻。
Description
技术领域
本发明涉及一种半导体装置及其制造方法,特别是涉及一种在周边区域截断过渡层的扩展而谋求提高耐压和抑制泄漏电流的半导体装置及其制造方法。
背景技术
分立器件在半导体基板上具有扩散了杂质的元件区域。工作时根据施加的电压,过渡层从元件(扩散)区域向半导体基板中扩展而确保耐压,在周边需要防止基板表面翻转的区域。
图8是表示现有半导体装置周边区域附近的剖面图。在此,元件区域51是例如设置有沟槽结构的功率MOSFET52的区域和设置其周边的通道层34和护圈33的区域。护圈33比通道层34更深且与通道层34是同导电型的区域,其缓和在元件区域51周边部的电场集中。另外,为了向栅电极43施加栅电压而将多晶硅43c连接在栅连接电极48上。
进而,在栅连接电极48的外侧设置屏蔽金属49,在其正下方的基板表面上设置扩散了高浓度杂质的环状区50,防止基板表面的翻转。
用图9说明现有半导体装置的制造方法。MOSFET在N+型的硅半导体基板31上设置由N-型的外延层构成的漏极区域32,并在其表面上形成N+型的环状区50层和P型的通道层34及护圈33。然后贯通通道层34并形成到达漏极区域32的沟槽37(图9(A))。进而由栅氧化膜41覆盖沟槽37的内壁,设置由填充在沟槽37的多晶硅构成的栅电极43。在与沟槽37邻接的通道层34表面上形成N+型的源极区域45。在相邻两个单元的源极区域45间的通道层34表面及元件区域外周上设置P+型的主体区域44(图9(B))。由层间绝缘膜46覆盖栅电极43,设置接触源极区域45和主体区域44的源极47,形成排列多个MOSFET52的元件区域51。另外,在形成源极47时形成栅连接电极48和屏蔽金属49(图9(C))。
环状区50是宽广的扩散区域,在护圈33和通道区域34形成前覆盖仅露出环状部分的掩膜,通过环状板条扩散法把高浓度杂质进行扩散而形成的(参照图9)(例如参照专利文献1)。
专利文献1:特开平9-331071号公报(第二页、第六、七图)
发明内容
如图8,在以MOSFET为代表的分立器件中,在周边区域设有高浓度扩散杂质的环状区50,防止基板表面的翻转。例如在施加VDSS耐压(将栅与源极短路时,漏极-源极间的逆偏置耐压)时通过栅连接电极48其正下方的基板表面翻转,并与P型的护圈33连接。而且屏蔽金属49容易成为接近漂浮的状态,在作为密封材料的密封树脂等外部电荷的影响下,其正下方的基板表面也容易翻转。即通过翻转从护圈33到芯片端连接,有产生IDSS电流泄漏的问题。因此在屏蔽金属49正下方的基板表面上设置扩散了高浓度杂质的环状区50而使翻转不能达到芯片端。
在此,环状区50的形成位置考虑到过渡层的扩展设置成从护圈33充分离开。过渡层在逆偏置时相对基板表面向水平方向及垂直方向延伸。且耐压由过渡层到作为漏极区域32下端的N+型基板表面的距离来决定。因此为了使耐压不恶化,环状区50以超过漏极区域32深度的距离从护圈33离开。另外,现有的环状区50和屏蔽金属49将其宽度设定得较宽,在防止翻转上是有效的。因此设置成为向横向也充分扩散,则用环状板条扩散方式形成环状区50。
但若将环状区50和屏蔽金属49的宽度过度扩大,则周边区域也扩大,并且芯片尺寸也变大。另外,因为抑制芯片尺寸扩大,则元件区域变窄,故例如是MOSFET则不能降低接通电阻。而且因为MOSFET在形成元件中未使用环状板条扩散,所以环状区50需要在形成元件区域51的另外的工序中形成,有工序烦杂的问题。
本发明鉴于上述问题,采取以下方式解决。本发明第一方面的半导体装置包括:元件区域,其设置在半导体基板上把规定的杂质进行扩散;周边区域,其在所述元件区域的外周;沟槽,其设置在所述周边区域的所述半导体基板上;绝缘区域,其沿所述沟槽设置;导电材料,其埋设在所述沟槽内。该使所述导电材料与所述基板同电位。
本发明第二方面的半导体装置包括:元件区域,其在半导体基板上设置沟槽结构的绝缘栅型半导体元件;周边区域,其在所述元件区域的外周;沟槽,其设置在所述周边区域的所述半导体基板上;绝缘膜,其沿所述沟槽设置;导电材料,其埋设在所述沟槽内。该装置使所述导电材料与所述基板同电位。
另外,所述导电材料是多晶硅。
而且,在所述周边区域的所述基板表面上设置与所述导电材料接触的高浓度杂质区域。
本发明第三方面的半导体装置制造方法,其是制造具有形成有规定元件的元件区域和该元件区域外周的周边区域的半导体装置的方法。其包括:在所述周边区域形成沟槽的工序;在所述沟槽的内壁形成绝缘膜的工序;把导电材料埋设在所述沟槽内的工序;把埋设在所述沟槽内的所述导电材料与所述基板电连接的工序。
本发明第四方面的半导体装置制造方法,其是制造具有在半导体基板上形成有沟槽结构元件的元件区域和该元件区域外周的周边区域的半导体装置的方法,其包括:在所述周边区域形成第一沟槽、在所述元件区域形成第二沟槽的工序;在所述第一沟槽和第二沟槽的内壁形成绝缘膜的工序;把导电材料埋设在所述第一沟槽和第二沟槽内的工序;把规定的杂质向所述第二沟槽周边扩散而形成元件区域的工序;把埋设在所述第一沟槽内的所述导电材料与所述基板电连接而形成与所述元件区域接触的规定电极的工序。
另外,在所述元件区域的形成工序中在所述周边区域的基板表面上形成高浓度杂质区域。
而且,所述高浓度杂质区域是通过离子注入而形成的。
根据本发明的结构,通过在周边区域设置MIS(MOS)结构的防止翻转区域来防止周边区域的翻转并减少泄漏电流。由于通过由沟槽型MIS(MOS)结构施加漏极电位而防止周边区域的基板表面翻转,所以没有必要设置如现有这样宽度宽的环状区和屏蔽金属。由于防止翻转区域的氧化膜与元件区域的栅氧化膜是同一膜,所以其非常薄,并可在沟槽周围产生强电荷。
进而,通过把MIS(MOS)结构制成沟槽型,从而能获得氧化膜面积,并可用宽度狭窄的沟槽充分防止翻转。以往,为确保耐压而在充分离开护圈的基础上,为防止翻转由环状板条扩散方式在横向上形成充分扩散了杂质的环状区。因此不能减少周边区域的面积。但根据本实施例,形成环状区的区域是只要具有MIS结构的防止翻转区域的宽度(多晶硅的宽度)即可,就能大幅度减少周边区域的面积。
元件区域即使对场效应晶体管、二极管、肖特基势垒二极管等其他的分立器件也能实施。只要是这样的元件就都能在扩大元件区域和缩小芯片面积上起作用。
另外,只要是绝缘栅型半导体元件,就可由同一工序形成防止翻转区域和元件区域。而且为提高与屏蔽金属的电阻性,进一步提高防止翻转的效果而形成的高浓度杂质区域能由与MOSFET的源极区域同时注入离子形成。
即,作为防止翻转区域不需要确保宽面积,并能减少周边区域的面积,有不增加工序数就能形成防止翻转区域的优点。
附图说明
图1(A)是本发明半导体装置的平面图,图1(B)是其剖面图;
图2是说明本发明半导体装置的剖面图;
图3是说明本发明半导体装置制造方法的剖面图;
图4是说明本发明半导体装置制造方法的剖面图;
图5是说明本发明半导体装置制造方法的剖面图;
图6是说明本发明半导体装置制造方法的剖面图;
图7是说明本发明半导体装置制造方法的剖面图;
图8是说明现有半导体装置的剖面图;
图9是说明现有半导体装置制造方法的剖面图。
具体实施方式
以在元件区域形成N通道的沟槽型MOSFET情况为例详细说明本发明
实施例。
图1表示本发明半导体装置的结构。图1(A)是芯片的平面图,图1(B)是A-A线的剖面图。另外,图1(B)的上方是对应位置的平面图。
在元件区域21上排列有多个MOSFET25。源极17与元件区域21上的各MOSFET25的源极区域连接设置。栅连接电极18与栅电极13b连接且配置在元件区域21的周围。栅连接电极18连接在栅结合片电极18p上。
如图1(B)的剖面图,MOSFET25在N+硅半导体基板1上设置成为漏极区域的N-型外延层2,并形成在设置在其表面上的的P型通道层4上(具体情况详细叙述)。在通道层4的外周形成比通道层4更深且是高浓度的P+型区域的护圈3,缓和通道层4周边的过渡层曲率并抑制电场集中。
MOSFET25的栅电极13b在元件区域21的周边部如13c那样地延伸。而且栅电极13b与栅连接电极18连接。栅连接电极18连接在栅结合片电极18p上并对MOSFET25施加栅电压。
本实施例中,将从配置MOSFET25的区域到栅连接电极18作为元件区域21,把栅连接电极18的外侧称为周边区域22。周边区域22设置有第一沟槽7,其内部由氧化膜11a覆盖。第一沟槽7的深度例如形成得比元件区域21的通道层4深,内部的氧化膜11a形成从300到700左右薄的膜。在第一沟槽7的内部埋设掺了杂质的多晶硅13a,多晶硅13a残存在第一沟槽7周围基板表面,制作布线图案。第一沟槽7离开护圈3至少漏极区域2的深度以上的距离并确保耐压。
在基板1表面上突出的多晶硅13a上配置与栅连接电极18绝缘且如图1(B)那样的屏蔽金属19。屏蔽金属19接触包围第一沟槽7的外周的高浓度杂质区域20,并施加基板(漏极)电位。
多晶硅13a由氧化膜11a与外延层2隔开,通过施加漏极电位而形成MIS(Metal Insulator Semicondutor)结构或MOS(Metarl OxideSemicondutor)结构。本实施例中,由此来防止在周边区域22的翻转,以下把该区域叫做防止翻转区域23。另外,高浓度杂质区域20提高与屏蔽金属19的电阻性,而且还能进一步防止在防止翻转区域23外周的基板表面的翻转。但若在特性上没问题的话,则也可以如图2那样不设置高浓度杂质区域20,这样能减少周边区域22的面积。而且,同样地若在特性上没问题的话,也可以不设有护圈3。
接下来用图1(B)说明构成元件区域21的MOSFET。如图,MOSFET25包括:半导体基板1、2、通道层4、沟槽8、栅绝缘膜11b、栅电极13b、源极区域15以及主体区域14。在此,以N通道型的MOSFET为例进行说明。
半导体基板是在N+型的硅半导体基板1上层积成为漏极区域2的N-型外延层。通道层4是在漏极区域2的表面上有选择地注入了P型的硼等的扩散区域。
第二沟槽8贯穿通道层4而到达漏极区域2。一般来说在半导体基板上制作点阵状或条纹状布线图案。在第二沟槽8的内壁上设置栅氧化膜11b,为了形成栅电极13b而埋设多晶硅。
栅氧化膜11b根据驱动电压至少在与通道层4相接的第二沟槽8内壁上设置有数百埃的厚度。由于栅氧化膜11b是绝缘膜,所以隔开设置在第二沟槽8内的栅电极13b和半导体基板而成为MOS结构。
栅电极13b把导电材料埋设在第二沟槽8内。导电材料例如是多晶硅,在其多晶硅上,为了谋求低电阻化而导入了N型杂质。该栅电极13如13c那样在基板上引出并延伸到包围半导体基板周围的栅连接电极(图1(B)18),并连接在设置在半导体基板上的栅结合片电极(图1(A)18p)上。另外,只要是导电材料,并不限于导入了杂质的多晶硅,也可以是金属等。
源极区域15是在与第二沟槽8邻接的通道层4表面上注入了N+型杂质的扩散区域,其与覆盖元件区域21的金属源极17接触。另外,在邻接的源极区域15间的通道层4表面和元件区域21外周的通道层4表面上设置有作为P+型杂质扩散区域的主体区域14,并使基板的电位稳定化。由此邻接的由第二沟槽8包围的部分就成为一个MOSFET25的单位元件,把它们集中多个就构成元件区域21。
源极17是通过层间绝缘膜16喷溅铝等并作成希望形状的布线图案的金属电极,其覆盖元件区域21并与源极区域15和主体区域14接触。
本实施例如上所述,在周边区域21设置有MIS或MOS结构的防止翻转区域23,并施加漏极电位。另外,在后述,该防止翻转区域23与元件区域21的MOSFET在同一工序中形成。即防止翻转区域23的多晶硅13a、氧化膜11a与MOSFET25的栅电极13b和栅氧化膜11b是同一膜质。
即防止翻转区域23的氧化膜11a与栅氧化膜11b相同,是非常薄的膜。以往,在护圈33外侧具有层间绝缘膜和同层的CVD氧化膜(参照图8),并且该部分成为MOS结构。但氧化膜厚度例如是6000~8000,非常厚,由此使防止翻转的效果低,并需要环状区50。但在本实施例中,氧化膜11a的厚度变得十分薄,所以该部分的容量成分变大,只要是规定的电压就在防止翻转区域23的周围集中非常强的电荷(这种情况下是负电荷)。
因此,在本实施例中,通过把屏蔽金属19与外延层2间的氧化膜11a制得十分薄使强电荷分布在氧化膜11a周围。这样就防止了周边区域22的基板表面的翻转。在此,与环状区50的情况同样地扩大薄氧化膜11a的面积能更有效地防止翻转。因此通过把防止翻转区域23制成沟槽结构而在沟槽的深度方向获取薄氧化膜11a的面积。由此能提高防止翻转效果并不需要环状区。
即,与现有结构相比,能大幅度减少周边区域22的面积,抑制IDSS泄漏电流。由于能减少周边区域22的面积,所以能谋求缩小芯片的尺寸。另外,若是相同芯片尺寸,由于相应地能扩大元件区域21的面积,所以在减小接通电阻上也能起作用。另外,防止翻转区域23由于至少离开护圈3漏极区域2的深度以上的间隔,所以能与以往同样地确保耐压。
防止翻转区域23的多晶硅13a也可以是金属等的导电材料。而且在同一工序中形成MOSFET25与防止翻转区域23时,导电材料是同一材料,若在不同的工序中形成也可以是不同的导电材料。
而且,氧化膜11a也可以是其他的绝缘膜,但为了制作强电场,最好尽量地设置得薄些。
另外,元件区域21并不限定于MOSFET25,只要是所谓的分立器件就能同样地实施。特别是只要是如IGBT的绝缘栅型的沟槽结构元件,就能如后述地通过与元件区域21同一工序形成防止翻转区域23,所以是恰当的。
在一个芯片上放入了多个元件的分立器件(例如MOSFET和肖特基势垒二极管等)通过防止翻转区域23能分离各自的元件。
下面以N通道型功率MOSFET为例在图3到图7中表示本发明半导体装置的制造方法。
本发明半导体装置的制造方法包括:在所述周边区域形成第一沟槽并在所述元件区域形成第二沟槽的工序;在所述第一沟槽和第二沟槽的内壁上形成绝缘膜的工序;把导电材料埋设在所述第一沟槽和第二沟槽内的工序;在所述第二沟槽周边扩散规定的杂质而形成元件区域的工序;电连接埋设在所述第一沟槽内的导电材料和所述基板并形成接触所述元件区域的规定电极的工序。
第一工序(图3):在周边区域形成第一沟槽并在所述元件区域形成第二沟槽。
在N+型硅半导体基板1上层积N-型的外延层而形成漏极区域2。在成为通道层4的区域端部注入、扩散高浓度的硼并形成护圈3。在表面上形成热氧化膜5s后蚀刻预定的通道层4的部分氧化膜。在整个面上以例如剂量1.0×1013cm-2注入硼后使其扩散而形成P型的通道层4(图3(A))。护圈3缓和通道层4端部的电场集中,若对特性没影响也可以不设置。
由CVD法在整个面上生成NSG(Non-doped Silicate Glass)的CVD氧化膜5。然后在除了第一和第二沟槽开口部分的部位覆盖保护膜掩膜。设置成CVD氧化膜5也覆盖在基板周边的热氧化膜5s上。把CVD氧化膜5进行干蚀刻除去一部分而形成露出通道区域4的沟槽开口部6(图3(B))。
然后把CVD氧化膜5作为掩膜通过CF系和HBr系气体干蚀刻沟槽开口部6的硅半导体基板,并形成贯通通道层4而到达漏极区域2的第一沟槽7和第二沟槽8(图3(C))。
第一沟槽7在周边区域22设置一个,成为防止翻转区域。另外,第二沟槽8构成元件区域21的MOSFET,在元件区域21设置多个。第一和第二沟槽7、8由同一工序形成。
另外,为了在逆偏置时通过过渡层的扩展而确保耐压,则第一沟槽7设置成充分离开护圈3。具体说就是至少离开漏极区域2的深度方向的距离以上的间隔来形成第一沟槽7。
第二工序(图4):在第一沟槽和第二沟槽的内壁上形成绝缘膜。
进行伪氧化,在沟槽7、8的内壁和通道层4的表面上形成氧化膜(未图示)而把干蚀刻时的蚀刻损坏除去,然后通过蚀刻把该氧化膜和CVD氧化膜5除去。
进而,氧化整个面,根据驱动电压在沟槽8的内壁上形成例如厚度约300埃~700埃的栅氧化膜11b。这时同时地在沟槽7的内壁上也形成氧化膜11a。且热氧化膜5s上也被氧化,并与热氧化膜5s融合。
第三工序(图5):把导电材料埋设在第一沟槽和第二沟槽内。
在整个面上附着多晶硅层,然后仅在元件区域护圈的上方设置掩膜,而且在周边区域设置掩膜并进行蚀刻以使基板表面的沟槽7周围也残留多晶硅。多晶硅层既可以是把包含杂质的多晶硅进行堆积的层,也可以是把无掺杂的多晶硅进行堆积后再导入杂质的层。由此,形成埋设在沟槽8内的栅电极13b,同时在沟槽7内也埋设多晶硅13a。多晶硅13a设置成其一部分从基板表面突出而覆盖到沟槽周围。周边区域的沟槽7通过氧化膜11a和多晶硅13a成为MIS(或MOS)结构的防止翻转区域23。且沟槽7、8内并不限于埋设多晶硅,也可以是金属等的导电材料。
第四工序(图6):在第二沟槽周边扩散规定的杂质而形成元件区域。
首先为了使基板电位稳定,设置由露出成为主体区域的部分的保护膜(未图示)形成的掩膜,有选择地把硼以例如剂量2.0×1015cm-2进行离子注入。进而,利用其掩膜除去主体区域部分的氧化膜11b而露出基板。此时,在形成防止翻转区域23外侧的高浓度杂质区域20的情况下也除去该部分的氧化膜11a。然后除去保护膜。
用新的保护膜(未图示)在预定的源极区域15把砷例如以剂量5.0×1015cm-2的程度进行离子注入,通过热处理形成N+型的源极区域15和在与源极区域15邻接的通道层4表面上形成主体区域14,然后除去保护膜。
由此,被沟槽8包围的区域就成为MOSFET25的单位元件,形成配置有多个MOSFET25的元件区域21。
另外,在与形成源极区域15的离子注入同一的工序中,也可以在防止翻转区域23外周的基板表面上注入、扩散砷而设置高浓度杂质区域20。该区域能使连接防止翻转区域23的屏蔽金属和基板的电阻性提高,在防止翻转上也能起作用。
以往,为了确保耐压在充分离开护圈3的基础上,为了防止翻转由环状板条扩散方式形成横向充分扩散杂质的环状区,不能减少周边区域的面积。但根据本实施例,形成环状区的区域只要具有MIS结构的防止翻转区域23的宽度(多晶硅的宽度)便可,并能大幅度减少周边区域22的面积。
另外,为进一步提高防止翻转的效果,用于提高与屏蔽金属的电阻性形成的高浓度杂质区域20作为环状区工作。但本实施例由于形成了防止翻转区域23,所以其宽度可以变窄。因为与MOSFET的源极区域15同时注入离子而形成,所以能抑制横向的扩散,并能谋求工序的简化。
第五工序(图7):电连接埋设在第一沟槽内的所述半导体材料与所述基板而形成接触所述元件区域的规定电极的工序。
由CVD法在整个面上附着NSG或PSG(未图示)和BPSG(BoronPhosphorus Silicate Glass)层16,通过保护膜遮盖MOSFET的栅电极13b上面,设置掩膜以露出除了MOSFET区域的元件区域21和周边区域22的栅电极13c和多晶硅13a,进行蚀刻并形成层间绝缘膜16。
然后,用喷溅装置把铝等附着在整个面上,覆盖元件区域21和周边区域22的整个面,形成接触源极区域15和主体区域14的源极17。另外,同时形成栅连接电极18和屏蔽金属19(参照图1(B))。屏蔽金属19与多晶硅13a接触并覆盖防止翻转区域23上面,延伸至高浓度杂质区域20并与之接触。由于在基板上施加漏极电位,所以多晶硅13a上也施加漏极电位。
如上所述,本发明实施例以N通道型功率MOSFET为例进行了说明,但对使导电型相反的MOS晶体管也同样地能实施。
而且,并不限于MOSFET,只要是IGBT等的绝缘栅型半导体元件就能与防止翻转区域同时形成,并能得到同样的效果。
Claims (8)
1、一种半导体装置,其特征在于,其包括:元件区域,其设置在半导体基板上把规定的杂质进行扩散;周边区域,其在所述元件区域的外周;沟槽,其设置在所述周边区域的所述半导体基板上;绝缘膜,其沿所述沟槽设置;导电材料,其埋设在所述沟槽内,另外,所述导电材料与所述基板同电位。
2、一种半导体装置,其特征在于,其包括:元件区域,其在半导体基板上设置沟槽结构的绝缘栅型半导体元件;周边区域,其在所述元件区域的外周;沟槽,其设置在所述周边区域的所述半导体基板上;绝缘膜,其沿所述沟槽设置;导电材料,其埋设在所述沟槽内,另外,所述导电材料与所述基板同电位。
3、如权利要求1或权利要求2任一项所述的半导体装置,其特征在于,所述导电材料是多晶硅。
4、如权利要求1或权利要求2任一项所述的半导体装置,其特征在于,在所述周边区域的所述基板表面上设置与所述导电材料接触的高浓度杂质区域。
5、一种半导体装置的制造方法,其是制造具有形成有规定元件的元件区域和该元件区域外周的周边区域的半导体装置的方法,其特征在于,包括:在所述周边区域形成沟槽的工序;在所述沟槽的内壁形成绝缘膜的工序;把导电材料埋设在所述沟槽内的工序;电连接埋设在所述沟槽内的所述导电材料和所述基板的工序。
6、一种半导体装置的制造方法,其是制造具有在半导体基板上形成有沟槽结构元件的元件区域和该元件区域外周的周边区域的半导体装置的方法,其特征在于,包括:在所述周边区域形成第一沟槽、在所述元件区域形成第二沟槽的工序;在所述第一沟槽和第二沟槽的内壁形成绝缘膜的工序;把导电材料埋设在所述第一沟槽和第二沟槽内的工序;在所述第二沟槽周边扩散规定的杂质形成元件区域的工序;电连接埋设在所述第一沟槽内的所述导电材料和所述基板并形成与所述元件区域接触的规定电极的工序。
7、如权利要求5或权利要求6所述的半导体装置的制造方法,其特征在于,在所述元件区域的形成工序中高浓度杂质区域形成在所述周边区域的基板表面上。
8、如权利要求7所述的半导体装置的制造方法,其特征在于,所述高浓度杂质区域通过离子注入形成。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP333889/2003 | 2003-09-25 | ||
JP2003333889A JP2005101334A (ja) | 2003-09-25 | 2003-09-25 | 半導体装置およびその製造方法 |
JP333889/03 | 2003-09-25 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1601756A true CN1601756A (zh) | 2005-03-30 |
CN100463219C CN100463219C (zh) | 2009-02-18 |
Family
ID=34386006
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNB2004100749011A Expired - Fee Related CN100463219C (zh) | 2003-09-25 | 2004-08-30 | 半导体装置及其制造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7230300B2 (zh) |
JP (1) | JP2005101334A (zh) |
KR (1) | KR100555280B1 (zh) |
CN (1) | CN100463219C (zh) |
TW (1) | TWI244766B (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101136430B (zh) * | 2006-08-28 | 2011-01-26 | 三洋电机株式会社 | 半导体装置 |
CN106158800A (zh) * | 2010-12-28 | 2016-11-23 | 瑞萨电子株式会社 | 半导体器件 |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006310508A (ja) * | 2005-04-28 | 2006-11-09 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
US7679111B2 (en) * | 2005-09-16 | 2010-03-16 | International Rectifier Corporation | Termination structure for a power semiconductor device |
JP5298403B2 (ja) * | 2005-10-13 | 2013-09-25 | 富士電機株式会社 | 半導体装置の製造方法 |
JP2007221024A (ja) * | 2006-02-20 | 2007-08-30 | Toshiba Corp | 半導体装置 |
JP2008235788A (ja) * | 2007-03-23 | 2008-10-02 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置 |
JP2008251923A (ja) | 2007-03-30 | 2008-10-16 | Sanyo Electric Co Ltd | 半導体装置 |
JP2011124464A (ja) * | 2009-12-14 | 2011-06-23 | Toshiba Corp | 半導体装置及びその製造方法 |
WO2011157814A2 (en) | 2010-06-17 | 2011-12-22 | Abb Technology Ag | Power semiconductor device |
JP2012204811A (ja) * | 2011-03-28 | 2012-10-22 | Sony Corp | 半導体装置 |
KR20120121723A (ko) * | 2011-04-27 | 2012-11-06 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 형성 방법 |
JP6566512B2 (ja) | 2014-04-15 | 2019-08-28 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
CN105789290B (zh) * | 2016-04-26 | 2018-10-23 | 电子科技大学 | 一种沟槽栅igbt器件及其制造方法 |
Family Cites Families (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0652792B2 (ja) * | 1985-02-26 | 1994-07-06 | 日産自動車株式会社 | 半導体装置 |
JP3128262B2 (ja) * | 1991-05-28 | 2001-01-29 | 株式会社東芝 | 半導体集積回路装置 |
JP2994110B2 (ja) * | 1991-09-09 | 1999-12-27 | 株式会社東芝 | 半導体記憶装置 |
KR970018525A (ko) * | 1995-09-29 | 1997-04-30 | 김광호 | 트렌치 DMOS의 반도체장치 및 그의 제조방법(a trench DMOS semiconductor device and a method of fabricating the same) |
JP3796818B2 (ja) | 1996-06-10 | 2006-07-12 | 富士電機デバイステクノロジー株式会社 | プレーナ型半導体素子 |
JP3132435B2 (ja) * | 1997-09-22 | 2001-02-05 | 日本電気株式会社 | 半導体装置の製造方法 |
US6262453B1 (en) * | 1998-04-24 | 2001-07-17 | Magepower Semiconductor Corp. | Double gate-oxide for reducing gate-drain capacitance in trenched DMOS with high-dopant concentration buried-region under trenched gate |
US7084456B2 (en) * | 1999-05-25 | 2006-08-01 | Advanced Analogic Technologies, Inc. | Trench MOSFET with recessed clamping diode using graded doping |
KR20010065305A (ko) * | 1999-12-29 | 2001-07-11 | 박종섭 | 플래쉬 메모리 소자의 제조방법 |
JP4149109B2 (ja) | 2000-01-28 | 2008-09-10 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
KR100345368B1 (ko) * | 2000-02-25 | 2002-07-26 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
US6784486B2 (en) * | 2000-06-23 | 2004-08-31 | Silicon Semiconductor Corporation | Vertical power devices having retrograded-doped transition regions therein |
US6472708B1 (en) * | 2000-08-31 | 2002-10-29 | General Semiconductor, Inc. | Trench MOSFET with structure having low gate charge |
EP2398058B1 (en) * | 2001-01-19 | 2016-09-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
JP3906076B2 (ja) * | 2001-01-31 | 2007-04-18 | 株式会社東芝 | 半導体装置 |
JP5025071B2 (ja) * | 2001-02-01 | 2012-09-12 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
EP1261036A3 (en) * | 2001-05-25 | 2004-07-28 | Kabushiki Kaisha Toshiba | Power MOSFET semiconductor device and method of manufacturing the same |
US6621107B2 (en) * | 2001-08-23 | 2003-09-16 | General Semiconductor, Inc. | Trench DMOS transistor with embedded trench schottky rectifier |
JP3973395B2 (ja) * | 2001-10-16 | 2007-09-12 | 株式会社豊田中央研究所 | 半導体装置とその製造方法 |
JP4097417B2 (ja) * | 2001-10-26 | 2008-06-11 | 株式会社ルネサステクノロジ | 半導体装置 |
JP3701227B2 (ja) * | 2001-10-30 | 2005-09-28 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
JP3640945B2 (ja) * | 2002-09-02 | 2005-04-20 | 株式会社東芝 | トレンチゲート型半導体装置及びその製造方法 |
-
2003
- 2003-09-25 JP JP2003333889A patent/JP2005101334A/ja active Pending
-
2004
- 2004-07-12 TW TW093120767A patent/TWI244766B/zh not_active IP Right Cessation
- 2004-08-24 KR KR1020040066841A patent/KR100555280B1/ko not_active IP Right Cessation
- 2004-08-30 CN CNB2004100749011A patent/CN100463219C/zh not_active Expired - Fee Related
- 2004-08-31 US US10/929,727 patent/US7230300B2/en active Active
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101136430B (zh) * | 2006-08-28 | 2011-01-26 | 三洋电机株式会社 | 半导体装置 |
CN106158800A (zh) * | 2010-12-28 | 2016-11-23 | 瑞萨电子株式会社 | 半导体器件 |
CN106158800B (zh) * | 2010-12-28 | 2019-07-30 | 瑞萨电子株式会社 | 半导体器件 |
Also Published As
Publication number | Publication date |
---|---|
TW200512938A (en) | 2005-04-01 |
US7230300B2 (en) | 2007-06-12 |
KR100555280B1 (ko) | 2006-03-03 |
US20050073004A1 (en) | 2005-04-07 |
KR20050030538A (ko) | 2005-03-30 |
CN100463219C (zh) | 2009-02-18 |
JP2005101334A (ja) | 2005-04-14 |
TWI244766B (en) | 2005-12-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100761179B1 (ko) | 반도체 장치 | |
CN1601756A (zh) | 半导体装置及其制造方法 | |
CN1645628A (zh) | 绝缘栅极型半导体装置及其制造方法 | |
CN1879222A (zh) | 沟槽栅极场效应器件 | |
CN1468449A (zh) | 内含沟道型肖特基整流器的沟道型dmos晶体管 | |
JP4491875B2 (ja) | トレンチ型mos半導体装置 | |
CN1528020A (zh) | 具有较低栅极电荷结构的沟槽mosfet | |
CN1790714A (zh) | 半导体器件及制造其的方法 | |
CN101048874A (zh) | 绝缘栅极半导体器件及其生产方法 | |
CN101032030A (zh) | 半导体装置 | |
CN1455459A (zh) | 沟槽形栅极的mis器件的结构和制造方法 | |
CN110574169B (zh) | 半导体装置 | |
CN1658400A (zh) | 半导体装置及其制造方法 | |
CN1956222A (zh) | 半导体装置及其制造方法 | |
CN1700430A (zh) | 半导体装置的制造方法 | |
CN1574393A (zh) | 半导体器件的制造方法 | |
CN1898801A (zh) | 纵型栅极半导体装置及其制造方法 | |
CN1638144A (zh) | 半导体器件及其制造方法 | |
CN1848437A (zh) | 半导体装置及其制造方法 | |
CN1823424A (zh) | 半导体装置制造方法和半导体装置 | |
CN1822394A (zh) | 半导体装置及其制造方法 | |
CN1539169A (zh) | 对称沟槽mosfet器件及其制造方法 | |
JP2002353452A (ja) | 電力用半導体素子 | |
CN111697069A (zh) | 半导体装置 | |
US10892353B2 (en) | Semiconductor device and method of manufacturing the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090218 Termination date: 20210830 |
|
CF01 | Termination of patent right due to non-payment of annual fee |