CN1584774A - 半导体集成电路 - Google Patents

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Abstract

一种半导体集成电路，包括存储电路、根据保存在存储电路中的控制信息产生内部时钟信号的振荡器电路、以及产生使内部时钟信号的频率与外部时钟信号的频率一致的控制信息的逻辑电路。内部时钟信号用于内部电路的同步操作。即使当在振荡电路的振荡特性(振荡频率)中出现由于过程变化引起的误差(不希望的变化)时，也能够使内部时钟信号的频率与对应于目标频率的外部时钟信号的频率一致，而不需要连接外部晶体振荡器和输入外部时钟信号。

Description

说明书 半导体集成电路
本发明要求2003年7月30日申请的日本专利申请JP2003-203574的优先权，其内容通过参考引入本申请。
技术领域
本发明涉及时钟同步操作的电路，更具体的，涉及时钟同步操作的半导体集成电路，并且涉及可以有效地应用于信息处理设备，例如，微型计算机为代表的技术。
背景技术
对于半导体集成电路，例如，时钟同步操作的微型计算机，已知内部时钟信号仅由内部振荡产生，没有外部附加的晶体振荡器(晶体单元、晶体振荡)。在下面的专利文献1中介绍了仅由内部振荡产生同步时钟信号而没有提供外部晶体振荡器的微型计算机。在下面的专利文献2中介绍了调整内置的内部振荡的振荡器的振荡频率，没有外部附加的晶体振荡器。
专利文献1
日本待审专利公开No.平11(1999)-510938
专利文献2
日本待审专利公开No.平10(1998)-187273
发明内容
本发明首先讨论用振荡器产生同步时钟时出现的问题。在使用晶体振荡激活的半导体集成电路中需要提供电容性元件和晶体振荡器。需要封装它们和它们的部件的面积。此外，存在晶体振荡器的接线端容易感应外部噪声(EMS：电磁敏感性)的情况，并且在***结构的客户的可靠性中出现问题。此外，因为在连接晶体振荡器的半导体集成电路的接线端出现充电/放电，所以出现辐射噪声(EMI：电磁干扰)的问题。因为波形整形电容器连接到晶体振荡器的接线端，所以也增加了电流消耗。另外，被称作“少管脚micon”的外部接线端显著减少的微型计算机用在传感器、网络家用器具中。在少管脚micon的情况下，减少晶体振荡器的接线端的数量非常有助于减少外部接线端的数量。
此外，本发明讨论了不用振荡器产生同步时钟的情况。当不用振荡器产生同步时钟时，振荡频率受到过程变化的极大影响，从而导致百分之几十的变化。另外，振荡频率也受电源电压的变化和温度变化的影响，但是小于过程变化的影响，所以在振荡频率中出现百分之几十的变化。特别要求百分之几的时钟精度，以建立通信。另外，需要能够抵御过程变化、半导体集成电路的外部电压的变化以及温度变化的结构。因为必须根据固定频率的内部振荡，在高频或低频下在配备有微型计算机的***上进行测试，所以需要即使在交货之后也可以灵活地改变频率的结构。
本发明的一个目的是提供一种能够进行高精度内置振荡的半导体集成电路。
通过本说明书和附图的介绍，本发明的上述和其它目的和新颖特征将变得显而易见。
在本说明书中公开的本发明的典型实施例的概述简要介绍如下：
[1]<<用外部时钟信号频率作为索引的频率调整>>
根据本发明的集成电路包括存储器单元(20)、根据保存在存储电路中的控制信息产生内部时钟信号(VCLK)的振荡器电路(23)以及产生控制信息以使内部时钟信号的频率与外部产生的外部时钟信号(RCLK)的频率一致的逻辑电路(2、40)，其中内部时钟信号(CLK)用于内部电路的同步操作。即使当在振荡电路的振荡特性(振荡频率)中出现由于过程变化引起的误差(不希望的变化)时，也能够使内部时钟信号的频率与对应于目标频率的外部时钟信号的频率一致，而不需要连接外部晶体振荡器和输入外部时钟信号。简而言之，能够补偿过程变化引起的频率误差。
根据用于预定操作方式的指令进行使内部时钟信号的频率与对应于目标频率的外部时钟信号的频率一致的控制信息的捕获。如果指定预定的操作方式，则可以任选进行这种控制信息的捕获。目标频率可以改变，以便任选地捕获控制信息。
介绍由逻辑电路与时钟同步进行产生控制信息的过程的形式，第一种形式与根据最初在存储电路中给定的控制信息产生的时钟信号同步，第二种形式与外部时钟信号同步，第三种形式与根据用于预定操作方式的指令由另一个振荡器电路振荡产生的时钟信号同步。
根据由逻辑电路一次得到的控制信息的利用效率，提供非易失存储器件(6)，存储由逻辑电路产生的控制信息。存储在非易失存储器件中的控制信息根据加电复位加载到存储器电路中。
<<控制信息的产生形式>>
第一种形式利用时钟计数器。即，包括采样对应于内部时钟信号和外部时钟信号的各个频率的信息的采样电路(31)。逻辑电路(2)使用由采样电路采样的信息比较内部时钟信号的频率与外部时钟信号的频率，从而产生使内部时钟信号的频率与外部时钟信号的频率一致的控制信息。此时，例如，逻辑电路为CPU(中央处理单元)，存储器电路为CPU可寻址的寄存器。
第二种形式利用内置的比较器。具有在内部时钟信号的频率与外部时钟信号的频率之间进行差别比较的比较器(24)。逻辑电路使用由比较器比较的结果产生允许内部时钟信号的频率与外部时钟信号的频率一致的控制信息。此时，例如，逻辑电路为CPU(中央处理单元)，存储器电路为CPU可寻址的寄存器。
第三种形式利用增减计数器。即，存储器电路是计数器(42)，逻辑电路在内部时钟信号的频率与外部时钟信号的频率之间进行差别比较，并且使用比较结果对计数器进行加计数或减计数。
第四种形式利用频率之间比较的外部结果。逻辑电路通过锁存器(32)等输入在内部时钟信号的频率与外部时钟信号的频率之间的比较结果，并且通过参考输入的比较结果产生使内部时钟信号的频率与外部时钟信号的频率一致的控制信息。
<<通过恒流区域的使用进行温度依赖补偿>>
本发明的特定形式，提供相对于转换基准电压模拟转换存储在存储电路中的控制数据的D/A转换器(21)和对应于根据D/A转换器输出的电压确定的操作电源电压形成偏置电压的偏置电路(22)。以压控振荡器的形式构成振荡器电路，使用根据D/A转换器的输出电压确定的电压(Vfdd)作为操作电源电压，振荡频率由偏置电压控制。此时，偏置电路包括恒流电路(M7、Rf、M8)，具有MOS晶体管，其中的每一个满足栅极-源极电压条件，在此条件下，相对于温度的变化，漏极-源极电流的变化很小，并且输出MOS晶体管的漏极电压作为控制电压。当根据D/A转换器输出的电压改变操作电源电压时，恒流电路能够在变化满足栅极-源极电压条件的范围内改变偏置电压，并且在一定范围内抑制或缓和由于温度变化引起的变化。在该结构中，在变化满足栅极-源极电压条件的范围内大大地限制了频率可变范围。简而言之，该结构限于频率基本恒定的应用。
作为特定的形式，恒流电路包括其源极接收电源电压、栅极和漏极短路的p沟道型第一MOS晶体管(M7)；其源极接收电路的地电压、栅极和漏极短路的n沟道型第二MOS晶体管(M8)以及一端连接到第一MOS晶体管的漏极、另一端连接到第二MOS晶体管的漏极的电阻元件(Rf)。输出第一MOS晶体管的漏极电压和第二MOS晶体管的漏极电压分别作为控制电压。
考虑到D/A转换器的输出为低阻抗，优选通过电压跟随放大器(47)提供D/A转换器的输出电压作为压控振荡器和偏置电路的操作电源电压。通过在待机时关闭电压跟随放大器，可以切断压控振荡器和偏置电路的操作电源，从而有助于降低功耗。
当考虑电源变化的补偿时，希望还提供相对于电源电压和温度的变化产生补偿电压变化的基准电压的基准电压发生器(45)，D/A转换器输入基准电压作为转化基准电压。
<<通过注意VLT进行温度依赖补偿>>
温度依赖补偿的另一种形式还包括相对于转换基准电压，模拟转换存储在存储电路中的控制数据的D/A转换器，和根据D/A转换器输出的电压形成偏置电压(VGP、VGN)的偏置电路。以压控振荡器的形式构成振荡器电路，具有CMOS电路型环形振荡器部分(51)，并且振荡频率由偏置电压控制，用于相对于环形振荡器部分电流控制。此时，偏置电路以抑制CMOS电路的逻辑阈值电压变化的方向对振荡电路施加操作电源电压，从而补偿由于温度的变化在环形振荡器部分的振荡频率中产生的变化。
作为特定的形式，压控振荡器具有对应于奇数级的CMOS反相器延迟级(50)，构成环形振荡器部分。偏置电路具有模拟每个CMOS反相器级的逻辑阈值电压的逻辑阈值电压模拟电路部分(65)，并且使用逻辑阈值电压模拟电路的输出改变振荡电路的操作电源电压。当考虑补偿电源的变化时，希望还提供相对于电源电压和温度的变化产生补偿电压变化的基准电压的基准电压发生器，D/A转换器输入基准电压作为转化基准电压。
[2]<<时钟信号频率的动态自动调整>>
根据本发明的另一个方案的半导体集成电路包括存储器电路、根据保存在存储电路中的控制信息产生内部时钟信号的振荡器电路以及为周期性产生的脉冲的每个固定间隔计数内部时钟信号，以在使计数值与预期值相一致的方向更新控制信息的逻辑电路(70)。内部时钟信号用于内部电路的同步操作用于内部电路的同步操作。计数值的预期值与目标频率相关。因此，以周期性产生的脉冲的固定间隔作为参考，根据对应于目标频率的预期值可以动态地和自动地调整内部时钟信号的频率。因为在每个脉冲的周期动态调整振荡电路的振荡频率，所以优选的相对于固定间隔基本上不存在温度依赖和电源依赖。
作为本发明的特殊形式，提供周期性地产生固定间隔的脉冲的间隔发生器(71)。间隔发生器包括脉冲发生器(72)、从脉冲发生器产生的脉冲的预定相位点进行充电操作或放电操作的CR时间常数电路(73)以及检测由CR时间常数电路得到的电压达到规定电压的检测器(74)。从预定的相位点到由检测器检测的定时的时间间隔定义为固定间隔。CR时间常数电路的温度依赖性小得基本上可以忽略。
希望根据基准电压发生器产生的基准电压形成规定电压，并且基准电压是补偿相对于电源电压和温度的变化的电压变化的电压。相对于固定间隔，电源依赖性也不存在了。即使在振荡电路中存在电源依赖性和温度依赖性，也不会出现实质性问题。
作为本发明的另一种特定形式，存储电路是，例如，增减计数器(42)。增减计数器与脉冲发生器产生的脉冲同步进行加计数或减计数。
作为本发明的又一种特定形式，还提供相对于转换基准电压模拟转换存储在存储电路中的控制数据的D/A转换器，和形成根据D/A转换器输出的电压变化的偏置电压的偏置电路。振荡器电路为压控振荡器，振荡频率由偏置电压控制。如果考虑相对于D/A转换器的电源依赖的补偿，则D/A转换器输入由基准电压发生器产生的基准电压作为转化基准电压。
作为本发明的再一种特定形式，还提供非易失存储器件。非易失存储器件存储在根据加电复位最初加载到存储器电路中的控制信息和装载到逻辑电路中的预期值。控制信息和预期值可以在半导体集成电路发货之前存储在非易失存储器件中。如果非易失存储器件是可以电重新编程的，则用户通过至少重写预期值能够任意选择振荡频率。
[3]<<分频器>>
可以提供用于对从振荡电路输出的时钟信号分频的分频器。希望分频器是可变分频器。在半导体集成电路发货之前，控制信息存储在非易失存储器中，从而内部振荡频率与最高操作频率一致。用户通过使用可变分频器可以选择任意频率。
附图说明
图1示出了根据本发明的一个实施例的微型计算机的框图；
图2示出了内部振荡电路模块的第一个例子的框图；
图3示出了比较器24的一个例子的逻辑电路图；
图4示出了内部振荡电路模块的第二个例子的框图；
图5示出了内部振荡电路模块的第三个例子的框图；
图6示出了内部振荡电路模块的第四个例子的框图；
图7示出了内部振荡电路模块的第五个例子的框图；
图8示出了对应于图4所示的内部振荡电路模块的详细电路的电路图；
图9示出了电压跟随放大器(VFAMP)的一个例子的电路图；
图10示出了MOS晶体管的Vgs-Ids特性的说明图；
图11示出了对应于图6所示的内部振荡电路模块的详细电路的电路图；
图12示出了可以代替图11中所示的UDCUNT的计数器(CUNT)的框图；
图13示出了图11的修改的电路图；
图14示出了偏置电路的另一个例子的电路图；
图15示出了在图2中描述的内部振荡频率设置操作的流程图；
图16示出了根据外部比较进行内部振荡频率设置操作的流程图；
图17示出了通过在不使用CPU进行频率比较确定操作的图6的例子进行内部振荡频率设置操作的流程图；
图18示出了关于采用图8所示结构的VCO的温度依赖性的模拟结果的说明图；
图19示出了通过注意VLT进行温度补偿的内部振荡电路模块的电路例子的电路图；
图20示出了在图19中所示的运算放大器62和64的电路图；
图21示出了在图19中所示的运算放大器63的电路图；
图22示出了关于采用图19所示结构的VCO的温度依赖性的模拟结果的说明图；
图23示出了在制造微型计算机，特别是，通用计算机的过程中采用的频率设置过程的流程图；
图24示出了在制造微型计算机，特别是，定制LSI的过程中采用的频率设置过程的流程图；
图25示出了配备有连续和动态调整内部振荡时钟频率的内部振荡电路模块的微型计算机的框图；
图26示出了对应于图25中所示的内部振荡电路模块的延迟电路的电路图；
图27示出了由图26中所示的时间常数电路的充电/放电操作产生的固定间隔(Ts)的时序图；
图28示出了间隔发生器71的另一个例子的电路图；以及
图29示出了由图28中所示的时间常数电路的充电/放电操作产生的固定间隔(Ts)的时序图。
具体实施方式
<<微型计算机>>
图1示出了根据本发明的一个实施例的微型计算机。在同一个图中所示的微型计算机1通过，例如，CMOS集成电路制造技术形成在一个类似于单晶硅的半导体衬底(半导体芯片)上方。
虽然没有特别的限制，但是微型计算机1包括控制信号总线CBUS、内部地址总线iAB、内部数据总线iDB、***地址总线PAB和***数据总线PDB。预定的电路模块分别连接到它们。对于上述的电路模块，微型计算机1具有中央处理单元(CPU)2、用在CPU2的工作区等中的随机访问存储器(RAM)3、总线状态控制器(BSC)4、内部振荡电路模块(OSCMDL)5、例如，快闪存储器等电可重新编程非易失存储器(非易失存储器件：NVMRY)6、模拟-数字转换模块(ADCMDL)7、数字-模拟转换模块(DACMDL)8、通用输入/输出口(I0)9、连接到ADC7的模拟输入电路(AIN)10、连接到DAC8的模拟输出电路(AOUT)11、方式控制器(MDCTL)13以及例如包括定时器模块、串行接口电路等的其它***电路模块(PRPHMDL)12。
CPU2包括取指令并且解码取得的指令以产生控制信号的指令控制器和根据控制信号使用操作数进行算术处理等的执行单元或部分。NVMRY6保存控制数据、CPU2的控制程序等。OSCMDL5不需要外部连接的振荡器进行内部振荡，从而产生时钟信号CLK。每个内置的电路模块时钟同步操作时，时钟信号CLK用作操作参考时钟信号等。虽然在本实施例中通常只示出了一个时钟信号作为CLK，但是实际上对应于包括不同操作速度的电路模块和操作速度根据操作方式变化等情况产生不同频率的几种类型的时钟信号，并且提供给相应的电路模块。通过方式端，为MDCTL13提供方式信号MD0到MD2，通过复位端，提供复位信号RES。当根据复位信号RES等对微型计算机1发出复位指令时，初始化例如CPU2等片上电路模块。当发出由复位信号RES进行复位的指令时，CPU2从预定的起始地址读出指令，并开始执行程序。根据由方式信号MD0到MD2等指定的操作方式确定起始地址。
<<补偿由于过程变化引起的频率变化>>
在图2中示出了内部振荡电路模块5的第一个例子。内部振荡电路模块5包括用作存储电路的控制数据寄存器(CDREG)20、数字到模拟转换装载到CDREG20的控制信息的数字-模拟转换器(DAC)21、根据D/A转换器21的输出形成控制电压的偏置电路(BIAS)22、以对应于控制电压的频率振荡的压控振荡器(VCO)23、能够将由压控振荡器23产生的内部时钟信号VCLK的频率与外部时钟信号RCLK的频率进行比较的比较器(CMP)24、保存比较器24的比较结果的监视寄存器(MREG)25、用作D/A转换的转换基准电压的嵌位电源电压(CRMP)29、选择内部时钟信号或外部时钟信号的选择器(CSEL)26以及分频选择器26输出的时钟信号的分频器(CDIV)27。控制数据寄存器20和监视寄存器25安排在CPU2的地址空间中，可以通过内部总线28访问。总线28定义为控制信号总线CBUS、内部地址总线iAB、内部数据总线iDB、***地址总线PAB和***数据总线PDB的总名称。由方式控制器13控制时钟选择器26选择时钟信号。分频器27的分频比根据复位操作设置为初始值，随后通过CPU2执行指令来改变。监视寄存器25共享用于输出时钟取信号FNCK的寄存器，用于根据外部的频率设置方式通知频率设置操作完成。外部时钟信号RCLK的输入端、时钟取信号FNCK的输出端以及内部时钟信号VCLK的输出端可以是专用端子或共享端子。
当加电复位时，方式控制器MDCTL将控制信息从非易失存储器6的预定区域6cd装载到控制数据寄存器20。当选择由方式信号MD0到MD2指令的操作方式中的一种选择为频率设置方式时，选择器26在复位结束时选择外部时钟信号RCLK，CPU2根据外部时钟信号RCLK与时钟信号CLK同步执行频率设置程序。基于根据初始设置到CDREG20的控制信息从DAC21输出的DA转换输出形成控制电压，从而确定VCO23的振荡频率。CPU2有规律的参考监视寄存器25，并确定频率比较器24的比较结果是否一致。当比较结果不一致时，CPU2访问控制数据寄存器20，并且以使内部时钟信号的频率与外部时钟信号的频率一致的方向更新控制信息。当比较结果一致时，CPU2将控制数据寄存器20的控制信息储存在非易失存储器6的预定区域6cd中，并终止频率设置程序的执行。当完成频率设置程序的执行时，CPU2通过MREG25输出时钟取结束信号FNCK到外部。根据它，外部停止产生时钟信号RCLK等。
当选择由方式信号MD0到MD2指定的操作方式中的一种作为正常方式时，选择器26在复位结束时选择内部时钟信号。因为在频率设置方式中得到的并且存储在非易失存储器6中的控制信息在加电复位结束时已经初始装载到控制数据寄存器20中，所以VCO23能够根据复位结束时在频率设置方式中得到的控制信息进行振荡操作，并且微型计算机1能够与基于内部时钟信号VCLK定义的时钟信号CLK同步进行数据处理。因此，因为存储在非易失存储器6的预定区域6cd中的控制信息装载到控制数据寄存器20中并且重新使用，所以仅由内部振荡电路模块5就可以产生目标频率与外部时钟信号RCLK的频率相同的内部时钟信号VCLK。即，即使当由于过程的变化使VCO23的振荡特性出现误差时，VCO23也可以在目标频率下振荡，而不需要外部连接晶体振荡器和输入外部时钟信号。能够补偿过程变化引起的振荡特性的变化(振荡频率的变化)。
当在复位结束时由方式信号MD0到MD2指定的操作方式之一为第一测试方式时，选择器26选择外部时钟信号。当操作方式为第二测试方式时，选择器26选择内部时钟信号。
图15示出了上面提到的内部振荡频率设置操作的流程图。提供电源，输入方式信号MD0到MD2并且输入外部时钟信号RCLK。由此，微型计算机1加电复位(S1)。当复位结束时，CPU2根据用于指定频率设置方式的方式信号MD0到MD2开始执行频率设置程序(S2)。CPU2根据频率设置程序在CDREG20中设置控制信息的初始值(S3)。随后，CPU2读出MREG25的值(S4)并确定内部时钟信号频率是否与外部时钟信号频率一致(S5)。当发现彼此不一致时，CPU2在CDREG20中设置随后的控制信息(S6)。当检测到一致时，CPU2在非易失存储器6的预定区域6cd中存储CDREG20的控制信息，并通知外部完成处理(S7)。然后，CPU2在复位后能够以正常方式(用户方式)等工作。
图3示出了比较器24的一个例子。这里所示的比较器24通过相位比较检测频率差。即，由四个复位优先型RS触发器检测内部时钟信号VCLK与外部时钟信号RCLK之间的相位差。当内部时钟信号VCLK的相位领先于外部时钟信号RCLK的相位时，输出X为高电平(逻辑值“1”)。当内部时钟信号VCLK的相位落后于外部时钟信号RCLK的相位时，输出X为低电平(逻辑值“0”)。除此之外的情况下，输出X为高阻抗。监视寄存器25以预定的时序在规则的基础上锁存相位比较结果。虽然没有详细示出，但是可以采用时钟计数器和幅值比较器构成比较器24。即，提供在时钟端输入内部时钟信号VCLK的第一计数器和在时钟端输入外部时钟信号RCLK的第二计数器。计数器清零、计数开始指令、计数停止指令、计数值输出以及由幅值比较器对输出计数值之间的幅值比较以平行的方式作用于两个计数器。然后，比较结果保存在监视寄存器25中。
在图4中示出了内部振荡电路模块5的第二个例子。本例子包括采样电路31，代替图2所示的CMP24和MREG25。采样电路31包括在时钟端输入内部时钟信号VCLK的第一计数器(CUNTi)31A和在时钟端输入外部时钟信号RCLK的第二计数器(CUNTo)31B。此时，CPU2有规律地进行操作，例如，第一和第二计数器31A和31B的计数器清零、计数开始指令、计数停止指令、读计数值以及比较读出的计数值作为监视寄存器25的定期读出操作的代替，根据频率设置方式进行。因为对应于比较结果的操作与图2的相同，省略其详细介绍。虽然CPU2的处理负担稍稍增加，但可以得到与图2类似的效果。采样电路31可以代替使用比较内部时钟信号与外部时钟信号的相位，比较结果保存在相应的锁存器中并且CPU2可以访问该锁存器的结构的时钟计数器的结构。例如，此时，在图3中所示的电路等可以用作相位比较。即使在利用图4所示的内部振荡电路模块5的情况下，内部振荡频率设置操作的流程也类似于图15。
在图5中示出了内部振荡电路模块5的第三个例子。本例子利用在外部进行频率比较，并且在频率设置方式中必需的CPU2的控制程序从外部测试主机(THOST)36输入的结构。本例子包括通过测试主机36等从外部接收CPU2的控制程序的通信接口(COMIF)39，以及接收在外部执行比较的结果的锁存器(LAT)32。在外部提供将由脉冲发生器(EXPG)33产生的外部时钟信号RCLK的频率与VCO23产生的内部时钟信号VCLK的频率进行比较的频率比较器(EXCMP)35，用于频率比较的目的。当微型计算机1设置为频率设置方式时，CPU2使用外部时钟信号RCLK时钟同步操作，通过通信接口31从外部下载频率设置控制程序，并且将下载的控制程序存储在例如RAM3的预定区域中。CPU2执行存储在RAM3的控制程序，并且以预定的间隔取出保存在锁存器32中的比较结果。直到内部时钟信号的频率与外部时钟信号的频率一致之后，CPU2进行使控制数据寄存器20接收允许内部时钟信号的频率与来自THOST36的外部时钟信号的频率一致的方向更新的控制数据的处理，并且更新内部时钟信号的频率。因为其它频率设置操作与图2的相同，所以省略其详细介绍。
具体地，图5包括振荡频率精度较低的低精度振荡器(LPOSC)37。时钟选择器(CSEL)38能够选择振荡器37的振荡输出、外部时钟信号RCLK或内部时钟信号VCLK。例如，在时钟频率设置方式中，始终选择器38选择振荡器37的振荡输出代替外部时钟信号RCLK。术语“振荡频率精度较低”的意思是没有对过程变化、电源电压变化和温度变化引起的振荡频率的变化进行补偿。下面将详细介绍VCO补偿过程变化、电源电压变化和温度变化引起的振荡频率的变化。
在图16中示出了用于介绍根据外部比较进行内部振荡频率设置操作的流程图。提供电源，输入方式信号MD0到MD2并且输入外部时钟信号RCLK，从而微型计算机1加电复位(S11)。当复位结束时，CPU2根据用于指定频率设置方式的方式信号MD0到MD2开始执行预定的接口程序(S12)。CPU2与THOST36建立通信，将频率设置控制程序传送到RAM3，并且开始执行传送来的频率设置控制程序(S13)。CPU2根据控制程序在CDREG20中设置从外部提供的控制信息(S14)。THOST36比较内部时钟信号的频率与外部时钟信号的频率(S15)。微型计算机1捕捉外部的比较结果，并且确定内部时钟信号频率是否与外部时钟信号频率一致(S16)。如果发现彼此不一致，则CPU2使CDREG20从THOST36接收随后的控制信息(S17)。当发现彼此一致时，CPU2在非易失存储器6的预定区域6cd中存储CDREG20的控制信息，并通知THOST36完成处理(S18)。然后，CPU2在复位后能够以正常方式(用户方式)等工作。
在图6中示出了内部振荡电路模块5的第四个例子。本例子以相对于频率比较结果的控制信息的更新在内部振荡电路模块5的内部进行，而不使用CPU2的方式构成。例如，内部振荡电路模块5包括采样电路31、比较控制器(CMOCTL)40、加减计数器(UDCUNT)42和用于频率比较目的的非易失寄存器(NVREG)41。加电复位时，方式控制器MDCTL将来自非易失寄存器41的控制信息预置到加减计数器42中。由此，VCO23能够根据基于预置的控制信息形成的偏置电压进行振荡操作。当在复位结束时选择由方式信号MD0到MD2指定的操作方式中的一种作为频率设置方式时，比较控制器(CMOCTL)40启动，选择器26选择外部时钟信号RCLK，微型计算机1能够与基于外部时钟信号RCLK的时钟信号CLK同步操作。采样电路31采样内部时钟信号VCLK和外部时钟信号RCLK的计数值，并且比较控制器40依次输入计数值，并在两个值之间进行幅值比较。当幅值比较的结果为不一致时，比较控制器40使UDCUNT42加计数或减计数，从而允许内部时钟信号的频率接近外部时钟信号的频率。当幅值比较的结果一致时，比较控制器40将保存在UDCUNT42中的控制信息内部传送到NVREG41中，并允许NVREG41保留控制信息。此外，比较控制器40根据信号FNCK通知外部完成频率设置操作，从而终止处理。
在图17中示出了通过在不使用CPU2进行频率比较确定操作的图6的例子进行内部振荡频率设置操作的流程图。提供电源，输入方式信号MD0到MD2并且输入外部时钟信号RCLK。由此，微型计算机1加电复位(S21)。当复位结束时，CMPCTL40根据用于指定频率设置方式的方式信号MD0到MD2的状态开始操作(S22)。CMPCTL40在CDREG20中设置控制信息的初始值(S23)。随后，CMPCTL40读出由采样电路31提供的采样数据(S24)并确定内部时钟信号频率是否与外部时钟信号频率一致(S25)。当发现彼此不一致时，CMPCTL40在CDREG20中设置随后的控制信息(S26)。当检测到一致时，CMPCTL40在非易失存储器6的预定区域6cd中存储CDREG20的控制信息，并通知外部完成处理(S27)。然后，CMPCTL40在复位后能够以正常方式(用户方式)等工作。
在图7中示出了内部振荡电路模块5的第五个例子。本例子相当于控制信息存储在微型计算机1的外部非易失存储器6A中的情况。非易失存储器6A用于在加电复位时初始装载控制信息，并且存储在频率设置方式中得到的控制信息。本例子的其它结构与图2类似。即使在图4到6所示的结构中也可以采用外部非易失存储器6A。
<<振荡电路的操作电源电压补偿和温度补偿>>
在图8中示出了对应于图4所示的内部振荡电路模块5的详细电路的例子。箝位电路29包括基准电压发生器(VRFG)45和电压跟随放大器(VFAMP)46。基准电压发生器45产生电压变化补偿温度和电源电压变化的基准电压Vref。基准电压发生器45通过使用例如MOS晶体管对之间不同阈值电压差产生基准电压。如在图9中通过例子的方式说明的，电压跟随放大器46主要包括具有差分输入MOS晶体管M1和M2的差分放大器，其中为M1的栅极提供基准电压Vref，M2的栅极与输出MOS晶体管M3的漏极反馈连接。当待机信号STBY为高电平时，电压跟随放大器46切断其电流直流通路而关闭。箝位电路29能够输出对于温度和电源电压Vcc(已经补偿电压变化)的变化稳定的钳位电压Cvdd。
钳位电压Cvdd用作DAC21的转换基准电压。例如，DAC21具有串联电阻R和分流电阻r的电阻网络，并且提供称作R2R形式的电路结构，其中钳位电压Cvdd通过根据控制信息导通或关断的CMOS开关SW加到各个分流电阻r的一端。每个CMOS开关SW是由CDREG20的相应位控制开关的。C1表示稳压电容。RW表示CDREG20的读/写控制信号。
由此，根据控制信息从DAC21输出的电压Vbias也变成相对于温度和电源电压Vcc的变化稳定的电压。因为DAC21的输出是低阻抗的，所以电压Vbias通过具有图9所示的电路结构的电压跟随放大器(VFAMP)47设置为VCO23和BIAS22的操作电源电压Vfdd。VCO23以及BIAS22的操作电源电压Vfdd相对于温度和电源电压Vcc的变化是稳定的。简而言之，对VCO23的操作电源电压进行补偿。
VCO23具有包括奇数个CMOS反相延迟级50的环形振荡器部分51。CMOS反相延迟级50具有在CMOS反相器的操作电源侧的p沟道型电流限制MOS晶体管M5和在电路接地电压侧的n沟道型电流限制MOS晶体管M6。为电流限制MOS晶体管M5的栅极提供偏置电压VGP，为电流限制MOS晶体管M6的栅极提供偏置电压VGN，从而控制CMOS反相延迟级50的电导率。当待机信号STBY为高电平时，环形振荡器部分51停止振荡。当待机信号STBY转为低电平时，环形振荡器部分51开始振荡。每个CMOS反相延迟级50的过渡响应时间间隔由偏置电压VGP和VGN控制，从而控制VCO23的振荡频率。C2表示稳压电容。
偏置电路22形成偏置电压VGP和VGN，并且补偿由于温度变化引起的偏置电压的变化。即，偏置电路22构成恒流电路，包括源极提供操作电源电压Vfdd、栅极和漏极短接的p沟道型第一MOS晶体管M7，源极提供电路地电压Vss、栅极和漏极短接的n沟道型第二MOS晶体管M8，以及一端连接到第一MOS晶体管M7的漏极、另一端连接到第二MOS晶体管M8的漏极的电阻元件Rf。偏置电路22输出第一MOS晶体管M7的漏极电压作为偏置电压VGP，并且输出第二MOS晶体管M8的漏极电压作为偏置电压VGN。如在图10所示的每个MOS晶体管的Vgs-Ids特性的说明，MOS晶体管具有Ids对于温度恒定的区域。确定电阻Rf的值，从而使第一MOS晶体管M7和第二MOS晶体管M8工作在该区域。由此，使第一MOS晶体管M7和第二MOS晶体管M8满足栅极到源极电压条件，在该条件下，相对于温度的变化，漏极到源极电流的变化最小。简而言之，即使温度变化时，偏置电路2 2也能够提供恒定电流。VCO23根据在电流限制MOS晶体管M5和M6接收的偏置电压VGP和VGN是电导率受控的，即使在温度以类似于偏置电路22的方式变化时VCO23也允许恒定电流流过。因此，能够为内部时钟信号VCLK的频率实现温度补偿。
因为由偏置电路22进行温度补偿的条件满足图10所示特性的栅极到源极电压，所以操作电源电压Vfdd的显著变化是不利的。关于这一点，图8的结构极大地限制了频率可变的范围。简而言之，该结构限于频率基本恒定的应用。
在图18中示出了具有图8所示结构的VCO的温度依赖性的模拟结果。图18示出了VCO电压或控制电压不同的几个例子。所示的相对于温度依赖性的振荡频率相对于相应的控制电压较缓和。图8的结构如上所述限于频率基本恒定的应用。图18示出了四种类型电路的模拟结果。
在图8的例子中，电平移动装置(SHFT)52将环形振荡器部分51的振荡输出从Vfdd电平移动到Vcc电平。分频器(DIV)53将电平移动的输出1/2分频，该信号随后用作内部时钟信号VCLK。提供分频器53是考虑到占空比补偿。另外，当定时严格时，可以使分频比更大，而当定时不严格时，则可以不采用分频器53。顺便提及，术语“分频器53的分频比更大”的意思是环形振荡器部分51的振荡频率更高。
顺便提及，在图8中，RW1表示计数器31A的读/写控制信号，RW2表示计数器31B的读/写控制信号。开始信号START输入到计数器31A和31B的清零端(清零)。当开始信号START为低电平时，指令计数值清零，当为高电平时，开始计数。
在图11中示出了对应于图6的内部振荡电路模块5的详细电路的例子。加减计数器42可以由计数器初始化信号CINT清零，并且初始值可以由CPU2通过数据总线IDB预置。清零或预置的加减计数器42根据从CMPCTL40输出的加时钟UCcunt或减时钟DCcunt增计数或减计数。CMPCTL40根据开始信号START执行比较操作指令。表示比较操作一致的锁定监视信号LMNT用作频率设置操作结束信号FNCK和非易失寄存器NVREG的写脉冲。
在图12中示出了可以代替图11中所示的UDCUNT42的计数器(CUNT)42A。计数器42A的计数操作只进行加计数。最初设置在计数器42A中的预置值需要小于预期值。计数时钟Ccunt在每次CMPCTL40进行比较/决定不一致时改变。从而计数器42A向上计数。
在图13中示出了图11的改进。在图13中所示的改进与图11的不同之处在于采用控制数据寄存器(CDREG)20A代替UDCUNT42。CDREG20A可以由CMPCTL40通过内部总线IDB访问。CMPCTL40的访问指令由寄存器访问信号RACC给出。在本结构中，CMPCTL40根据由采样电路31进行的时钟计数值之间的比较结果的幅值在CDREG20A中重写控制信息。当时钟计数值之间的差较大时，控制信息更新的数量的绝对值也较大。CMPCTL40甚至可以预置CDREG20A。
在图14中示出了偏置电路的另一个例子。虽然图8等的例子限于使用如图10所示的相对于温度的恒流区域中，但是图14示出了没有这种限制的例子。偏置电路22包括由偏置电压Vbias控制电导率的三个并联的n沟道型MOS晶体管M10。为每个MOS晶体管M10形成从Vfdd通过栅极和漏极短接的负载MOS晶体管M11到Vss的电流通路。电流通路的中间节点Nc设置为一个控制电压VGP。栅极连接到中间节点Nc的p沟道型MOS晶体管M12以及栅极和漏极短接的负载MOS晶体管M13形成另一个电流通路。MOS晶体管M13的漏极设置为另一个控制电压VGN。当偏置电路22的输入电压Vbias的电平为高电平时，节点Nc的电平降低，从而MOS晶体管M12的电导率增加。由此，控制电压VGP的电平降低，控制电压VGN的电平上升。结果，图8等中介绍的每个CMOS延迟级50的操作电流增加，以使振荡频率增加。当偏置电路22的输入电压Vbias的电平变低时，节点Nc的电平增加，控制电压VGP的电平上升，控制电压VGN的电平降低。结果，图8等中介绍的每个CMOS延迟级50的操作电流减小，以使振荡频率降低。在图14所示的例子中，在温度补偿方面提供温度补偿电路55，并且为节点Nc提供温度补偿所需的电流。虽然没有详细示出，但是在例如由于VCO的VLT(逻辑阈值电压)的变化引起频率变化成为问题的情况下，温度补偿电路55可以使用逻辑阈值电压发生器和运算放大器等构成。顺便提及，参考数字56表示分别控制MOS晶体管M10的栅极输入的选择器开关电路，并且能够选择从它们的端子SWON提供的输入和从它们的端子in提供的输入。当选择从端子SWON提供的输入时，相应的MOS晶体管M10的电导率保持为常数与Vbias无关。M14和M15分别是将控制电压VGP固定为Vdff和将控制电压VGN固定为Vss的MOS晶体管。
<<注意VLT的温度依赖补偿>>
在图19中示出了通过注意VLT进行温度补偿的内部振荡电路模块5的电路例子。这里主要说明BIAS5的另一个电路的例子。在本例子中，对于DAC21采用另一种电路结构。开关电路SW0到SW63根据控制信息TRM0到TRM5的值分别选择串联电阻电路60的分压抽头。由此，在节点Ndac得到模拟电压。参考数字61表示的电路是产生对应于节点Ndac的模拟电压的电流的电路，并且能够根据信号SEL切换到其电流值。
偏置电路22包括三个运算放大器62到64。运算放大器62和64中的每一个具有图20所示的电路结构。运算放大器63具有图21所示的电路结构。P沟道型MOS晶体管M20的电导率由运算放大器62的输出控制，并且串联电阻电路60在电源电压Vcc和电路的地电压Vss之间形成电流通路。运算放大器62具有反相输入端N和非反相输入端，由串联电阻电路60设置的分压反馈到反相输入端N，箝位电路29的输出电压Cvdd加到非反相输入端。由此，运算放大器62根据等于对应于和两个电压之间的差相应的电压的输出电压控制MOS晶体管M20的电导率。简而言之，对应于DAC21的转换基准电压的串联电阻电路60的操作电压设置为钳位电压Cvdd。运算放大器63以在MOS晶体管M21的漏极形成的电压等于节点Ndac的模拟转换电压Vbias的方式控制MOS晶体管M21的电导率。由此，流过MOS晶体管M21的电流由模拟转换电压Vbias和电路61中的电阻确定，并且对于固定的电源电压Vcc具有恒流特性。而且，电流以预定的镜像比例转移到MOS晶体管M22。MOS晶体管M22与在Vcc和Vss之间串联连接的n沟道型MOS晶体管M23和M24一起形成电流通路。MOS晶体管M22的漏极电压加到VCO23上，作为一个控制电压VGN。
偏置电路22具有逻辑阈值电压模拟电路65。逻辑阈值电压模拟电路65具有每个CMOS反相器的输入和输出短路的电路结构，并且在短路输入/输出端Nio相对于操作电源电压形成逻辑阈值电压(VLT)。逻辑阈值电压模拟电路65与串联连接在Vcc和Vss之间的p沟道型MOS晶体管M26一起形成电流通路。运算放大器64包括反相输入端(N)和非反相输入端(P)，逻辑阈值电压模拟电路65的节点Nio反馈连接到反相输入端(N)，箝位电路29的输出电压Cvdd加到非反相输入端(P)。运算放大器根据与节点Nio的电压与输出电压Cvdd之间的电压差相等的电压负反馈控制MOS晶体管M26的电导率。在MOS晶体管M26的漏极形成由Cvdd和VLT确定的电压。例如，在其漏极形成大约2×Cvdd的电压。该电压作为VCO23的操作电源电压。
偏置电路22具有用于CMOS延迟级50的虚拟电路50da。这里，CMOS延迟级50包括放在中部的电流限制MOS晶体管M5和M6，以及放在外侧的组成CMOS反相器的p沟道型MOS晶体管M28和n沟道型MOS晶体管M29。虚拟电路50da包括MOS晶体管M28da、M5da、M6da和M29da。MOS晶体管M29da的栅极施加MOS晶体管M26的漏极电压，MOS晶体管M28da的栅极施加Vss，MOS晶体管M6da的栅极施加一个控制电压VGN，从而在MOS晶体管M5da的公共栅极和漏极端之间的电压设置为另一个控制电压VGP，以使流过MOS晶体管M5da的电流镜像反射到VCO23的每个CMOS延迟级50。
流过MOS晶体管M5da和M6da的电流为对应于流过MOS晶体管M21的恒流的镜像电流。由此，在接收控制电压VGN和VGP的VCO23中的各个CMOS延迟级50中的电流限制MOS晶体管M5和M6的漏极电流也具有恒流特性。在下一级CMOS延迟级50中包括MOS晶体管M28和M29的CMOS反相器的栅极电容由恒流源驱动充电/放电。其充电/放电时间常数成为延迟元件。恒定电流由用钳位电压Cvdd作为参考和电阻形成的D/A转换的电压Vbias产生。因为VCO23的操作电源电压也对应于用Cvdd作为参考形成的电压，所以可以实现过程变化的补偿和电源变化的补偿。另外，通过逻辑阈值电压模拟电路65从MOS晶体管M26输出逻辑阈值电压模拟电路65的逻辑阈值电压VLT等于Cvdd的电压。因为给定该电压作为VCO23的操作电源电压，所以在每个CMOS延迟级50中包括MOS晶体管M28和M29的CMOS反相器的逻辑阈值电压可以一直控制为常数。此外，即使在温度变化时也可以补偿环形振荡器部分的振荡频率的变化。
当CMOS反相器的逻辑阈值电压随着温度的上升而上升时，例如，MOS晶体管M26的漏极电压，即，VCO23的操作电源电压降低，从而抑制CMOS反相器的逻辑阈值电压的变化。术语“CMOS反相器的逻辑阈值电压随着温度的上升而上升”的意思是p沟道型MOS晶体管的电流驱动能力相对于n沟道型MOS晶体管有所改善。降低电源电压并且控制逻辑阈值电压常数导致在p沟道型MOS晶体管开始操作时以变窄的方向控制源极到栅极电压VGS的事实，由此抑制电流驱动能力的改善。
虽然CMOS延迟级50的输出延迟由流过作为主要元件的每个电流限制MOS晶体管M5和M6的恒定电流对下一级栅极电容的充电/放电的时间产生，如上所述，在各个CMOS延迟级50的输出开始反相之后，构成CMOS反相器的MOS晶体管M28和M29的特性也被干预。例如，当CMOS延迟级50的输出开始从0V上升时，MOS晶体管M28从OFF状态向ON状态转换，但是MOS晶体管M28的输出电流特性在该转换期间对输出电压的上升施加影响。此时MOS晶体管M29的输出也同样开始降低。由此，如上所述，通过控制CMOS反相器的逻辑阈值电压为常数，MOS晶体管M28和M29对每个CMOS延迟级50的延迟特性的影响可以保持为恒定。由此，因为控制电压VGN和VGP以及VCO23的操作电源电压设置为与D/A转换的电压Vbias和逻辑阈值电压VTL相关的电压，如上所述实现过程变化的补偿和电源变化的补偿。另外，因为逻辑阈值电压模拟电路65以抵消由于CMOS电路的逻辑阈值电压的变化引起的电流变化的方向为环形振荡器部分提供电流，所以补偿由于温度变化引起的环形振荡器部分的振荡频率的变化是可行的。
顺便提及，在图19中省略了分频器的示图。
在图22中示出了关于采用图19所示结构的VCO的温度依赖性的模拟结果。在这里所示的每个振荡频率下的温度依赖性较平缓。
<<频率设置过程>>
在图23中示出了在制造微型计算机1的过程中采用的频率设置过程。在图中，微型计算机1假定为通用计算机。即，本微型计算机1希望为采用内部振荡电路模块的微型计算机，其中可设置频率不是限制性的，如图19所示。
制造商进行晶片处理(P1)和测试(P2)。随后，在非易失存储器6的预定区域6cd中写入用于根据每个用户的规格确定默认操作频率的控制信息(P3)。顺便提及，在测试时，使用外部时钟信号而不使用内部振荡进行测试(P2)。或者，首先通过测试器实现内部振荡频率的匹配，然后在内部振荡频率改变时进行测试。当在微型计算机发货之后由于测试等，用户所用的频率要相对于默认设置频率变化时，用新得到的控制信息改写在预定区域6cd中的控制信息(P4)。随后，***可以以正常方式(用户方式)在设置的内部振荡频率下操作。
在图24中示出了在制造微型计算机1的过程中采用的频率设置过程的另一个例子。这里假设定制的LSI。即，如图8所示，本微型计算机1可以采用内部振荡电路模块的微型计算机，其中可设置频率是限制性的。
制造商进行晶片处理(P1)和测试(P2)。随后，在非易失存储器6的预定区域6cd中写入用于确定来自用户需求的任意操作频率的控制信息(P3A)。在在微型计算机发货之后，***可以以正常方式(用户方式)在设置的内部振荡频率下操作。不需要考虑发货之后频率的变化。
<<时钟信号频率的动态调整>>
在图25中示出了配备有连续和动态调整内部振荡时钟频率的内部振荡电路模块的微型计算机1。在图中所示的内部振荡电路模块5具有周期性地产生不变的部分或者脉冲间隔，而不需要用于频率设置目的的外部时钟信号RCLK的间隔发生器(ITVG)71。内部振荡电路模块5采用比较控制器(CMPCTL)70，为每个周期性产生的脉冲的固定间隔计数内部时钟信号VCLK，并且以计数值与预期值相符合的方向连续更新控制信息。这里，使用可以由CPU2预置的加减计数器(UDCUNT)42作为存储控制信息的存储电路。比较控制器70控制加减计数器(UDCUNT)42的加计数和减计数。
在图26中示出了图25的内部振荡电路模块5的详细电路的例子。间隔发生器(ITVG)71包括脉冲发生器(PLSG)72、从由脉冲发生器72产生的脉冲的预定相位点进行充电操作或放电操作的CR时间常数电路(CRTC)73以及检测由CR时间常数电路73得到的电压达到规定电压的检测器(DTC)74。
脉冲发生器72包括低精度内部振荡器(LPOSC)76和计数从低精度内部振荡器76输出的时钟信号的环形计数器(RGCUNT)77。环形计数器77的最高位Dn输出计数完成脉冲Fstr。计数完成脉冲Fstr保持低电平，直到计数完成，并且在每次计数完成时为高电平。
CR时间常数电路73具有电阻Rtc和电容Ctc的并联电路，并且通过p沟道型MOS晶体管M31连接到箝位电压Cvdd。对应于计数完成脉冲Fstr为高电平，MOS开关M31处于开状态，使电容Ctc充电。对应于计数完成脉冲Fstr为低电平，MOS开关M31处于关断状态，使电容Ctc放电。时间常数电路73得到的充电/放电电压显示为Ntm。通过调整电阻Rtc的值确定限定充电/放电时间间隔的时间常数。对于电压调整方法没有特殊的限定，但是可以通过铝母片或熔丝编程实现。顺便提及，电阻Rtc的值设置为MOS开关M31的导通电阻可以忽略的大小。简而言之，前者具有大的电阻值，能够忽略后者。
检测器74将充电/放电电压Ntm与通过电阻分压基准电压Vref得到的决定电平Vint进行比较。Cstp表示指示检测器74的比较结果的信号。
CRTC73充电的电压由箝位电压Cvdd确定，并且相对于温度的变化和电源电压Vcc的变化保持稳定。由电阻Rtc和电容Ctc确定的时间常数也不依赖于温度的变化和电源电压Vcc的变化之一。而且，决定电平Vint也不依赖于温度的变化和电源电压Vcc的变化。因此，如图27所示，电压Ntm从时间常数电路开始放电到达到决定电平Vint所需的时间Ts变为恒定的。从计数完成脉冲Fstr的下降沿到检测器检测一致的输出(Cstp的下降沿)的时间变为恒定的间隔。例如，时间Ts设置为100ms的时间间隔。
CMPCTL70包括施加内部时钟信号VCLK的时钟计数器80。时钟计数器80用信号Fstr的下降时序清零。随后，时钟计数器80计数内部时钟信号VCLK，直到信号Cstp的下降沿。要求计数的周期设置为对时间Ts的周期为恒定。另外，周期设置为不依赖于温度的变化和电源电压Vcc的变化的恒定的周期或间隔。在时间间隔Ts期间计数的计数值通过比较器82与频率设置寄存器81的预置值进行比较。比较器82用作幅值比较器，并且用信号Fstr作为计数时钟，根据比较结果的幅值使UNCUNT42加计数或减计数。对于信号Fstr的每个周期，控制信息增加+1或-1或者保持为之前的值。由此，可以用脉冲的恒定间隔Ts作为参考，在脉冲Fstr的每个周期以与目标频率相一致的方式动态调节振荡器23的振荡频率，并且不受温度和电源电压Vcc的变化的影响。
在图28中示出了间隔发生器(ITVG)71的另一个例子。CR时间常数电路73具有电阻Rtc和电容Ctc的串联电路。电阻Rtc连接到箝位电压Cvdd，n沟道型MOS开关M32与电容Ctc并联连接。对应于计数完成脉冲Fstr为高电平，MOS开关M32处于导通状态，使电容Ctc放电。对应于计数完成脉冲Fstr为低电平，MOS开关M31处于关断状态，使电容Ctc充电。由时间常数电路73得到的充电/放电电压显示为Ntm。通过调整电阻Rtc的值确定限定充电/放电时间间隔的时间常数。本例子的其它结构类似于图26中所示的结构。
CRTC73得到的充电电压由箝位电压Cvdd确定，并且相对于温度的变化和电源电压Vcc的变化保持稳定。由电阻Rtc和电容Ctc确定的时间常数也不依赖于温度和电源电压Vcc的变化之一。而且，决定电平Vint也不依赖于温度和电源电压Vcc的变化之一。因此，如图29所示，电压Ntm从时间常数电路开始放电到达到决定电平Vint所需的时间Ts变为恒定的。从计数完成脉冲Fstr的下降沿到检测器检测一致的输出(Cstp的下降沿)的时间间隔变为恒定的间隔。例如，时间Ts设置为100ms的时间间隔。由此，可以用脉冲的恒定间隔Ts作为参考，在脉冲Fstr的每个周期以与目标频率相一致的方式动态调节振荡器23的振荡频率，并且不受温度和电源电压Vcc的变化的影响。
将上述内置的振荡电路模块应用于半导体集成电路产生以下有利影响。因为可以产生用户任选的内置时钟信号，所以不需要外部提供元件，例如，晶体振荡器、电容等，并且板的设计变得容易了。
通过内部振荡器可以得到相对于制造过程的变化、温度的变化和电源的变化的稳定的频率。
因为频率采样端可以与其它端复用，所以与使用晶体振荡器的情况相比，可以减少的外部端子的数量为两个。
因为半导体集成电路的振荡频率可以由用户设置，所以可以为用户的应用***设计的阶段留有余地。另外，增强了既使在应用***设计方面的灵活性。
在微型计算机的设计阶段不需要产生和建立频率，可以进行通用微型计算机设计。因此，能够降低设计成本等。
因为没有提供振荡器的端子，所以可以增强EMS和EMI特性。因为没有使用振荡器，所以能够降低功耗。
虽然以实施例为基础详细介绍了由本发明人作出的上述发明，但是本发明并不限于此。不用说，可以在不脱离其要点的范围内作出各种变化。
例如，非易失存储器可以是电熔丝。在图26中所示的PLSG72可以由半导体集成电路的外部电路构成。半导体集成电路并不限于微型计算机。半导体集成电路可以广泛应用于为了同步操作的目的需要时钟信号的半导体集成电路，以具有CPU的***片上型LSI等为代表。内置的振荡电路模块可以产生具有不同频率的多个内部时钟信号VCLK，并且可以产生具有不同频率的多个内部时钟信号CLK。基准电压发生器可以是使用双极型晶体管的能带隙型基准电压发生器。以微型计算机为代表的数据处理LSI的内置电路模块并不限于图1所示的，并且可以适当地改变。
下面简要介绍通过在本申请中公开的本发明的典型方案得到的有利影响：
半导体集成电路能够进行高精度的内置振荡。

Claims (29)

1.一种半导体集成电路，包括：
存储电路；
根据保存在所述存储电路中的控制信息产生内部时钟信号的振荡器电路；以及
产生控制信息以使所述内部时钟信号的频率与外部产生的外部时钟信号的频率一致的逻辑电路，
其中，所述内部时钟信号用于内部电路的同步操作。
2.根据权利要求1的半导体集成电路，其中所述逻辑电路根据预定的操作方式的指令产生控制信息。
3.根据权利要求2的半导体集成电路，其中所述逻辑电路与基于在所述存储电路中初始给定的控制信息产生的时钟信号同步进行产生控制信息的操作。
4.根据权利要求2的半导体集成电路，其中所述逻辑电路与所述外部时钟信号同步进行产生控制信息的操作。
5.根据权利要求2的半导体集成电路，其中所述逻辑电路与由根据用于预定的操作方式的指令振荡的另一个振荡电路产生的时钟信号同步进行产生控制信息的操作。
6.根据权利要求1的半导体集成电路，还包括存储所述逻辑电路产生的控制信息的非易失存储器件，
其中响应于加电复位，存储在所述非易失存储器件中的所述控制信息装载到所述存储电路中。
7.根据权利要求1的半导体集成电路，还包括对响应于所述内部时钟信号和所述外部时钟信号的各个频率的信息采样的采样电路，
其中，所述逻辑电路使用由所述采样电路采样的所述信息，将所述内部时钟信号的频率和所述外部时钟信号的频率进行比较，从而产生使内部时钟信号的频率与外部时钟信号的频率一致的控制信息。
8.根据权利要求1的半导体集成电路，还包括进行所述内部时钟信号的频率和所述外部时钟信号的频率之间的差值比较的比较器，
其中，所述逻辑电路是利用所述比较器的比较结果，产生允许所述内部时钟信号的频率与所述外部时钟信号的频率一致的控制信息。
9.根据权利要求7的半导体集成电路，其中所述逻辑电路是中央处理单元，所述存储电路是可以由所述中央处理单元访问的寄存器。
10.根据权利要求1的半导体集成电路，
其中，所述存储电路是计数器，并且
其中，所述逻辑电路进行所述内部时钟信号的频率和所述外部时钟信号的频率之间的差值比较，并且使用比较结果使所述计数器加计数或减计数。
11.根据权利要求1的半导体集成电路，其中，所述逻辑电路输入所述内部时钟信号的频率和来自外部的所述外部时钟信号的频率之间的比较结果，并且参考输入的比较结果产生使所述内部时钟信号的频率与所述外部时钟信号的频率一致的控制信息。
12.根据权利要求1的半导体集成电路，还包括：
数字/模拟转换器，相对于转换基准电压模拟转换存储在所述存储电路中的控制数据；以及
偏置电路，形成基于从所述数字/模拟转换器输出的电压确定的对应于操作电源电压的偏置电压，
其中，所述振荡电路是使用基于所述数字/模拟转换器的输出电压确定的电压作为操作电源电压的压控振荡器，并且其振荡频率由所述偏置电压控制，并且
其中，所述偏置电路包括具有MOS晶体管的恒流电路，每个MOS晶体管满足栅极到源极电压条件，在该条件下，相对于温度的变化，漏极到源极电流的变化小，并且输出MOS晶体管的漏极电压作为控制电压。
13.根据权利要求12的半导体集成电路，
其中，所述恒流电路包括其源极接收电源电压、栅极和漏极短路的p沟道型第一MOS晶体管；其源极接收电路的地电压、栅极和漏极短路的n沟道型第二MOS晶体管，以及其一端连接到所述第一MOS晶体管的所述漏极、另一端连接到所述第二MOS晶体管的所述漏极的电阻元件，并且
其中，所述恒流电路分别输出所述第一MOS晶体管的漏极电压和所述第二MOS晶体管的漏极电压作为控制电压。
14.根据权利要求13的半导体集成电路，其中通过电压跟随放大器提供所述数字/模拟转换器的输出电压，作为所述压控振荡器和所述偏置电路的操作电源电压。
15.根据权利要求12的半导体集成电路，还包括产生已经补偿电源电压和温度变化引起的电压变化的基准电压的基准电压发生器，
其中，所述数字/模拟转换器输入基准电压作为转换基准电压。
16.根据权利要求1的半导体集成电路，还包括：
数字/模拟转换器，相对于转换基准电压模拟转换存储在所述存储电路中的控制数据；以及
偏置电路，基于从所述数字/模拟转换器输出的电压形成偏置电压，
其中，所述振荡电路是包括CMOS电路型环形振荡器部分的压控振荡器，并且其振荡频率由相对于所述环形振荡器部分的用于电流控制的所述偏置电压控制，并且
其中，所述偏置电路在抑制CMOS电路的逻辑预置电压变化的方向对所述振荡电路施加操作电源电压，从而补偿由于温度变化引起的所述环形振荡器部分的振荡频率的变化。
17.根据权利要求16的半导体集成电路，
其中，所述压控振荡器具有对应于奇数级的CMOS反相延迟级，构成所述环形振荡器部分，并且
其中，所述偏置电路具有模拟所述每个CMOS反相器级的逻辑阈值电压的逻辑阈值电压模拟电路部分，并且使用所述逻辑阈值电压模拟电路的输出改变所述振荡电路的操作电源电压。
18.根据权利要求16的半导体集成电路，还包括产生已经补偿电源电压和温度变化引起的电压变化的基准电压的基准电压发生器，
其中所述数字/模拟转换器输入所述基准电压作为转换基准电压。
19.一种半导体集成电路，包括：
存储电路；
根据保存在所述存储电路中的控制信息产生内部时钟信号的振荡器电路；以及
允许所述内部时钟信号的频率与外部的一致的控制器，
其中，所述内部时钟信号用于内部电路的同步操作。
20.一种半导体集成电路，包括：
存储电路；
根据保存在所述存储电路中的控制信息，产生内部时钟信号的振荡器电路；以及
为周期性产生的脉冲的每个固定间隔计数所述内部时钟信号，并且以允许计数值与预期值相一致的方向更新所述控制信息的逻辑电路，
其中，所述内部时钟信号用于内部电路的同步操作。
21.根据权利要求20的半导体集成电路，还包括周期性地产生脉冲的恒定间隔的间隔发生器，
其中，所述间隔发生器包括脉冲发生器、从所述脉冲发生器产生的脉冲的预定相位点进行充电操作或放电操作的CR时间常数电路，以及检测由所述CR时间常数电路得到的电压达到规定电压的检测器，并且
其中，从所述预定相位点到所述检测器检测的定时的时间间隔定义为所述恒定间隔。
22.根据权利要求21的半导体集成电路，其中根据来自基准电压发生器产生的基准电压形成所述规定电压，并且所述基准电压是补偿电源电压和温度变化引起的电压变化的电压。
23.根据权利要求21的半导体集成电路，其中，所述存储电路是加减计数器。
24.根据权利要求23的半导体集成电路，其中，所述加减计数器与所述脉冲发生器产生的脉冲同步进行加计数或减计数。
25.根据权利要求20的半导体集成电路，还包括：
数字/模拟转换器，相对于转换基准电压模拟转换存储在所述存储电路中的控制数据；以及
偏置电路，形成根据从所述数字/模拟转换器输出的电压变化的偏置电压，
其中，所述振荡电路是其振荡频率由所述偏置电压控制的压控振荡器。
26.根据权利要求25的半导体集成电路，还包括产生已经补偿电源电压和温度变化引起的电压变化的基准电压的基准电压发生器，
其中，所述数字/模拟转换器输入基准电压作为转换基准电压。
27.根据权利要求20的半导体集成电路，还包括非易失存储器件，
其中，所述非易失存储器件根据加电复位，保存初始装载到所述存储电路中的控制信息，并且将所述预期值装载到所述逻辑电路中。
28.根据权利要求27的半导体集成电路，其中，所述非易失存储器件能够电重新编程存储器的信息。
29.根据权利要求1的半导体集成电路，还包括对从所述振荡电路输出的所述时钟信号分频的可变分频器。
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