TWI444823B - 參考頻率設定方法、記憶體控制器及快閃記憶體儲存裝置 - Google Patents

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Wen Lung Cheng
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Description

參考頻率設定方法、記憶體控制器及快閃記憶體儲存裝置
本發明是有關於一種參考頻率設定方法，且特別是有關於一種以韌體型式將參考頻率紀錄於記憶體內部的設定方法及使用此方法的記憶體控制器與快閃記憶體儲存裝置。
通用串列匯流排(Universal Serial Bus，以下簡稱USB)裝置在消費市場上已是極為普遍且成熟的產品。其中為了產生一較為精確之參考頻率以供此電子裝置運作，常用之方式即利用一外部電路，即一石英振盪電路來產生。且在習知技術中，若需調整晶片內振盪電路之特性時，製造商通常於開卡程序時，使用一硬體元件，如之電子熔斷絲(e-fuse)或者微調連接墊(trim pad)，來紀錄調整的設定。然而，一者，石英振盪電路成本昂貴，二者，以此種方式來紀錄調整晶片內振盪電路之頻率設定勢必會增加USB裝置的硬體面積及成本，且於開卡後，因硬體元件已燒斷，故不易再修改所設定之頻率，進而將降低其競爭力。
本發明提供一種參考頻率設定方法，其以韌體型式將參考頻率之調整設定紀錄於記憶體上，進而節省記憶體儲存裝置的硬體成本。
本發明提供一種記憶體控制器，其以韌體型式將參考頻率之調整設定紀錄於記憶體上，進而節省記憶體儲存裝置的硬體成本。
本發明提供一種快閃記憶體儲存裝置，其以韌體型式將參考頻率之調整設定紀錄於記憶體上，進而節省記憶體儲存裝置的硬體成本。
本發明提供一種快閃記憶體儲存裝置的參考頻率設定方法。快閃記憶體儲存裝置包括一快閃記憶體模組、一儲存單元以及一振盪電路。快閃記憶體儲存裝置不包括一石英振盪器。參考頻率設定方法包括如下步驟。檢查一設定碼(Setting code)是否儲存於快閃記憶體模組或儲存單元內，其中設定碼包括參考頻率之設定資訊。若設定碼儲存於快閃記憶體模組內，讀取設定碼，以使振盪電路依據設定碼產生參考頻率。
在本發明之一實施例中，上述之儲存單元儲存一開機碼。在檢查設定碼的步驟中，係於快閃記憶體儲存裝置被開機後，依據開機碼，檢查設定碼是否儲存於快閃記憶體模組或儲存單元內。
在本發明之一實施例中，上述之參考頻率設定方法更包括：若設定碼未儲存於快閃記憶體模組內，經由一耦接之主機產生設定碼，並將設定碼儲存於快閃記憶體模組內。
在本發明之一實施例中，上述之設定碼之產生是依據主機所提供之一訊號封包，調整振盪電路之頻率，以獲得設定碼。設定碼包括一頻率調整幅度之資訊。
在本發明之一實施例中，上述之調整振盪電路之頻率的步驟包括：接收訊號封包，以將振盪電路所產生參考頻率設定至訊號封包之基本頻率。
在本發明之一實施例中，上述之參考頻率設定方法，更包括：載入設定碼至一燒錄裝置(burner)，以藉由燒錄裝置將設定碼寫入快閃記憶體模組或儲存單元內。
在本發明之一實施例中，上述之調整振盪電路之頻率的步驟包括：依據設定碼，將振盪電路所產生之參考頻率設定至一耦接之主機所提供之一訊號封包之基本頻率。
本發明提供一種記憶體控制器，用於設定一快閃記憶體儲存裝置的參考頻率。快閃記憶體儲存裝置包括一快閃記憶體模組以及一振盪電路。記憶體控制器包括一記憶體介面、一記憶體管理電路以及一儲存單元。記憶體介面耦接至快閃記憶體模組。記憶體管理電路耦接至記憶體介面。儲存單元耦接至記憶體管理電路。記憶體管理電路檢查一設定碼是否儲存於快閃記憶體模組或儲存單元內。設定碼包括參考頻率之資訊。若設定碼儲存於快閃記憶體模組或儲存單元內，記憶體管理電路讀取設定碼，以使振盪電路依據設定碼產生參考頻率。
在本發明之一實施例中，上述之儲存單元儲存一開機碼。記憶體管理電路係於快閃記憶體儲存裝置被開機後，依據開機碼，檢查設定碼是否儲存於快閃記憶體模組或儲存單元內。
在本發明之一實施例中，上述之設定碼未儲存於快閃記憶體模組或儲存單元內，記憶體管理電路經由一耦接之主機產生設定碼，並將設定碼儲存於快閃記憶體模組或儲存單元內。
在本發明之一實施例中，上述之設定碼之產生是記憶體管理電路依據主機所提供之一訊號封包，調整振盪電路之頻率，以獲得設定碼，其中設定碼更包括一頻率調整幅度之資訊。
在本發明之一實施例中，上述之記憶體管理電路接收訊號封包，以將振盪電路所產生參考頻率設定至訊號封包之基本頻率。
在本發明之一實施例中，上述之記憶體管理電路載入設定碼至一燒錄裝置，以藉由燒錄裝置將設定碼寫入快閃記憶體模組或儲存單元內。
在本發明之一實施例中，上述之記憶體管理電路依據設定碼將振盪電路所產生之參考頻率設定至一耦接之主機所提供之一訊號封包之基本頻率。
本發明提供一種快閃記憶體儲存裝置，包括一振盪電路、一快閃記憶體模組以及一記憶體控制器。振盪電路適於依據一設定碼，產生一參考頻率。快閃記憶體模組適於儲存設定碼。記憶體控制器耦接至振盪電路及快閃記憶體模組。記憶體控制器包括一儲存單元。記憶體控制器檢查設定碼是否儲存於快閃記憶體模組或儲存單元內。設定碼包括參考頻率之資訊。若設定碼儲存於快閃記憶體模組或儲存單元內，記憶體控制器讀取設定碼，以使振盪電路依據設定碼產生參考頻率。
在本發明之一實施例中，上述之儲存單元儲存一開機碼。記憶體控制器係於快閃記憶體儲存裝置被開機後，依據開機碼，檢查設定碼是否儲存於快閃記憶體模組或儲存單元內。
在本發明之一實施例中，若設定碼未儲存於快閃記憶體模組或儲存單元內，記憶體控制器經由一耦接之主機產生設定碼，並將設定碼儲存於快閃記憶體模組或儲存單元內。
在本發明之一實施例中，上述之設定碼之產生是記憶體控制器依據主機所提供之一訊號封包，調整振盪電路之頻率，以獲得設定碼。設定碼更包括一頻率調整幅度之資訊。
在本發明之一實施例中，上述之記憶體控制器接收訊號封包，以將振盪電路所產生參考頻率設定至訊號封包之基本頻率。
在本發明之一實施例中，上述之記憶體控制器載入設定碼至一燒錄裝置，以藉由燒錄裝置將設定碼寫入快閃記憶體模組或儲存單元內。
在本發明之一實施例中，上述之記憶體控制器依據設定碼將振盪電路所產生之參考頻率設定至一耦接之主機所提供之一訊號封包之基本頻率。
在本發明之一實施例中，上述之快閃記憶體儲存裝置不包括一石英振盪器。
在本發明之一實施例中，上述之快閃記憶體模組的實體區塊具有多個上頁位址與寫入速度快於上頁位址的多個下頁位址。設定碼係儲存於快閃記憶體模組的下頁位址中。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
本發明之範例實施例所提出之參考頻率設定方法，藉由記憶體儲存裝置在開卡程序執行時，透過主機提供準確之參考頻率，調整個別記憶體儲存裝置之晶片內振盪電路所需之頻率設定，並將此設定儲存於快閃記憶體模組內。之後，於記憶體儲存裝置開機時，透過開卡程序載入之設定碼將此頻率設定於晶片內振盪電路，之後，記憶體儲存裝置即可正確無誤地與主機連結。基此，本發明之範例實施例所提出之參考頻率設定方法能夠將此設定以韌體型式儲存於快閃記憶體模組內，由此節省記憶體儲存裝置的硬體成本。為更清楚地瞭解本發明，以下將配合圖式，以一範例實施例來作詳細說明。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式快閃記憶體模組與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1A是根據本發明範例實施例所繪示的主機系統與記憶體儲存裝置。
請參照圖1A，主機系統1000一般包括電腦1100與輸入/輸出(input/output,I/O)裝置1106。電腦1100包括微處理器1102、隨機存取記憶體(random access memory,RAM)1104、系統匯流排1108與資料傳輸介面1110。輸入/輸出裝置1106包括如圖1B的滑鼠1202、鍵盤1204、顯示器1206與印表機1208。必須瞭解的是，圖1B所示的裝置非限制輸入/輸出裝置1106，輸入/輸出裝置1106可更包括其他裝置。
在本發明實施例中，記憶體儲存裝置100是透過資料傳輸介面1110與主機系統1000的其他元件耦接。藉由微處理器1102、隨機存取記憶體1104與輸入/輸出裝置1106的運作可將資料寫入至記憶體儲存裝置100或從記憶體儲存裝置100中讀取資料。例如，記憶體儲存裝置100可以是如圖1B所示的隨身碟1212、記憶卡1214或固態硬碟(Solid State Drive,SSD)1216等的可複寫式快閃記憶體儲存裝置。
一般而言，主機系統1000為可實質地與記憶體儲存裝置100配合以儲存資料的任意系統。雖然在本範例實施例中，主機系統1000是以電腦系統來作說明，然而，在本發明另一範例實施例中主機系統1000可以是數位相機、攝影機、通信裝置、音訊播放器或視訊播放器等系統。例如，在主機系統為數位相機(攝影機)1310時，可複寫式快閃記憶體儲存裝置則為其所使用的SD卡1312、MMC卡1314、記憶棒(memory stick)1316、CF卡1318或嵌入式儲存裝置1320(如圖1C所示)。嵌入式儲存裝置1320包括嵌入式多媒體卡(Embedded MMC,eMMC)。值得一提的是，嵌入式多媒體卡是直接耦接於主機系統的基板上。
圖2是繪示圖1A所示的記憶體儲存裝置的概要方塊圖。
請參照圖2，記憶體儲存裝置100包括連接器102、記憶體控制器104與快閃記憶體模組106。
在本範例實施例中，連接器102是相容於序列先進附件(Serial Advanced Technology Attachment,SATA)標準。然而，必須瞭解的是，本發明不限於此，連接器102亦可以是符合電氣和電子工程師協會(Institute of Electrical and Electronic Engineers,IEEE) 1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express,PCI Express)標準、通用序列匯流排(Universal Serial Bus,USB)標準、安全數位(Secure Digital,SD)介面標準、記憶棒(Memory Stick,MS)介面標準、多媒體儲存卡(Multi Media Card,MMC)介面標準、小型快閃(Compact Flash,CF)介面標準、整合式驅動電子介面(Integrated Device Electronics,IDE)標準或其他適合的標準。
記憶體控制器104用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統1000的指令在快閃記憶體模組106中進行資料的寫入、讀取與抹除等運作。其中值得說明的是，在本發明之一範例實施例中，連接器102及記憶體控制器104中所使用之一參考頻率皆利用源自於主機系統1000所傳送之一封包資訊，而調整內部振盪電路，以產生出此參考頻率，此參考頻率非來自於一記憶體儲存裝置100內部之石英震盪器。而在本發明之另一範例實施例中，記憶體儲存裝置100內部不包含有一石英振盪器。
快閃記憶體模組106是耦接至記憶體控制器104，並且用以儲存主機系統1000所寫入之資料。在本範例實施例中，快閃記憶體模組106為多階記憶胞(Multi Level Cell,MLC)NAND快閃記憶體模組。然而，本發明不限於此，快閃記憶體模組106亦可是單階記憶胞(Single Level Cell,SLC)NAND快閃記憶體模組、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
圖3是根據本發明範例實施例所繪示之記憶體控制器的概要方塊圖。
請參照圖3，記憶體控制器104包括記憶體管理電路202、主機介面204與記憶體介面206。
記憶體管理電路202用以控制記憶體控制器104的整體運作。具體來說，記憶體管理電路202具有多個控制指令，並且在記憶體儲存裝置100運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。
在本範例實施例中，記憶體管理電路202的控制指令是以韌體型式來實作。例如，記憶體管理電路202具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置100運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在本發明另一範例實施例中，記憶體管理電路202的控制指令亦可以程式碼型式儲存於快閃記憶體模組106的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路202具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有驅動碼，並且當記憶體控制器104被致能時，微處理器單元會先執行此驅動碼段來將儲存於快閃記憶體模組106中之控制指令載入至記憶體管理電路202的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。此外，在本發明另一範例實施例中，記憶體管理電路202的控制指令亦可以一硬體型式來實作。
主機介面204是耦接至記憶體管理電路202並且用以接收與識別主機系統1000所傳送的指令與資料。也就是說，主機系統1000所傳送的指令與資料會透過主機介面204來傳送至記憶體管理電路202。在本範例實施例中，主機介面204是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面204亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、MS標準、MMC標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面206是耦接至記憶體管理電路202並且用以存取快閃記憶體模組106。也就是說，欲寫入至快閃記憶體模組106的資料會經由記憶體介面206轉換為快閃記憶體模組106所能接受的格式。
在本發明一範例實施例中，記憶體控制器104還包括一儲存單元252。儲存單元252是耦接至記憶體管理電路202可用以儲存系統資料、暫存來自於主機系統1000的資料與指令或來自於快閃記憶體模組106的資料。
在本發明一範例實施例中，記憶體控制器104還包括電源管理電路254。電源管理電路254是耦接至記憶體管理電路202並且用以控制記憶體儲存裝置100的電源。
在本發明一範例實施例中，記憶體控制器104還包括錯誤檢查與校正電路256。錯誤檢查與校正電路256是耦接至記憶體管理電路202並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路202從主機系統1000中接收到寫入指令時，錯誤檢查與校正電路256會為對應此寫入指令的資料產生對應的錯誤檢查與校正碼(Error Checking and Correcting Code,ECC Code)，並且記憶體管理電路202會將對應此寫入指令的資料與對應的錯誤檢查與校正碼寫入至快閃記憶體模組106中。之後，當記憶體管理電路202從快閃記憶體模組106中讀取資料時會同時讀取此資料對應的錯誤檢查與校正碼，並且錯誤檢查與校正電路256會依據此錯誤檢查與校正碼對所讀取的資料執行錯誤檢查與校正程序。
圖4是根據本發明一範例實施例所繪示之振盪電路的概要方塊圖。請參考圖2至圖4，本實施例之振盪電路402係在記憶體儲存裝置100內部設計的一晶片內之振盪電路，其例如是配置在連接器102中，用以產生參考訊號CLKO。在本實施例中，振盪電路402其例如是一個電阻/電容(RC)振盪器、環型(Ring)振盪器或是電感/電容(LC)振盪器，可產生參考訊號CLKO。
為了使振盪電路402可提供準確的參考頻率CLKO，製造商可在暫存器406a中預設一參考頻率的中間值，以於開卡程序時，藉由調整電路408來調整晶片內振盪電路之特性，使其頻率符合記憶體儲存裝置100規格。因此，在調整晶片內振盪電路402時，記憶體控制器104係先暫時關閉多工器404接收暫存器406b之訊號的通道。此時，調整電路408再例如藉由電容調整訊號SC 、電阻調整訊號SR 、或類比數位之轉換訊號SDAC 等來調整振盪電路402之特性。其中，振盪電路402之調整方式可諸如並聯不同數目之電阻與串聯不同數目之電容，即可對應產生不同的參考頻率CLKO。在本實施例中，記憶體控制器104係將振盪電路402所產生之參考頻率CLKO設定至主機所提供之一訊號封包SOF之基本頻率。在此，訊號封包SOF係為一框架起點(Start-of-Frame，SOF)代碼(Token)。
具體而言，輸入處理單元410例如接收主機所提供的輸入資料串DP/DM，來調整振盪電路402所產生之參考頻率CLKO，其中訊號封包SOF搭載於輸入資料串DP/DM上。調整電路408例如是一邏輯電路，其包括一計數器(未繪示)，用來計算相鄰訊號封包SOF之間隔。於USB 2.0規格內，高速USB之訊號封包SOF之間隔為125微秒(micro-second)。每次調整電路408於接收訊號封包SOF時，比較計數器與125微秒之相對關係。若計數器數值小於預期計數125微秒之數值，則晶片內振盪電路402之振盪頻率較慢，應增加電阻並聯數目，或者減少電容串聯數目，藉以加快晶片內振盪電路402之振盪速度。相反地，若計數器數值大於預期計數125微秒之數值，則晶片內振盪電路402之振盪頻率較快，應減少電阻並聯數目，或者增加電容並聯數目，藉以降低晶片內振盪電路402之振盪速度。如此，在接收一連續訊號封包SOF後，將可以使得振盪電路402之頻率控制在一定準確之頻率下。
圖5是根據本發明一範例實施例所繪示之框架起點代碼的波形圖。其中，圖5繪示輸入資料串流DP/DM中的框架N與框架N-1，而在這兩個框架之資料封包的前頭，即會分別加入框架起點代碼510、520，以供輸入處理單元410判讀框架N與框架N-1。其中，在本範例實施例中，可依USB 2.0的規格，框架起點代碼510、520之間的間隔為125微秒，而誤差範圍為正負500ppm，但此間隔亦可為225微秒或依不同之規格而設定之，並不以此為限。
本實施例即由輸入處理單元410接收搭載於輸入資料串DP/DM上的框架起點訊號SOF，而調整電路408利用其計數器來計數框架起點訊號，據以產生電容調整訊號SC 、電阻調整訊號SR 、或類比數位之轉換訊號SDAC 。
舉例來說，假設標準的參考時脈頻率為480百萬赫茲(MHz)，而框架起點代碼之間的間隔為125微秒，則在一個時脈周期內之框架起點代碼的計數應為60000。然而，在實際狀況下，若參考時脈訊號的時脈頻率小於480MHz，則在一個時脈周期內之框架起點代碼的計數將會小於60000，此時調整電路408需藉由增加電阻並聯數目，或者減少電容量(如增加電容串聯數目，減少電容並聯數目)，而控制振盪電路402提高參考時脈訊號的時脈頻率；反之，若參考時脈訊號的時脈頻率大於480MHz，則在一個時脈周期內之框架起點代碼的計數將會大於60000，此時調整電路408需藉由減少電阻並聯數目，或者或者增加電容量(如減少電容串聯數目，增加電容並聯數目)，而控制振盪電路402降低參考時脈訊號的時脈頻率。藉由上述調整方式，最終即可使得振盪電路402所產生的參考頻率趨近於標準狀態下的480 MHz。
在本實施例中，除了利用上述方式來調整參考頻率CLKO以外，亦可以藉由建立對應表來調整之，以降低調整之次數。
是以，一旦趨近於標準狀態的參考頻率設定完成後，記憶體控制器104即重新開啟透過多工器404用以存取暫存器406b的通道，以將該參考頻率之設定、調整資訊儲存於暫存器406b中。之後，記憶體控制器104再以韌體型式將參考頻率之調整設定紀錄於快閃記憶體模組106上，進而節省記憶體儲存裝置100的硬體成本。
換句話說，在本實施例中，記憶體控制器104係將一設定碼儲存於快閃記憶體模組106內，其中該設定碼包括參考頻率之資訊(即用以設定振盪電路402之內部元件以振盪出參考頻率之參數資訊)。接著，在之後開機時，記憶體控制器104可再次讀取該設定碼，以控制振盪電路402依據該設定碼產生趨近於標準狀態的參考頻率。在本實施例中，設定碼係儲存於快閃記憶體模組106內，但本發明並不限於此。在其他實施例中，該設定碼亦可選擇儲存於儲存單元252中。
進一步而言，圖6是根據本發明一範例實施例所繪示之參考頻率設定方法的流程圖。請參考圖6，在本實施例中，儲存單元252包括一記憶單元(未繪示)，例如一緩衝記憶體(Buffer Memory)，唯讀記憶體(Read Only Memory，ROM)、隨機存取記憶體(Random Access Memory，RAM)或暫存器(Register)。記憶體儲存裝置100係將其開機碼儲存或傳送至儲存單元252內建之記憶單元中。在本實施例中，記憶體儲存裝置100例如是快閃記憶體儲存裝置。
在步驟S600中，在記憶體儲存裝置100被開機後，記憶體控制器104讀取該開機碼，以依據開機碼檢查其用以設定參考頻率之設定碼是否儲存於快閃記憶體模組106內，如步驟S602所示。該設定碼例如是藉由上述參考頻率之設定、調整方式而得，並儲存在快閃記憶體模組106內。在另一實施例中，該設定碼亦可儲存於儲存單元252中。此時，記憶體控制器104所檢查的對象則為儲存單元252。
接著，若設定碼未儲存於快閃記憶體模組106內，記憶體控制器104耦接記憶體儲存裝置至一主機，以將該設定碼儲存於快閃記憶體模組106內。在本實施例中，記憶體儲存裝置100所連接之主機例如是一執行開卡程序的特殊製具(通常由記憶體之控制器廠商提供)。詳細而言，在步驟S602中，若設定碼未儲存於快閃記憶體模組106內，則記憶體控制器104即執行步驟S604將記憶體儲存裝置100耦接至主機，以產生設定碼。
在此耦接過程中，記憶體控制器104將控制硬體內建之調整電路408，使其依據主機所提供之一訊號封包，調整振盪電路402之頻率，以獲得包括頻率調整幅度之資訊的設定碼，如步驟S606。在本實施例中，調整電路408係參考搭載於輸入資料串DP/DM上之訊號封包SOF，來調整晶片內之振盪電路402之頻率，並將頻率調整幅度儲存在暫存器406a上。也就是說，調整電路408接收訊號封包SOF，以調整振盪電路402之頻率，以將其所產生之參考頻率設定至訊號封包SOF之基本頻率。
因此，在設定碼儲存成功後，在步驟S608中，記憶體控制器104將載入設定碼至一燒錄裝置(burner，未繪示)。接著，在步驟S610中，該燒錄裝置將讀取設定碼，以將設定碼寫入快閃記憶體模組106內。待燒錄裝置之程序執行完成後，即可重新開機。此時，參考頻率設定方法流程會回到步驟S600，以依據開機碼，再次檢查設定碼是否儲存於快閃記憶體模組106內。
在其他實施例中，若設定碼未儲存於快閃記憶體模組106內，則記憶體儲存裝置100亦可以電子熔斷絲或者微調連接墊，或以本發明之參考頻率設定方法，來紀錄調整參考頻率的設定。
另一方面，在步驟S602中，若記憶體控制器104之檢查結果係該設定碼儲存於快閃記憶體模組106內，則記憶體控制器104會讀取儲存於快閃記憶體模組106內之設定碼，如步驟S612所示，並將其內含之頻率調整幅度之資訊儲存於暫存器406b中，用以調整振盪電路402。接著，在步驟S614中，調整電路408依據該頻率調整幅度之資訊調整振盪電路402之頻率，以將其所產生之參考頻率設定至訊號封包SOF之基本頻率。之後，記憶體控制器104即可將記憶體儲存裝置100連接至主機，以執行主機之命令。
值得一提的是，本發明實施例的快閃記憶體模組106例如是MLC NAND快閃記憶體，並且MLC NAND快閃記憶體之實體區塊的程式化可分為多階段。例如，以4層記憶胞為例，實體區塊的程式化可分為2階段。第一階段是下頁位址(lower page)的寫入部分，其物理特性類似於單層記憶胞SLC NAND快閃記憶體，在完成第一階段之後才會程式化上頁位址(upper page)，其中下頁位址的寫入速度會快於上頁位址。因此，每一實體區塊的頁面位址可區分為快慢頁面(即，上頁位址)與快速頁面(即，下頁位址)。類似地，在8層記憶胞或16層記憶胞的案例中，記憶胞會包括更多個頁面位址並且會以更多階段來寫入。在此，將寫入速度最快的頁面位址稱為下頁位址，其他寫入速度較慢的頁面位址統稱為上頁位址。例如，上頁位址包括具有不同寫入速度的多個頁面。此外，在其他實施例中，上頁位址也可為寫入速度最慢的頁面，或者寫入速度最慢與部份寫入速度快於寫入速度最慢頁面的頁面。例如，在4層記憶胞中，下頁位址為寫入速度最快與寫入速度次快的頁面，上頁則為寫入速度最慢與寫入速度次慢的頁面。因此，在本實施例中，記憶體控制器104可利用下頁位址寫入速度較快的特性，在執行步驟S610中，將設定碼儲存於快閃記憶體模組106的下頁位址中，以加快寫入速度。
綜上所述，在本發明之範例實施例中，藉由記憶體儲存裝置在開卡程序執行時，透過主機提供準確之參考頻率，調整個別記憶體儲存裝置之晶片內振盪電路所需之頻率設定，並將此設定儲存於快閃記憶體模組內。因此，本發明之範例實施例所提出之參考頻率設定方法能夠將參考頻率之設定參數以韌體型式儲存於快閃記憶體模組內，由此節省記憶體儲存裝置的硬體成本。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1000．．．主機系統
1100．．．電腦
1102．．．微處理器
1104．．．隨機存取記憶體
1106．．．輸入/輸出裝置
1108．．．系統匯流排
1110．．．資料傳輸介面
1202．．．滑鼠
1204．．．鍵盤
1206．．．顯示器
1208．．．印表機
1212．．．隨身碟
1214．．．記憶卡
1216．．．固態硬碟
1310．．．數位相機
1312．．．SD卡
1314．．．MMC卡
1316．．．記憶棒
1318．．．CF卡
1320．．．嵌入式儲存裝置
100．．．記憶體儲存裝置
102．．．連接器
104．．．記憶體控制器
106．．．快閃記憶體模組
202．．．記憶體管理電路
204．．．主機介面
206．．．記憶體介面
252．．．儲存單元
254．．．電源管理電路
256．．．錯誤檢查與校正電路
402‧‧‧振盪電路
404‧‧‧多工器
406a、406b‧‧‧暫存器
408‧‧‧調整電路
410‧‧‧輸入處理單元
510、520‧‧‧框架起點代碼
CLKO‧‧‧參考訊號
SC ‧‧‧電容調整訊號
SR ‧‧‧電阻調整訊號
SDAC ‧‧‧類比數位之轉換訊號
DP/DM‧‧‧輸入資料串
SOF‧‧‧訊號封包
S600、S602、S604、S606、S608、S610、S612、S614‧‧‧參考頻率設定方法的步驟
圖1A是根據本發明第一範例實施例所繪示的主機系統與記憶體儲存裝置。
圖1B是根據本發明範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。
圖1C是根據本發明另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
圖2是繪示圖1A所示的記憶體儲存裝置的概要方塊圖。
圖3是根據本發明範例實施例所繪示之記憶體控制器的概要方塊圖。
圖4是根據本發明一範例實施例所繪示之振盪電路的概要方塊圖。
圖5是根據本發明一範例實施例所繪示之框架起點代碼的波形圖。
圖6是根據本發明一範例實施例所繪示之參考頻率設定方法的流程圖。
S600、S602、S604、S606、S608、S610、S612、S614．．．參考頻率設定方法的步驟

Claims (23)

  1. 一種快閃記憶體儲存裝置的參考頻率設定方法，其中該快閃記憶體儲存裝置包括一快閃記憶體模組、一儲存單元以及一振盪電路，該快閃記憶體儲存裝置不包括一石英振盪器，該參考頻率設定方法包括：檢查一設定碼(Setting code)是否儲存於該快閃記憶體模組或該儲存單元內，其中該設定碼包括該參考頻率之設定資訊；若該設定碼儲存於該快閃記憶體模組或該儲存單元內，讀取該設定碼，以使該振盪電路依據該設定碼產生該參考頻率；以及若該設定碼未儲存於該快閃記憶體模組內，經由一耦接之主機產生該設定碼，並將該設定碼儲存於該快閃記憶體模組內。
  2. 如申請專利範圍第1項所述之參考頻率設定方法，其中該儲存單元儲存一開機碼，在檢查該設定碼的該步驟中，係於該快閃記憶體儲存裝置被開機後，依據該開機碼，檢查該設定碼是否儲存於該快閃記憶體模組或該儲存單元內。
  3. 如申請專利範圍第1項所述之參考頻率設定方法，其中該設定碼之產生是依據該主機所提供之一訊號封包，調整該振盪電路之頻率，以獲得該設定碼，其中該設定碼包括一頻率調整幅度之資訊。
  4. 如申請專利範圍第3項所述之參考頻率設定方 法，其中調整該振盪電路之頻率的該步驟包括：接收該訊號封包，以將該振盪電路所產生該參考頻率設定至該訊號封包之基本頻率。
  5. 如申請專利範圍第3項所述之參考頻率設定方法，更包括：載入該設定碼至一燒錄裝置(burner)，以藉由該燒錄裝置將該設定碼寫入該快閃記憶體模組或該儲存單元內。
  6. 如申請專利範圍第1項所述之參考頻率設定方法，其中調整該振盪電路之頻率的該步驟包括：依據該設定碼，將該振盪電路所產生之該參考頻率設定至一耦接之主機所提供之一訊號封包之基本頻率。
  7. 如申請專利範圍第1項所述之參考頻率設定方法，其中該快閃記憶體模組的實體區塊具有多個上頁位址與寫入速度快於該些上頁位址的多個下頁位址，該設定碼係儲存於該快閃記憶體模組的該些下頁位址中。
  8. 一種記憶體控制器，用於設定一快閃記憶體儲存裝置的參考頻率，其中該快閃記憶體儲存裝置包括一快閃記憶體模組以及一振盪電路，該記憶體控制器包括：一記憶體介面，耦接至該快閃記憶體模組；一記憶體管理電路，耦接至該記憶體介面；以及一儲存單元，耦接至該記憶體管理電路，其中該記憶體管理電路檢查一設定碼是否儲存於該快閃記憶體模組或該儲存單元內，該設定碼包括該參考頻率之資訊； 若該設定碼儲存於該快閃記憶體模組或該儲存單元內，該記憶體管理電路讀取該設定碼，以使該振盪電路依據該設定碼產生該參考頻率；以及若該設定碼未儲存於該快閃記憶體模組或該儲存單元內，該記憶體管理電路經由一耦接之主機產生該設定碼，並將該設定碼儲存於該快閃記憶體模組或該儲存單元內。
  9. 如申請專利範圍第8項所述之記憶體控制器，其中該儲存單元儲存一開機碼，該記憶體管理電路係於該快閃記憶體儲存裝置被開機後，依據該開機碼，檢查該設定碼是否儲存於該快閃記憶體模組或該儲存單元內。
  10. 如申請專利範圍第8項所述之記憶體控制器，其中該設定碼之產生是該記憶體管理電路依據該主機所提供之一訊號封包，調整該振盪電路之頻率，以獲得該設定碼，其中該設定碼更包括一頻率調整幅度之資訊。
  11. 如申請專利範圍第10項所述之記憶體控制器，其中該記憶體管理電路接收該訊號封包，以將該振盪電路所產生該參考頻率設定至該訊號封包之基本頻率。
  12. 如申請專利範圍第10項所述之記憶體控制器，其中該記憶體管理電路載入該設定碼至一燒錄裝置，以藉由該燒錄裝置將該設定碼寫入該快閃記憶體模組或該儲存單元內。
  13. 如申請專利範圍第8項所述之記憶體控制器，其中該記憶體管理電路依據該設定碼將該振盪電路所產生之 該參考頻率設定至一耦接之主機所提供之一訊號封包之基本頻率。
  14. 如申請專利範圍第8項所述之記憶體控制器，其中該快閃記憶體儲存裝置不配置一石英振盪器。
  15. 如申請專利範圍第8項所述之記憶體控制器，其中該快閃記憶體模組的實體區塊具有多個上頁位址與寫入速度快於該些上頁位址的多個下頁位址，該設定碼係儲存於該快閃記憶體模組的該些下頁位址中。
  16. 一種快閃記憶體儲存裝置，包括：一振盪電路，適於依據一設定碼，產生一參考頻率；一快閃記憶體模組，適於儲存該設定碼；以及一記憶體控制器，耦接至該振盪電路及該快閃記憶體模組，該記憶體控制器包括一儲存單元，其中該記憶體控制器檢查該設定碼是否儲存於該快閃記憶體模組或該儲存單元內，該設定碼包括該參考頻率之資訊；若該設定碼儲存於該快閃記憶體模組或該儲存單元內，該記憶體控制器讀取該設定碼，以使該振盪電路依據該設定碼產生該參考頻率；以及若該設定碼未儲存於該快閃記憶體模組或該儲存單元內，該記憶體控制器經由一耦接之主機產生該設定碼，並將該設定碼儲存於該快閃記憶體模組或該儲存單元內。
  17. 如申請專利範圍第16項所述之快閃記憶體儲存裝置，其中該儲存單元儲存一開機碼，該記憶體控制器係 於該快閃記憶體儲存裝置被開機後，依據該開機碼，檢查該設定碼是否儲存於該快閃記憶體模組或該儲存單元內。
  18. 如申請專利範圍第16項所述之快閃記憶體儲存裝置，其中該設定碼之產生是該記憶體控制器依據該主機所提供之一訊號封包，調整該振盪電路之頻率，以獲得該設定碼，其中該設定碼更包括一頻率調整幅度之資訊。
  19. 如申請專利範圍第18項所述之快閃記憶體儲存裝置，其中該記憶體控制器接收該訊號封包，以將該振盪電路所產生該參考頻率設定至該訊號封包之基本頻率。
  20. 如申請專利範圍第18項所述之快閃記憶體儲存裝置，其中該記憶體控制器載入該設定碼至一燒錄裝置，以藉由該燒錄裝置將該設定碼寫入該快閃記憶體模組或該儲存單元內。
  21. 如申請專利範圍第16項所述之快閃記憶體儲存裝置，其中該記憶體控制器依據該設定碼將該振盪電路所產生之該參考頻率設定至一耦接之主機所提供之一訊號封包之基本頻率。
  22. 如申請專利範圍第16項所述之快閃記憶體儲存裝置，不包括一石英振盪器。
  23. 如申請專利範圍第16項所述之快閃記憶體儲存裝置，其中該快閃記憶體模組的實體區塊具有多個上頁位址與寫入速度快於該些上頁位址的多個下頁位址，該設定碼係儲存於該快閃記憶體模組的該些下頁位址中。
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