CN1455454A

CN1455454A - 静电放电保护电路的结构与制造方法

Info

Publication number: CN1455454A
Application number: CN 02126483
Authority: CN
Inventors: 陈孝贤; 许村来; 唐天浩; 曾华洲
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 2002-04-29
Filing date: 2002-07-23
Publication date: 2003-11-12
Anticipated expiration: 2022-07-23
Also published as: CN1302547C

Abstract

一种静电放电保护电路的结构，使用深沟渠(Deep Trench)结构取代围绕于静电放电保护电路周围的保护环(Guard Ring)，如此不仅能够较使用保护环节省元件面积，并且可以缩短静电放电保护电路中晶体管的距离以节省空间，并于节省面积的同时，也能具有良好的闭锁防止效能与基底噪声防止效能。

Description

静电放电保护电路的结构与制造方法

技术领域

本发明是有关于一种静电放电保护电路的结构与制造方法，且特别是有关于一种使用深沟渠(Deep Trench)取代保护环的静电放电保护电路的结构与制造方法。

背景技术

静电放电为自非导电表面的静电移动的现象，其会造成IC中的半导体与其它电路组成的损害。例如在地毯上行走的人体，于相对湿度(RH)较高的情况下可检测出约带有几百至几千伏的静态电压，而在相对湿度较低的情况下可检测出约带有一万伏以上的静态电压。而在封装集成电路的机器或测试集成电路的仪器，亦可能产生约几百至几千伏的静态电压。当上述的带电体(人体、机器或仪器)接触到晶片时，将会向晶片放电，此静电放电的瞬间功率有可能造成晶片中的集成电路损坏或失效。

因此，为了避免静电放电损伤晶片中的集成电路，各种防制静电放电的方法便因应而生。最常见的公知作法是利用硬件防制静电放电，也就是在内部电路(Internal Circuit)与每一焊垫(Pad)间，均设计一晶片嵌入式(On-Chip-)的静电放电保护电路以保护其内部电路。

图1为公知的静电放电保护电路的结构示意图。

请参照图1，P型基底100以浅沟渠隔离层140分隔成PMOS区150与NMOS区160，并且于PMOS区150的基底100中设置有N井区102，然后在N井区102上设置有PMOS晶体管106与N+基座连接区域116。

其中PMOS晶体管106是由栅极108、源极110、漏极112所构成。并且在N井区102内，N+基座连接区116与PMOS晶体管106是由浅沟渠隔离层114区隔开来。

再者，在PMOS晶体管106的外侧具有保护环120，就PMOS晶体管106而言，保护环120为环绕PMOS晶体管106的P+掺杂区，并且保护环120以浅沟渠隔离层118与N+基座连接区域116区隔开来。

并且，在NMOS区160的P型基底100中设置有P井区104，然后在P井区104上设置有NMOS晶体管122与N+基座连接区域132。

其中NMOS晶体管122是由栅极124、源极126、漏极128所构成。且P井区104内，P+基座连接区域132与NMOS晶体管122是由浅沟渠隔离层130区隔开来。

尚且，在NMOS晶体管122的外侧具有保护环136，就NMOS晶体管122而言，保护环136为位于环绕NMOS晶体管122的N井区138内的N+掺杂区，并且保护环136以浅沟渠隔离层134与P+基座连接区域132区隔开来。

在上述图1的结构中，形成保护环的目的是用以防止静电保护电路产生闭锁(Latch up)现象，然而，依上述在PMOS晶体管与NMOS晶体管周围各别环绕保护环的方法的话则相当的占面积。

并且，除了形成保护环之外，在输入/输出(Input/Output，I/O)的设计上，PMOS晶体管与NMOS晶体管之间尚必须如图1所示的保持一定的距离X，以防止闭锁现象的发生，然而此种配置同样的会浪费许多的空间。

发明内容

因此，本发明的目的在提出一种静电放电保护电路的结构与制造方法，通过使用深沟渠结构取代保护环，而能够节省因使用保护环所耗费的面积。

本发明的另一目的在提出一种静电放电保护电路的结构与制造方法，通过使用深沟渠结构取代保护环，而能够节省用于区隔两晶体管的空间。

本发明的再一目的在提出一种静电放电保护电路的结构与制造方法，通过使用深沟渠结构取代保护环，在节省面积的同时能够避免闭锁现象的产生。

本发明的更一目的在提出一种静电放电保护电路的结构与制造方法，通过使用深沟渠结构取代保护环，能够避免产生基底噪声。

本发明提供一种静电放电保护电路的结构，此结构包括：基底、N井区、P井区、PMOS晶体管、NMOS晶体管、N+基座连接区域、P+基座连接区域、第一隔离层、第二隔离层、第三隔离层、第四隔离层、深沟渠隔离层与埋入层。其中N井区设置于基底中，PMOS晶体管设置于N井区内，且PMOS晶体管具有栅极、漏极、源极，第一隔离层设置于N并区内，且第一隔离层将N+基座连接区域与PMOS晶体管区隔开来，第二隔离层设置于基底中，并将N+基座连接区域与深沟渠隔离层区隔开，P井区也设置于基底中，NMOS晶体管设置于P井区内，其具有栅极、漏极、源极，第三隔离层设置于基底中，第三隔离层将P+基座连接区域与NMOS晶体管区隔开来，第四隔离层设置于基底内，并连接P+基座连接区域，深沟渠隔离层设置于基底内，且以深沟渠隔离层区隔N井区与P井区，以及N+埋入层设置于N井区与基底的交界面。

本发明提供一种静电放电保护电路的制造方法，此制造方法提供一基底。接着，于基底中形成埋入层，再于基底中形成一N井区与一P井区，其中埋入层位于N井区中。然后于基底中形成多个深沟渠隔离层，以将P井区、N井区各别以深沟渠隔离层与其它元件区隔开来。然后，同时于N井区上形成PMOS栅极以及于P井区上形成NMOS栅极。其后，于PMOS栅极两侧的N井区中形成PMOS源极与PMOS漏极，同时于N井区中形成N+基座连结区域。之后，于NMOS栅极两侧的P井区中形成NMOS源极与NMOS漏极，同时于P井区中形成P+基座连结区域。

尚且，本发明的静电放电保护电路的制造方法能够整合于一双载子晶体管-互补式金氧半导体(Bipolar-CMOS，BiCMOS)工艺中，至少将静电放电保护电路工艺与BiCMOS工艺中的深沟渠隔离层于同时形成。

综上所述，本发明使用深沟渠结构取代保护环，由于深沟渠所使用的面积小于保护环所使用的面积，因此而能够较公知使用保护环的静电放电保护电路元件节省面积。

而且，由于深沟渠结构具有良好的保护效果，因此能够大幅的缩短公知两晶体管间必须保持的距离，进而节省元件所占的空间。

再者，即使经由上述以深沟渠结构取代保护环，而使得静电放电保护电路元件中的两晶体管距离缩短，由于深沟渠结构所具有良好的保护效果，也能够有效的避免闭锁现象以及基底噪声的产生。

此外，本发明的静电放电保护电路的工艺整合于BiCMOS工艺的话，能够将静电放电保护电路的深沟渠隔离层与双载子晶体管的深沟渠隔离层使用相同的光罩形成，也就是在不增加光罩(额外的微影蚀刻步骤)之下，能够形成以深沟渠结构取代保护环的静电放电保护电路。

附图说明

图1为公知的静电放电保护电路的结构示意图；

图2为本发明的静电放电保护电路的结构示意图；以及

图3A至图3F为本发明较佳实施例的静电放电保护电路整合于BiCMOS工艺的制造流程图。

100、200、300：基底

102、138、202、302、304、306：N井区

104、204、303、307：P井区

106、206：PMOS晶体管

108、124、208、224、320a、320b、320c、320d：栅极

110、126、210、226、322、338、328、344：源极

112、128、212、228、324、336、330、342：漏极

114、118、130、134、140、214、218、230、234、312：浅沟渠隔离层

116、216、334、340：N+基座连接区域

120、136：保护环(Guard Ring)

122、222：NMOS晶体管

132、232、326、332：P+基座连接区域

150、250：PMOS区

160、260：NMOS区

220、308：深沟渠隔离层

236、309、310：N+埋入层

238：自行对准金属硅化物

301：磊晶层

314：栅介电层

316、318、318e：导体层

321、333：罩幕层

400：静电放电保护电路区

410：双载子晶体管区

420：互补式金氧半晶体管区

X：距离

具体实施方式

图2为本发明的静电放电保护电路的结构示意图。

请参照图2，在图2中，在P型基底200的PMOS区250中设置有N井区202，其中N井区202的深度例如是2μm左右。然后在N井区202内设置有PMOS晶体管206与N+基座连接区域216。其中PMOS晶体管206是由栅极208、源极210、漏极212所构成。且在N井区202内，N+基座连接区域216与PMOS晶体管206是由浅沟渠隔离层214区隔开来。在本发明的较佳实施例中，浅沟渠隔离层214的深度例如为4000埃左右。

而且，在N+基座连接区域216的外侧设置深沟渠隔离层220以取代公知所使用的保护环，就PMOS晶体管206而言，此深沟渠隔离层220环绕PMOS晶体管206而设置，并且深沟渠隔离层220以浅沟渠隔离层218与N+基座连接区域216区隔开来。其中深沟渠隔离层220的深度例如是5μm左右。由于此深沟渠隔离层220的深度远大于浅沟渠隔离层214、218的深度，因此能将PMOS晶体管206与其它元件以深沟渠隔离层220加以区隔保护。

尚且，在P型基底200的NMOS区260中设置有P井区204，NMOS晶体管222。然后在P井区204内设置有NMOS晶体管222与P+基座连接区域232。其中NMOS晶体管222是由栅极224、源极226、漏极228所构成。且在P型基底200内，P+基座连接区域232与NMOS晶体管222是由浅沟渠隔离层230区隔开来。

与PMOS晶体管206相同的，在P+基座连接区域232的外侧设置深沟渠隔离层220以取代公知所使用保护环，就NMOS晶体管222而言，此深沟渠隔离层220环绕P+基座连接区域232而设置。其中深沟渠隔离层220的深度例如是5μm左右。

如上所述，由于深沟渠隔离层220具有良好的保护作用，能够有效的避免闭锁现象以及基底噪声，因此可以将PMOS晶体管206与NMOS晶体管222如图2所示的，仅以一个深沟渠隔离层220加以区隔，因此能够大幅缩减公知两晶体管之间的距离X。

此外，在PMOS晶体管206的N井区202中设置有埋入层236，其掺杂形态为与N井区202相同的N型掺杂，由于此埋入层236的掺杂浓度高于N井区202的掺杂浓度，而能够降低电流增益(Currentgain)，而能够增进静电放电保护电路的闭锁防止能力。

尚且，在栅极208、栅极224、源极210、源极226、漏极212、漏极228、N+基座连接区域216以及P+基座连接区域232之上，更可以形成自行对准金属硅化物238，以降低阻值。

首先，请参照图3A，于图3A中提供一个基底300，并且此基底300区分为静电放电保护电路(ESD)区400、双载子晶体管(Bipolar)区410与互补式金氧半晶体管(CMOS)区420。其中此基底300上已形成埋入层310与309，接着再长磊晶层301，其中埋入层310、309的掺杂型态例如是N型，形成埋入层310与309的方法例如是离子植入法。且磊晶层301经由掺杂，于静电放电保护电路区400形成N井区302、P井区303、于双载子晶体管区410在长磊晶层301时已形成N井区304以及于互补式金氧半晶体管区420形成N井区306、P井区307。并且埋入层309位于N井区304中、埋入层310位于N井区302中。

然后，同样请参照图3A，于磊晶层301与基底300中形成深沟渠隔离层308，其中形成深沟渠隔离层308的方法，例如是于磊晶层301与基底300中形成深沟渠开口(未图标)，再于深沟渠开口中填入绝缘材质。于本发明较佳实施例中，深沟渠隔离层308的材质例如是氧化硅，其深度例如是5μm左右，并且此深沟渠隔离层308将静电放电保护电路区400的N井区302、P井区304与其它元件区隔开来，且于N井区302、P井区304之间也以此深沟渠隔离层308区隔开来，而于双载子晶体管区410，此深沟渠隔离层308将N井区304其它的区域区隔开来。

由于对先进的BiCMOS工艺而言，在双载子晶体管的周围会环绕深沟渠绝缘层，以防止基底噪声对双载子晶体管的影响，也就是如图3A所示的形成于双载子晶体管区410的深沟渠隔离层308。因此，此处可以在光罩设计时即考虑到静电放电保护电路的部分，而如同图3A所示的同时在静电放电保护电路区400与双载子晶体管区410形成深沟渠隔离层308。

接着，请参照图3B，在磊晶层301中形成多个隔离层312，其中隔离层312例如是浅沟渠隔离层，隔离层312用以区隔相同元件后续形成的不同掺杂区。然后，于静电放电保护电路区400、双载子晶体管区410与互补式金氧半晶体管区420的表面依序形成栅介电层314、导体层316，然后，去除双载子晶体管区410的主动区域的栅介电层314、导体层316，以暴露出双载子晶体管区410的主动区域的表面。其后，形成导体层318以覆盖导体层316以及双载子晶体管区410所暴露的表面。

接着请参照图3C，定义导体层318、导体层316、栅介电层314，以于静电放电保护电路区400形成由导体层318a、导体层316a、栅介电层314a所组成的栅极320a，以及由导体层318b、导体层316b、栅介电层314b所组成的栅极320b，于双载子晶体管区410形成导体层318e、于互补式金氧半晶体管区420形成由导体层318c、导体层316c、栅介电层314c所组成的栅极314c以及由导体层318d、导体层316d、栅介电层314d所组成的栅极314d。

接着，请参照图3D，在静电放电保护电路区400、双载子晶体管区410与互补式金氧半晶体管区420表面形成图案化的罩幕层321，然后以罩幕层330为罩幕进行掺杂工艺，以于静电放电保护电路区400形成PMOS晶体管的源极322、漏极324与NMOS晶体管的P+基座连接区域326，同时于互补式金氧半晶体管区420形成PMOS晶体管的源极328、漏极330与NMOS晶体管的P+基座连接区域332。

接着，请参照图3E，去除罩幕层321，并在静电放电保护电路区400、双载子晶体管区410与互补式金氧半晶体管区420表面形成图案化的罩幕层333，然后以罩幕层333为罩幕进行掺杂工艺，以于静电放电保护电路区400形成NMOS晶体管的源极338、漏极336与PMOS晶体管的N+基座连接区域334，同时于互补式金氧半晶体管区420形成NMOS晶体管的源极344、漏极342与PMOS晶体管的N+基座连接区域340。

对于静电放电保护电路而言，当工艺进行至图3E时，可完成静电放电保护电路以及互补式金氧半晶体管的结构，最后请参照图3F，进行后续制造双载子晶体管的工艺，以于双载子晶体管区410形成双载子晶体管350。其中此双载子晶体管350的制造为一般公知的工艺，因此在此不再赘述。

对于BiCMOS工艺而言，本发明的深沟渠隔离层能够与双载子晶体管的深沟渠隔离层同时制作，也就是在光罩设计时即考虑到静电放电保护电路部分的图案，因此于BiCMOS工艺中，能够在不增加光罩数目的情况下，而形成本发明之以深沟渠隔离层取代保护环的静电放电保护电路。

上述本发明较佳实施例将静电放电保护电路的工艺整合于BiCMOS工艺，以制造本发明的以深沟渠隔离层取代保护环的静电保护电路。然而，本发明并不限定于BiCMOS工艺，也可以应用于任何单独的静电放电保护电路工艺或是整合于其它工艺整合的静电放电保护电路工艺。

综上所述，本发明的重要特征在于以深沟渠取代保护环，由于深沟渠所使用的面积小于保护环所使用的面积，因此而能够较公知使用保护环的静电放电保护电路元件节省面积。

而且，由于深沟渠具有良好的保护效果，因此能够大幅的缩短公知两晶体管间必须保持的距离，进而节省元件所占的空间。

再者，即使经由上述以深沟渠结构取代保护环，而使得静电放电保护电路元件中的两晶体管距离缩短，由于深沟渠所具有良好的保护效果，也能够有效的避免闭锁现象以及基底噪声的产生。

Claims

1.一种静电放电保护电路的结构，其特征是，包括：

一基底；

一深沟渠隔离层，设置于该基底中；

一N井区，设置于该基底中，其中该N井区以该深沟渠隔离层与其它元件区隔；

一P井区，设置于该基底中，其中该P井区以该深沟渠隔离层与其它元件区隔；

一PMOS晶体管，设置于该N井区内，其中该PMOS晶体管具有一PMOS栅极、一PMOS漏极、一PMOS源极；

一N+基座连接区域，设置于该N井区内；

一第一隔离层，设置于该N井区中，其中该第一隔离层将该N+基座连接区域与PMOS晶体管区隔开来；

一第二隔离层，设置于该基底中，并将该N+基座连接区域与该深沟渠隔离层区隔开来；

一NMOS晶体管，设置于该P井区的该基底内，其中该NMOS晶体管具有一NMOS栅极、一NMOS漏极、一NMOS源极；

一P+基座连接区域，设置于该P井区内；

一第三隔离层，设置于该P井区内，该第三隔离层将该P+基座连接区域与该NMOS晶体管区隔开来；

一第四隔离层，设置于该基底中，并将该P+基座连接区域与该深沟渠隔离层区隔开来；以及

一埋入层，设置于该N井区中。

2.如权利要求1所述的静电放电保护电路的结构，其特征是，该基底为一P型基底。

3.如权利要求1所述的静电放电保护电路的结构，其特征是，该深沟渠隔离层的深度为5μm左右。

4.如权利要求1所述的静电放电保护电路的结构，其特征是，该深沟渠隔离层的深度大于该N井区、该P井区的深度。

5.如权利要求1所述的静电放电保护电路的结构，其特征是，更包括于该栅极、该源极、该漏极、该N+基座连接区域、与该P+基座连接区域上设置有自行对准金属硅化物。

6.如权利要求1所述的静电放电保护电路的结构，其特征是，该埋入层的掺杂形态与该N井区为相同的掺杂形态。

7.如权利要求1所述的静电放电保护电路的结构，其特征是，该埋入层的掺杂浓度高于该N井区的掺杂浓度。

8.一种静电放电保护电路的制造方法，其特征是，包括下列步骤：

提供一基底；

于该基底中形成一埋入层；

于该基底中形成一N井区、一P井区，且该埋入层位于该N井区中；

于该基底中形成一深沟渠隔离层，其中该深沟渠隔离层各别区隔该P井区、该N井区与其它元件；

同时于该N井区内形成一PMOS栅极以及于该P井区内形成一NMOS栅极；

于该PMOS栅极两侧的该N井区中形成一PMOS源极与一PMOS漏极，同时于该P井区中形成一P+基座连结区域；以及

于该NMOS栅极两侧的该N井区中形成一NMOS源极与一NMOS漏极，同时于该N井区中形成一N+基座连结区域。

9.如权利要求8所述的静电放电保护电路的制造方法，其特征是，更包括于形成该深沟渠隔离层之后，于该N井区与该P井区形成一隔离层，用以区隔出预定形成的源极、漏极与基座连结区域。

10.如权利要求8所述的静电放电保护电路的制造方法，其特征是，该深沟渠隔离层的深度大于该N井区、该P井区的深度。

11.如权利要求8所述的静电放电保护电路的制造方法，其特征是，该埋入层的掺杂形态为N型掺杂。

12.如权利要求8所述的静电放电保护电路的制造方法，其特征是，该埋入层的掺杂浓度高于该N井区的掺杂浓度。

13.一种半导体元件的制造方法，该半导体元件包括一双载子晶体管、一互补式金氧半导体与一静电放电保护电路，其特征是，该制造方法包括下列步骤：

提供一基底，其中于该基底中已形成有一静电放电保护电路区、一双载子晶体管区、一互补式金氧半晶体管区；

于该静电放电保护电路区中形成一第一埋入层，同时于该双载子晶体管区中形成一第二埋入层；

于该静电放电保护电路区中形成一第一N井区、一第一P井区，该互补式金氧半晶体管区中形成一第二N井区、一第二P井区，且于该双载子晶体管区形成一第三N井区，其中该第一埋入层位于该第一N井区中，且该第二埋入层位于该第三N井区中；

于该基底中形成一深沟渠隔离层，其中该深沟渠隔离层各别区隔该第一P井区、该第一N井区与其它元件，该第二P井区、该第二N井区、该第三N井区与其它元件；

同时于该第一N井区上形成一第一PMOS栅极以及于该第一P井区上形成一第一NMOS栅极，并同时于该第二N井区上形成一第二PMOS栅极以及于该第二P井区上形成一第二NMOS栅极，并于该第三N井区上形成一导体层；

于该第一PMOS栅极两侧的该第一N井区中形成一第一PMOS源极与一第一PMOS漏极，同时于该第一P井区中形成一第一P+基座连结区域，并于该第二PMOS栅极两侧的该第二N井区中形成一第二PMOS源极与一第二PMOS漏极，同时于该第二P井区中形成一第二P+基座连结区域；

于该第一NMOS栅极两侧的该第一P井区中形成一第一NMOS源极与一第一NMOS漏极，同时于该第一N井区中形成一第一N+基座连结区域，并于该第二NMOS栅极两侧的该第二P井区中形成一第二NMOS源极与一第二NMOS漏极，同时于该第二N井区中形成一第二N+基座连结区域；以及

于该导体层上形成一双载子晶体管。

14.如权利要求13所述的半导体元件的制造方法，其特征是，该静电放电保护电路的该深沟渠隔离层与该双载子晶体管-互补式金氧半导体工艺的该深沟渠隔离层使用相同的工艺步骤形成。

15.如权利要求13所述的半导体元件的制造方法，其特征是，更包括于形成该深沟渠隔离层之后，于该第一N井区、该第一P井区、该第二N井区、该第二P井区形成一隔离层，用以区隔出预定形成的源极、漏极与基座连结区域。

16.如权利要求13所述的半导体元件的制造方法，其特征是，该第一埋入层与第二埋入层的掺杂形态为N型掺杂。

17.如权利要求13所述的半导体元件的制造方法，其特征是，该第一埋入层与第二埋入层的掺杂浓度高于该第一N井区与该第二井区的掺杂浓度。

18.如权利要求13所述的半导体元件的制造方法，其特征是，该深沟渠隔离层的深度大于该第一N井区、该第一P井区、该第二N井区、该第二P井区与第三N井区的深度。