CN103745973B - 一种esd保护器件及适用于电池管理芯片的esd电路 - Google Patents

Abstract

本发明涉及ESD技术领域，公开了一种ESD保护器件及适用于电池管理芯片的ESD电路。其中，ESD保护器件包括：衬底、埋入层、高压N阱区、高压P阱区、低压P阱区及低压NMOS管；埋入层在衬底上；高压P阱区在埋入层上；低压P阱区在高压P阱区上；低压NMOS管在低压P阱区内；高压N阱区在高压P阱区的外部，并与埋入层接触；低压NMOS管的栅极与源极连接，并连接到高压P阱区上作为保护器件的正极；低压NMOS管的漏极与高压N阱区连接，作为保护器件的负极。本发明中的ESD保护器件的两端均可以接高电平，ESD电路中的ESD保护器件一一对应地与电池的两端连接，实现了对电池管理芯片的ESD保护。

Description

一种ESD保护器件及适用于电池管理芯片的ESD电路

技术领域

本发明涉及ESD技术领域，主要适用于ESD保护器件及适用于电池管理芯片的ESD电路。

背景技术

静电放电（ElectrostaticDischarge，ESD）是造成芯片损坏的重要因素之一。静电放电的产生，大多由人为原因引起，但是又很难避免。芯片在制造、生产、测试、存放及搬运的过程中，静电会积累在人体、仪器及存放设备中，甚至芯片本身也会积聚静电。而人们在不知情的情况下，使这些物体相互接触，形成了放电路径，使芯片遭受过度电应力

（ElectricalOverstress，EOS）而损坏。为了避免芯片因静电放电而损坏，必须在芯片内增加ESD电路，为静电电荷的泻放提供低阻通路。

ESD电路的设计需要考虑较多的因素。基本要求是能够提供有效的电荷泻放通路，而且不能影响电路的正常工作。此外，还要考虑电路的面积、是否需要增加工艺mask层、速度敏感引脚的延时问题以及latchup等因素。

参见图1，现有的模拟信号引脚ESD电路的输入引脚（Inputpad）包括栅极与源极相连的ESDpmos1、ESDnmos1和电阻R。输出引脚（Outputpad）包括栅极与源极相连的ESDpmos2、ESDnmos2。连接在VDDrail和GNDrail之间的Powerclamp电路会在发生ESD时，导通大量电流，并且维持VDDrail和GNDrail之间的电压在器件能承受的最大电压值以内。如果在Inputpad和Outputpad之间发生静电放电，电流的泻放路径如图1箭头方向所示，Inputpad流入电流，ESDpmos1的寄生二极管正向导通，表现低阻特性。R通常选用1K电阻，因此电流并不会流入内部电路，电流沿VDDrail流入Powerclamp电路，最终经过ESDnmos2的寄生二极管从Outputpad流出。

一颗电池管理芯片通常需要管理多节电池，芯片引脚与电池的连接如图2所示，串联电池的最高电压作为芯片的供电VH，串联电池的最低电压作为芯片的地。由于要检测每节电池的电压，因此每节电池的正负极均与芯片引脚相连。按照一节电池3V压降计算，以引脚Ch2为例，如果Ch2引脚下面有6节电池，电压就是18V，向下与之相邻的引脚的电压为15V，而由于现有的高压ESD器件通常有一个引脚耐受高压；另一个引脚接地，不能耐受高压，因此需要设计一种任意两端都能够耐受高压的ESD保护器件。另外，当发生静电放电时，任意相邻两电池引脚之间的压差不能超过芯片内部电路、器件所能承受的电压。

综上所述，需要设计一种适用于电池管理芯片的ESD结构。

发明内容

本发明所要解决的技术问题是提供一种ESD保护器件及适用于电池管理芯片的ESD电路，它能够对电池管理芯片进行ESD保护。

为解决上述技术问题，本发明提供了一种ESD保护器件，包括：衬底、埋入层、高压N阱区、高压P阱区、低压P阱区及低压NMOS管；所述埋入层在所述衬底上；所述高压P阱区在所述埋入层上；所述低压P阱区在所述高压P阱区上；所述低压NMOS管在所述低压P阱区内；所述高压N阱区在所述高压P阱区的外部，并与所述埋入层接触；所述低压NMOS管的栅极与源极连接，并连接到所述高压P阱区上作为保护器件的正极；所述低压NMOS管的漏极与所述高压N阱区连接，作为保护器件的负极。

本发明还提供了一种适用于电池管理芯片的ESD电路，包括：至少一个如权利要求1所述的ESD保护器件；ESD保护器件的正极各自分别与待检测的电池的负极连接；ESD保护器件的负极各自分别与所述待检测的电池的正极连接；所述各ESD保护器件相互串联，组成串联电路；所述串联电路的一端与电池管理芯片的电源引脚连接；所述串联电路的另一端接地，并与所述电池管理芯片连接。

进一步地，还包括：第一二极管和第二二极管；所述待检测的电池的正极与所述电池管理芯片的第一电源引脚和检测引脚连接；所述第一二极管和所述第二二极管正反并联在所述第一电源引脚和所述检测引脚之间。

进一步地，还包括：第一pmos管、第二pmos管、第一nmos管及第二nmos管；所述第一pmos管的栅极和源极相连，并与所述电池管理芯片的第一电源引脚连接，第一pmos管的漏极与所述电池管理芯片的第二电源引脚连接；所述第一nmos管的栅极与源极连接，并接地；所述第一nmos管的漏极与所述电池管理芯片的第二电源引脚连接；所述第二pmos管的栅极和源极连接，并与所述电池管理芯片的第二电源引脚连接，第二pmos管的漏极与所述电池管理芯片的低压信号引脚连接；所述第二nmos管的栅极与源极连接，并接地，第二nmos管的漏极与所述电池管理芯片的低压信号引脚连接。

本发明的有益效果在于：

本发明提供的ESD保护器件及适用于电池管理芯片的ESD电路，将ESD保护器件的N阱区接高电平，并且将ESD电路中的ESD保护器件一一对应地与电池的两端连接。当芯片正常工作时，ESD保护器件的正负端以地为参考电压均可达到几十伏高压；当发生静电放电时，ESD保护器件的任意相邻两端口之间的压差不会超过芯片内部电路、器件所能承受的电压，实现了对电池管理芯片的ESD保护。

附图说明

图1为现有的ESD电路的电路图；

图2为电池管理芯片和电池的连接示意图；

图3为本发明实施例提供的ESD保护器件的结构剖面图；

图4为由本发明实施例提供的ESD保护器件寄生出的NPN管的结构示意图；

图5为本发明实施例提供的适用于电池管理芯片的ESD电路的电路图；

图6为通过本发明实施例提供的适用于电池管理芯片的ESD电路进行电池引脚与VH电源之间的正负脉冲测试时，泻放电流的路径图；

图7为通过本发明实施例提供的适用于电池管理芯片的ESD电路进行电池引脚与5V电源之间的正负脉冲测试时，泻放电流的路径图；

图8为通过本发明实施例提供的适用于电池管理芯片的ESD电路进行电池引脚与地之间的正负脉冲测试时，泻放电流的路径图；

图9为通过本发明实施例提供的适用于电池管理芯片的ESD电路进行电池引脚与低压信号引脚Bn之间的正负脉冲测试时，泻放电流的路径图；

图10为通过本发明实施例提供的适用于电池管理芯片的ESD电路进行电池引脚相互之间的正负脉冲测试时，泻放电流的路径图。

具体实施方式

为进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的ESD保护器件及适用于电池管理芯片的ESD电路的具体实施方式及工作原理进行详细说明。

参见图3，本发明实施例提供的ESD保护器件，包括：P型衬底（Psub）、N型埋入层（BN）、高压N阱区（HVnwell）、高压P阱区（HVpwell）、低压P阱区（pwell）及低压ESDNMOS管；N型埋入层在P型衬底上；高压P阱区在N型埋入层上；低压P阱区在高压P阱区上；低压ESDNMOS管在低压P阱区内；高压N阱区在高压P阱区的外部，并与N型埋入层接触；高压N阱区和N型埋入层把P型衬底与高压P阱区完全隔离。低压P阱区中的低压ESDNMOS管的栅极（Gate）与源极（Source）连接，并连接到高压P阱区上作为保护器件的正极；低压P阱区中的低压ESDNMOS管的漏极（drain）与高压N阱区连接，作为保护器件的负极。在本实施例中，高压N阱区接23V的高电平，高压P阱区和低压P阱区接20V的电平。

当ESD保护器件正向导通时，仅有几百毫伏的压降（压降值取决于器件的制作工艺，如材料、掺杂浓度、层次结构等）；当ESD保护器件反向导通时，ESD保护器件两端的电压一般低于芯片内部电路、器件所能承受的电压（电压值取决于器件的制作工艺，如材料、掺杂浓度、层次结构等），同时导通大量的电流。由于高压N阱区与地之间，高压P阱区与地之间可以承受高压，因此ESD保护器件的正负两端均可承受以地为参考电平的高电压。

具体地，当ESD保护器件的负极电压不变，正极电压升高时，pwell与漏极形成的pn结正向导通，提供低阻电流通路，正负极压降约为几百毫伏，不同工艺会有所变化。当ESD保护器件的正极电压不变，负极电压升高时，参见图4，ESD保护器件寄生出NPN管。NPN管的集电极与基极之间的二极管反向导通，流过基极的电流使基极电压升高。当基极电压升高到可以打开基极与发射极之间的pn结时，寄生NPN管导通。如果持续升高负极电压，也就是升高寄生NPN管的集电极电压，此时流过寄生NPN管的电流增加。根据工艺厂商提供的设计手册和需要达到的ESD保护等级，可以合理地设计ESD保护器件的沟道的长度和宽度，从而使ESD电流充分泻放而不引起ESD保护器件的损坏。由于寄生NPN管导通后不需要集电极保持高电压来维持器件的导通状态，因此集电极电压会有所下降，这种折返现象（snapback）是ESD器件经常具有的，这也使得ESD保护器件在流通大量电流时，电压维持在较低水平，保护了芯片内部的电路。

参见图5，本发明实施例提供的适用于电池管理芯片的ESD电路，包括：至少一个上述的ESD保护器件A、第一二极管、第二二极管、第一HVESDpmos1管、第二ESDpmos2管、第一ESDnmos1管及第二ESDnmos2管；ESD保护器件A的正极各自分别一一对应地与单节待检测的电池的负极连接；ESD保护器件A的负极各自分别一一对应地与单节待检测的电池的正极连接。各ESD保护器件A相互串联，组成串联电路；串联电路的一端与电池管理芯片的第一电源引脚（VH）连接；串联电路的另一端接地（GND），并与电池管理芯片连接。在本实施例中，待检测的电池为串联电池。待检测的电池的正极（最高电压）与电池管理芯片的第一电源引脚（VH）和检测引脚（CH）连接。由于第一电源引脚VH上流过芯片消耗的全部电流，考虑到寄生电阻的存在，第一电源引脚VH的电压通常略低于串联电池的最高电压。因此，为了提高检测精度，将芯片的CH引脚作为检测引脚。由于无电流从CH引脚流过，因此CH引脚真实地反映了串联电池的最高电压，提高了检测精度。第一二极管和第二二极管正反并联在第一电源引脚VH和检测引脚CH之间；待检测的电池的负极（最低电压）与电池管理芯片的接地引脚GND连接。第一HVESDpmos1管的栅极和源极连接在一起，并且与电池管理芯片的第一电源引脚（VH）相连。第一HVESDpmos1管的漏极与电池管理芯片的第二电源引脚（5V电源引脚）相连；第一ESDnmos1管的栅极与源极连接在一起，并且连接到地GND；第一ESDnmos1管的漏极与电池管理芯片的5V电源引脚相连。第二ESDpmos2管的栅极和源极连接在一起，并且与电池管理芯片的5V电源引脚相连，第二ESDpmos2管的漏极与电池管理芯片的低压信号引脚Bn相连；第二ESDnmos2管的栅极与源极连接在一起，并且连接到地GND，第二ESDnmos2管的漏极连接到电池管理芯片的低压信号引脚Bn。

由于静电放电现象具有随机性，因此电池管理芯片的任意两个引脚之间都需要有ESD泻放通路才能保证芯片在制造、生产、测试、存放、搬运等过程中免受损害。在实际ESD测试中，至少包括电池引脚与电源之间的正负脉冲测试，电池引脚与地之间的正负脉冲测试，电池引脚相互之间的正负脉冲测试。

参见图5，虚线框内部表示芯片，虚线框外部表示芯片的***电路及引脚信息。电源引脚有两个，即VH引脚与5V引脚（5V是为芯片内部的低压模拟电路提供电源的，是***设计需要，也和选用的低压器件相关）。由于VH电压是串联电池的最高电压，当电池为负载供电或者充放电时，VH电压会有较大幅度的变化，而且电压值较高，不适宜为芯片内部的模拟电路供电，因此利用VH电压产生5V电压为芯片内部的模拟电路供电。Bn引脚是以5V为ESD电源的低压信号引脚。串联电池节点上连接的芯片引脚如前文所述。

以电池串节点上的任一引脚CHn为例，描述ESD电流的泻放路径，包括如下情况：CHn引脚与电源之间的正负ESD脉冲，CHn引脚与地之间的正负ESD脉冲，CHn引脚与低压信号引脚Bn之间的正负ESD脉冲，电池串节点引脚相互之间的正负ESD脉冲。

通过本发明实施例提供的适用于电池管理芯片的ESD电路进行电池引脚与电源VH之间的正负脉冲测试，如图6所示，任意电池串节点引脚CHn与电源VH之间的电流泻放通路。CHn引脚上的实线脉冲表示在CHn引脚加正向ESD脉冲，VH引脚接地，ESD电流路径如实线箭头所示，ESD电流正向流过串联的ESD保护器件A，通过正向二极管D流出VH引脚。CHn引脚上的虚线脉冲表示在CHn引脚加负向ESD脉冲，VH引脚接地，ESD电流路径如虚线箭头所示，ESD电流自VH引脚流入，正向流过二极管D，反向流过串联的ESD保护器件A，由CHn引脚流出。

通过本发明实施例提供的适用于电池管理芯片的ESD电路进行电池引脚与电源5V之间的正负脉冲测试，如图7所示，是任意电池串节点引脚CHn与电源5V之间的ESD电流泻放通路。CHn引脚上的实线脉冲表示在CHn引脚上加ESD正脉冲，5V引脚接地，ESD电流通路如实线箭头所示，ESD电流反向流过串联的ESD保护器件A到地GND，继而通过5V引脚上低压ESDnmos1的寄生二极管流出引脚5V。CHn引脚上的虚线脉冲表示在CHn引脚上加ESD负脉冲，5V引脚接地，ESD电流由5V引脚流向CHn。ESD电流路径由虚线箭头所示，ESD电流由5V引脚流经高压ESD器件HVESDpmos1的寄生二极管到电源线VH，流经正向二极管D，再反向流过串联的ESD保护器件A，并由CHn引脚流出。

通过本发明实施例提供的适用于电池管理芯片的ESD电路进行电池引脚与地之间的正负脉冲测试，如图8所示，是任意电池串节点引脚CHn与地（GND）之间的ESD电流泻放通路。CHn引脚上的实线脉冲表示在CHn引脚上加ESD正脉冲，GND引脚接地，ESD电流由CHn流向地。如图中实线箭头所示，ESD电流反向流经串联的ESD保护器件A到地（GND）流出；CHn引脚上的虚线脉冲表示在CHn引脚上加ESD负脉冲，GND引脚接地，ESD电流由GND流向CHn。如图中虚线箭头所示，ESD电流由GND引脚正向通过串联的ESD保护器件A，由CHn引脚流出。

通过本发明实施例提供的适用于电池管理芯片的ESD电路进行电池引脚与低压信号引脚Bn之间的正负脉冲测试，如图9所示，是任意电池串节点引脚CHn与低压信号引脚Bn之间的ESD电流泻放通路。CHn引脚上的实线脉冲表示在CHn引脚上加ESD正脉冲，Bn引脚接地，ESD电流由CHn流向Bn。如图中实线箭头所示，ESD电流由CHn引脚反向流过串联的ESD保护器件A到地（GND），继而通过Bn引脚ESD结构中的ESDnmos2寄生二极管流出Bn引脚。CHn引脚上的虚线脉冲表示在CHn引脚上加负脉冲，Bn引脚接地，ESD电流由Bn流向CHn。如图中虚线箭头所示，ESD电流由Bn引脚流入，流过Bn引脚ESD结构中的ESDpmos2寄生二极管，再流过5V引脚ESD结构中的HVESDpmos1的寄生二极管，到达VH电源线，再反向通过串联的ESD保护器件A由CHn引脚流出。

如图10所示，是任意两电池串节点引脚之间的ESD电流泻放通路。任意两引脚分别为CHn1与CHn2。当在CHn1与CHn2之间打正ESD脉冲时，ESD电流由CHn1流向CHn2，如实线箭头路径所示，它反向导通ESD保护器件A，ESD电流由CHn1直接流向CHn2。当在CHn1与CHn2之间打负ESD脉冲时，ESD电流由CHn2流向CHn1。如图中虚线箭头所示，ESD电流由CHn2正向流过串联的ESD保护器件A，由CHn1引脚流出。

这里需要说明的是，虽然发生静电放电时，ESD电流会选择低阻通路泻放，但是泻放路径通常不是唯一的，以上内容仅仅描述了一种可能的ESD电流泻放通路，本发明实施例对ESD电流的泻放路径不做出具体的限制。

还需要说明的是，本发明实施例以电池管理芯片为实施例，不过不限于电池管理芯片，在一些需要进行高共模，差分信号检测的电路中也同样适用，具体的电路连接关系由各自的电路结构和检测需求决定，这里不做出具体的限定。

本发明实施例提供的ESD保护器件及适用于电池管理芯片的ESD电路，将ESD保护器件A的N阱区接高电平，并且将ESD电路中的ESD保护器件A一一对应地与单节电池的两端连接。当芯片正常工作时，ESD保护器件A的正负端以地为参考电压均可达到几十伏高压；当发生静电放电时，ESD保护器件A的任意相邻两端口之间的压差不会超过芯片内部电路、器件所能承受的电压，实现了对电池管理芯片的ESD保护。

最后所应说明的是，以上具体实施方式仅用以说明本发明的技术方案而非限制，尽管参照实例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (3)

1.一种适用于电池管理芯片的ESD电路，其特征在于，包括：至少一个ESD保护器件；所述ESD保护器件，包括：衬底、埋入层、高压N阱区、高压P阱区、低压P阱区及低压NMOS管；所述埋入层在所述衬底上；所述高压P阱区在所述埋入层上；所述低压P阱区在所述高压P阱区上；所述低压NMOS管在所述低压P阱区内；所述高压N阱区在所述高压P阱区的外部，并与所述埋入层接触；所述低压NMOS管的栅极与源极连接，并连接到所述高压P阱区上作为保护器件的正极；所述低压NMOS管的漏极与所述高压N阱区连接，作为保护器件的负极；ESD保护器件的正极各自分别与待检测的电池的负极连接；ESD保护器件的负极各自分别与所述待检测的电池的正极连接；所述各ESD保护器件相互串联，组成串联电路；所述串联电路的一端与电池管理芯片的电源引脚连接；所述串联电路的另一端接地，并与所述电池管理芯片连接。

2.如权利要求1所述的适用于电池管理芯片的ESD电路，其特征在于，还包括：第一二极管和第二二极管；所述待检测的电池的正极与所述电池管理芯片的第一电源引脚和检测引脚连接；所述第一二极管和所述第二二极管正反并联在所述第一电源引脚和所述检测引脚之间。

3.如权利要求2所述的适用于电池管理芯片的ESD电路，其特征在于，还包括：第一pmos管、第二pmos管、第一nmos管及第二nmos管；所述第一pmos管的栅极和源极相连，并与所述电池管理芯片的第一电源引脚连接，第一pmos管的漏极与所述电池管理芯片的第二电源引脚连接；所述第一nmos管的栅极与源极连接，并接地；所述第一nmos管的漏极与所述电池管理芯片的第二电源引脚连接；所述第二pmos管的栅极和源极连接，并与所述电池管理芯片的第二电源引脚连接，第二pmos管的漏极与所述电池管理芯片的低压信号引脚连接；所述第二nmos管的栅极与源极连接，并接地，第二nmos管的漏极与所述电池管理芯片的低压信号引脚连接。