CN1338823A - 锁相环电路 - Google Patents

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Abstract

提供一种能够使电压控制振荡器输出不发生失真的分数分频的PLL电路。包括:分频电路、相位调整电路、电荷泵、和环路滤波器。设相位调整电路的定时差的分割值为MF/MD,对每个分频时钟以MF为单位累加,在其计算结果超过上述MD的情况下,上述累加结果除以上述MD所得的余数作为累加结果,将可变分频电路的分频比设定为N+1,根据累加运算结果,将设定相位调整电路中定时差的分割值的控制信号输出到上述相位调整电路中。将上述电压控制振荡器的输出以分频比N+MF/MD来分频的时钟被输入到相位比较电路中。

Description

锁相环电路
发明所属技术领域
本发明涉及锁相环电路，特别涉及分数分频型锁相环电路。
现有技术
过去，在以比基准信号的频率还小的频率间隔来控制输出信号的频率中，将通常的锁相环(PLL)电路的可变分频电路的分频比在时间上平均，作为平均值，使用实现在小数点以下精度的分频比的构成。将使分频电路的分频比随时间而变化、加以平均化而实现等价的分数分频比的构成也称为分数分频方式。
基准信号fr的一周期1/fr为一个时钟，通过在L个时钟(时间T)间仅一次将分频比M变为M+1，将时间段T中分频比的平均值给定为M+1/L。
该分数部分的项1/L扩展为k/L，当k＝0，1，2，…时，能以1/L步来设定分频比。分频比成为Mave＝M+k/L(0≤k≤L，k为整数)。
图15是这样的分数分频方式的PLL电路构成原理的示意图。在图15中，PLL电路的相位比较电路、电荷泵、环路滤波器、电压控制振荡器都被省略，而只显示出分频电路及其控制电路。如图15所示，它由加法器602和寄存器603形成的累加器600、以及按分频比M或M+1(M为规定的整数)分频的可变分频电路601构成，加法器602进行用与基准频率相等的时钟进行与k的相加运算，在加法器溢出时分频器的分频比为M+1，在不发生溢出时，分频比为M。
但是，如图15所示构成的分数的分频方式那样，若将分频比按周期变化，则产生以该变化作为周期的频率成分的失真(spurious)。即，设分频电路601的分频比的变化周期为T时，在PLL电路的输出(电压控制振荡器)中产生从该中心频率起每个频率1/T所偏离的失真成分。
为了减少该失真，例如在特开平8-8741号公报中，在以比基准信号频率还小的频率间隔控制输出信号频率的频率合成器(PLL电路)中，作为减少在输出信号中心频率附近的失真的频率合成器，公开了如图16所示的构成。在图16中，701是相位比较器、702为低通滤波器、703为电压控制振荡器、704为可变分频器、711为分频加法器、706～709是累加器、705为分频比控制电路。可变分频器704根据分频控制电路705设定的值，将电压控制振荡器(VCO)703的输出信号频率进行分频并输出。相位比较器701将可变分频器704的输出与基准频率的相位进行比较，输出比较后得到的相位差。相位比较器701的输出通过低通滤波器702输入到电压控制振荡器703，进行控制以便将电压控制振荡器703的输出信号分频后的信号与基准信号进行相位同步。电压控制振荡器703的输出信号输出到外部，并且输入到可变分频器704。
分频控制电路705由累加器706、707、708、709、小数部计算电路710、分频比加法器711构成。各电路以可变分频器704的输出作为时钟来工作。累加器706由加法器和寄存器构成，与时钟同步，由外部设定的小数部数据和寄存器的值相加，更新寄存器的值，累加器707由加法器和寄存器构成，与时钟同步，累加器706的输出值和寄存器值在最低位加1，更新寄存器的值。累加器707和708也同样地构成。各累加器的加法器分别将最高位的进位信号作为进位信号输出，进位信号输入到小数部计算电路710中。
小数部计算电路710与时钟同步地工作，如从累加器706发生进位信号，就在3个时钟后，产生+1，如从累加器707输入进位信号，就在2个时钟后产生+1，在3个时钟后产生+1，如从累加器708输入进位信号，就依次在1个时钟后产生+1、在2个时钟后产生-2、在3个时钟后产生+1，如从累加器709输入进位信号，就依次在0个时钟后产生+1、在1个时钟后产生-3、在2个时钟后产生+3、在3个时钟后产生-1。
根据在各个时钟中各累加器生成的进位信号产生的值的合计输出至小数部计算电路710。分频比加法器711将小数部计算电路710的输出与整数部数据的值相加，将其结果输出至分频比控制电路705，设定可变分频器704的分频比。这样，每个时钟发生一次分频比的变化，分频比的变化中的频率成分变高、低频成分变低。由累加器707～709的进位信号而产生的分频比的变化由于各平均时间为0，所以对平均的分频比没有影响，从累加器706产生的进位有助于平均分频比。
若设整数数据为M，小数部数据为K，累加器706的位数为n位，则累加器706在2n时钟之间发生K次进位，因有K次，分频比为(M+1)，所以平均分频比为(M+K/2n)，设基准信号频率为fr，则输出频率为fr·(M+K/2n)。
分频比的变化的频率成分表现成为VCO的输出的失真，而将累加器连接成四段，使分频比变化的频率增大，低频成分变小。累加器707的最低位始终加1，从而打乱周期性的变化，在从输出信号的中心频率偏离(fr·K/2n/4)的频率中不发生失真，不会损坏低频成分的降低效果。
而且，作为分数分频方式的PLL电路，已知有图17所示的构成(亦称为“ΔΣ方式”)。控制分频电路907的分频比的分频比控制电路908根据按分频时钟动作的累加器所运算的结果，可变地控制分频比的变化量ΔN。其变化的周期进行规定的求余运算。
而且，具有对由于使分频比周期性变化而发生失真的电荷泵的充电、放电电流进行补偿的装置的PLL电路也是众所周知的。例如图18和图19所示的那样，通过从相位比较器803输出的上升、下降信号来对电容进行充电、放电的电荷泵831、832分别具有补偿电荷泵，各电荷泵构成为具有靠Up信号导通的P沟道MOS晶体管与靠Down信号导通的N沟道MOS晶体管构成的阵列状的单位电荷泵CP，并取出多个CP的电流输出之和。补偿电荷泵电路通过数字模拟变换器836可改变基准电流，同时根据解码器834的输出，可对电荷泵的补偿电流输出进行导通·截止控制，改变电流。
但是，上述构成中任一种都是通过使可变分频器的分频比可变和平均化，来实现分数分频的。通过分频器分频比变化，在电压控制器输出中发生失真，对该失真进行抑制、补偿。即，任何一种都不是无失真的结构。
因此，存在用于降低失真的电路规模增大的问题。例如，象通过补偿电荷泵的电流而抑制失真的结构(如图18，19所示)那样，电路规模就变大了。
因此，本发明鉴于上述问题点，其目的是提供一种从构成的原理上，在电压控制振荡器输出中不发生失真，能够分数分频的完全新型的PLL电路。
本发明的内容
为达到上述目的，本发明包括：从一输入端输入基准时钟的相位比较电路，生成一种与上述相位比较电路输出的相位差相对应的电压的电荷泵，根据上述相位差将电压平滑化的环路滤波器，将上述环路滤波器的输出电压作为控制电压输入、并输出以该控制电压来规定的振荡频率的时钟的电压控制振荡器，对上述电压控制振荡器的输出时钟进行整数分频的分频电路，输入由上述分频电路进行整数分频的相位互异的两个分频时钟、并输出以将上述两个分频时钟的定时差内分的时间来规定的延迟时间的输出信号的相位调整电路，在上述整数分频周期的每一个中将用于对上述相位调整电路中的上述定时差进行分割的内分比可变地设定的控制装置。将上述相位调整电路输出的分频时钟输入到上述相位比较电路另一输入端，与上述基准时钟进行相位差比较。
在本发明中，将上述电压控制振荡器的输出时钟分频的分频比为整数分频比N与分数分频比MF/MD之和所规定的N+MF/MD，上述分频电路将其整数分频比设定为N和N+1中的任一个，上述控制装置具有根据上述整数分频的分频时钟、以MF为单位累加的加法电路。在上述累加结果变为上述MD以上的情况下，以上述MD对上述累加结果进行分割的余数作为新的累加结果，具有控制电路，在当前的累加结果中加上上述MF时变为上述MD以上的情况下，将规定下一整数分频期间的上述分频电路的分频比设定为N+1，以及解码器电路，其根据上述累加运算结果，将确定上述相位调整电路中定时差分割的内分比的加权信号输出到上述相位调整电路中，以及解码器电路，将上述电压控制振荡器的输出频率fvco始终以分频比N+MF/MD来分频的频率fvco/(N+MF/MD)的时钟输入到上述相位比较电路中。由本申请权利要求范围的各项也能同样地达到本发明的上述目的，这可以从以下的说明中明了。
附图简要说明
图1是显示本发明实施例基本构成的图。
图2是用于说明本发明第一实施例动作的图。
图3是显示本发明第一实施例构成的图。
图4是显示本发明第一实施例信号的连接关系的图。
图5是用于说明本发明第一实施例动作的时序图。
图6是用于说明本发明第一实施例动作的图。
图7是显示内插器电路结构的一例的图。
图8是显示内插器电路结构的另一例的图。
图9是本发明第二实施例构成的图。
图10是显示本发明第二实施例信号的连接关系的图。
图11是用于说明本发明第二实施例动作的时序图。
图12是显示本发明第一实施例中内插器的加权信号的设定的时序图。
图13是本发明第二实施例中内插器的加权信号的设定的时序图。
图14(a)是未校正的分数分频比方式的PLL电路的电压控制振荡器输出的频谱，(b)是本发明实施例的PLL电路的电压控制振荡器输出的频谱，(c)是以往的电流校正方式的PLL电路电压控制振荡器输出的频谱，(d)是ΔΣ方式PLL电路电压控制振荡器输出的频谱。
图15是用于说明以往的分数分频方式的PLL电路中分频电路原理的图。
图16是显示以往的分数分频方式PLL电路构成一例的图。
图17是显示以往的ΔΣ方式PLL电路构成一例的图。
图18是显示以往的电流校正方式的PLL电路构成另外例子的图。
图19是详细显示图17所示的以往的电流校正方式的PLL电路中电荷泵电路构成的图。
发明的实施方案
对本发明实施方案加以说明。本发明的PLL电路的一个实施方案参照图1所示，包括：对电压控制振荡器14(VCO)的输出信号进行整数分频的分频电路(15)；相位调整电路(16)，其输入由分频电路(15)整数分频的相位不同的两个分频时钟，以预定的内分比对该两个信号的定时差进行内分，输出包含以该内分的时间作为延迟时间的输出信号；相位比较电路(11)，输入从相位调整电路(16)输出的分频时钟、和被输入的基准时钟，检测其相位差；电荷泵(12)，其生成响应于相位比较电路11输出的相位差的信号；环路滤波器(13)，其将响应于该相位差的电压进行电压平滑处理，输入该电压作为控制电压提供给电压控制振荡器(14)。此外，还具有加法电路(加法器和寄存器构成的累加器)(17)，设规定分数分频的分子的整数为MF和规定分母的整数为MD，根据来自分频电路(15)的整数分频时钟，对每个MF累加。当加法电路17中的累加结果超过上述MD时，加法电路17向控制电路(18)输出进位(溢出)信号进行通知，将上述累加结果除以上述MD后的余数作为新的累加结果MF’，接收该通知的分频电路(15)将整数分频比从N设定为N+1。
另一方面，加法电路(17)中的累加结果未达到上述MD的情况下，上述累加结果不变，分频电路(15)的整数分频比为N，根据上述累加结果，输出用于在上述相位调整电路(16)中设定定时差的内分比的加权信号。
按照上述构成的本发明的实施例形态，相位比较电路(11)输入一种始终以分频比N+MF/MD对电压控制振荡器(14)的输出(频率fvco)分频的信号(频率fs由fvco/(N+MF/MD)得到，在理论上，频谱为单一频谱)，与基准时钟进行相位差比较。
控制电路(18)具有未图示的计数器，也可以如下方式构成控制装置，根据上述计数器计数的结果，每次经过整数分频周期N或N+1时(图3的115、图9的214、215)，即，将从分频电路输出的两个相位不同的时钟信号(图4的IN2、IN3)、还有经上述分频电路分频后的一个时钟信号(图10的IN1)所生成的两个相位不同的时钟信号(图10的A、B)的上升沿或者下降沿的转变边沿传送至上述相位调整电路(图3的100、图9的200)的输入端。
也可以仅在由整数分频周期规定的定时所确定的期间使ECL/COMS电路(1081)工作，该电路根据来自控制电路(图3中的116)的功率控制信号(图3的POWW)，将比整数分频比N小的分频比的、以ECL构成的预定标器(图3的107)输出的ECL电平的信号变换为CMOS电平。而在其它的期间，该ECL/CMOS电路不工作，从而可以控制电力消耗。
在本发明中，也可这样构成：其中包括D型触发器(图9的214)，从预定标器(图9的207)输出的信号输入至ECL/COMS电路(图9的208)中，ECL/COMS电路(图9的208)输出的信号输入到该D型触发器的数据输入端；以及D型触发器(图9的215)，其将D型触发器(214)的数据输出端输出的信号输入到数据输入端。从控制电路(213)将定时控制信号(WIE)输入到D型触发器(图9的214、215)的时钟输入端中，从D型触发器的数据输出端的输出分别提供给相位调整电路(200)的内插器的输入端。
在本发明的一个实施例中，相位调整电路由内插器构成，其输出信号，以预定的内分比分割两个输入信号定时差的时间来确定延迟时间。内插器包括：逻辑电路(图7的NAND01)，其从两个输入端输入相位不同的两个时钟，作为第一、第二输入信号(IN1、IN2)，输出上述第一、第二输入信号的预定逻辑运算结果；连接在第一电源(VCC)和内部节点(N31)之间的第一开关元件(MP1)，其控制端子输入上述逻辑电路的输出信号，在上述第一、第二输入信号都为第一值时，为导通状态，形成向上述内部节点的电容(C)充电的通路；上述内部节点连接输入端的同相或反相缓冲器电路(INV3)，其在上述内部节点的电压(电容C的端子电压)与阈值的大小关系反转的情况下使输出逻辑值变化。该内插器在内部节点(N31)和第二电源(GND)之间，还并联有多个由第二开关元件(MN11)和第三开关元件(MN21)构成的串联电路。第二开关元件(MN11)当上述第一输入信号为第二值时为导通状态。第三开关元件(MN21)根据加权的信号(SB1-16)来控制导通·截止。该内插器在内部节点和第二电源之间，还并联有多个由第四开关元件(MN12)和第五开关元件(MN22)构成的串联电路。第四开关元件(MN12)，当上述第二输入信号为第二值时为导通状态。第五开关元件(MN22)根据加权的信号(S1-16)来控制导通·截止。
在本发明实施方案的PLL电路中，在构成相位调整电路的上述内插器中，也可以构成为在内部节点(图7的N31)和第二电源(GND)间并联地连接有已串联连接的开关元件和电容，根据向上述多个开关元件的控制端子提供的控制信号，上述多个开关元件导通或截止，决定向内部节点(N31)加载的电容量。在这样构成的情况下，扩大了内插器动作的频率范围。
在本发明的实施方案的PLL电路中，在构成相位调整电路的上述内插器中，也可以构成为：上述第二开关元件、上述第三开关元件、上述第四开关元件、和上述第五开关元件中任意一个均由至少预定个数(K个)构成，根据向上述第三开关元件群提供的加权信号(SB1-16)，将L个(其中L为0-K)的第三开关元件(图7的MN21)导通，根据向上述第五开关元件群提供的加权信号(S1-16)，将K-L个(其中L为0-K)的上述第五开关元件(图7的MN22)导通，以上述定时差的K分之一为单位(分数分频比为MF/MD的场合的MD)，根据上述K将上述第一输入信号和上述第二输入信号的定时差内分，输出与该内分的定时对应的信号，通过改变上述L的值，可以改变上述定时差的内分比。而且，加权信号(S1-S6)和加权信号(SB1-16)，对应的位是互补的。
根据本发明的实施方案，输入到相位比较电路中的分频时钟的分频比为N+MF/MD为一定，不发生失真。即，本发明不是象以往的分数分频方式那样进行平均来求取的构成，而是各分频时钟周期为任意的分频比N+MF/MD，所以是在原理上不会发生失真的杂音的构成。
实施例
为了详细说明上述本发明的实施方案，下面参照附图详细说明本发明的实施例。图1是以方框图的形式显示本发明一实施例构成的图。参照图1，其中包括：相位比较电路11，输入时钟(基准时钟)从其第一输入端输入；电荷泵12，其响应于相位比较电路11输出的相位差(UP/DOWN)信号，对电容进行充电或放电，生成响应于相位差的电压；环路滤波器13，其由将响应于该相位差的电压进行平滑化的低通滤波器(LPF)构成；电压控制振动荡器(VCO)14，其输入环路滤波器13的输出电压作为控制电压，输出由该控制电压规定的振荡频率的时钟信号；分频电路15，其将电压控制振荡器14的输出时钟用N或N+1进行整数分频；相位调整电路16，其输入由分频电路15分频的两个相位不同的分频时钟，按照以预定的内分比将该两个时钟的上升沿或下降沿的定时差进行分割的时间来规定延迟时间，输出该规定延迟时间的输出信号。
相位调整电路16根据加权的控制信号，可变地设定两个时钟定时差的内分比(分割值)。
相位调整电路16的输出时钟输入到相位比较电路11的第二输入端，检测出相位比较电路16中输入时钟的相位差。
加法电路17由加法器和寄存器构成的累加器(accumulator)构成，该加法器以整数分频的分频时钟为基础，确定分数分频比MF/MD的分子的代码(MF)19从初始状态(例如0)起增加，累加结果按MF、2MF、3MF…依次增加。
加法电路17的累加结果在等于或大于分数分频比MF/MD的分母MD(与相位调整电路16的定时差的分割步长对应)的情况下，将累加结果用MD分割后的余数作为新的相加结果，输出至相位调整电路16。
加法电路17在将现在的累加结果中加上MF后的结果等于或大于MD的情况下，加法电路17通过进位信号等通知控制电路18，收到该通知的控制电路18将下一整数分频期间中的分频电路15的整数分频比由N变为N+1。
分频电路15在下一个整数分频期间，对电压控制振荡器14的输出时钟进行N+1分频，在相位调整电路16中，对在N+1分频期间结束之后的N分频期间开始时间点的时钟的上升或下降沿的定时差，用(用MD分割累加结果的余数)/MD的分割值来分割，输出分割后的定时信号。此外，加法电路17还具有将相加结果解码后提供给相位调整电路16的解码器(未图示)。
此外，控制电路18还对是否从分频电路15向相位调整电路18传送分频时钟进行控制。即，控制电路18也可以具有计数器，对用预定标器等中预定的整数分频比对电压控制振荡器的输出信号分频后的信号进行计数。并进行控制，以在从计数值起经过整数分频期间的时间点上，将分频电路15输出的两个相位不同的信号的转变边沿传送至相位调整电路16的输入中。
相位调整电路16构成为将从分频电路输出的相位变为不同的两个分频时钟的定时差的分割值(内分比)的分辨率作为MD步长，根据从加法电路17输入的控制信号，将定时差内分比设定为可变的。相位调整电路16的构成将在后面详细说明。
以下将对图1所示本发明的一实施例的PLL电路的动作之一例加以说明。其中相位调整电路16的定时差的分辨率为16等分，代码信号19为“5”、分频电路15的整数分频比为“1800”。
相位调整电路16的定时差分割值在每个由分频电路15分频的整数分频时钟中，即：
5/16(整数分频比1800)、
10/16、
15/16、
20/16＝4/16(整数分频比1801)、
9/16(整数分频比1800)、
14/16、
19/16＝3/16(整数分频比1801)、
8/16、
13/16、
18/16＝2/16(整数分频比1801)、
7/16、
12/16、
17/16＝1/16(整数分频比1801)、
6/16、
11/16、
16/16＝0/16(整数分频比1801)、
5/16时，使该定时差的分割值在每个分频时钟(1800或者1801分频周期)中变化。此时，分子的值进行以16为模(modulo)的加法运算。即，在相加结果超过16时，将16的余数部分作为新的分子。
例如，当前的值为15/16时，加上5/16，成为15/16+5/16＝20/16，变为4/16(整数分频1801)。
在此情况下，控制电路18在分频电路15中使下一整数分频比从1801变为1801，将电压控制振荡器14的输出时钟(周期tCK)经1801分频后的分频时钟输入到相位调整电路16中，相位调整电路16将输入时钟的定时差tCK的4/16定时的输出信号输出。
在分频电路15和相位调整电路16中分频的输入到相位比较电路11中的分频时钟的周期的任一个循环(分频周期)始终为1800+5/16。
本发明中，将电压控制振荡器14的输出分频后输入至相位比较器11中的时钟(周期tCK)的周期变为(1800+5/16)tCK。即，在本发明中，环路内的分频周期不变化。因此，不会产生由于分频电路的分频比的切换而发生在电压控制振荡器14输出中的失真。
图2是用于说明本发明一实施例的动作原理的图。参考图2，其示意性地表示在相位调整电路16的定时差的分割分辨率为7等分、整数分频比为3、分数分频比为3/7的场合的动作原理。代码19为分数分频比3/7的分子3。
相位调整电路16将定时差的分割值变为：
3/7(分频数为3)、
3/7+3/7＝6/7(分频数为3)、
3/7+3/7+3/7＝9/7＝2/7(从分频数3+1、即4分频时钟的上升沿起用2/7将定时差(时钟周期tCK)分割后的定时)、
2/7+3/7＝5/7(分频数为3)、
5/7+3/7＝8/7＝1/7(分频数3+1)(从分频数3+1、即4分频时钟的上升沿起用1/7将定时差(时钟周期tCK)分割后的定时)、
1/7+3/7＝4/7(分频数为3)、
4/7+3/7＝7/7＝0/7(分频数为3+1)。
这样，在24个时钟周期中，得到7周期即3+3/7的分频比。
如图2所示，相位调整电路16从第三个时钟的转变边沿起，按照时钟周期tCK的3/7定时输出信号，从第6个时钟的边沿起，按照时钟周期tCK的6/7定时输出信号，从第10个时钟的边沿起，按照时钟周期tCK的2/7定时输出信号，从第13个时钟的边沿起，按照时钟周期tCK的5/7定时输出信号。
在图2中，主分频计数器(图1的控制电路18中所包含的、进行整数分频的计数器)进行将分频电路15的整数分频比N变为3、3、3+1、3、…的控制。即，控制电路18的主分频计数器在加法电路17中当前保持的加法结果中加上3后的结果达到7以上的情况下，将后续循环(整数分频期间)的分频电路15的整数分频比加1个。
图3是表示本发明一实施例的PLL电路一例的详细构成的图。参考图3，本发明一实施例的PLL电路包括：放大器101，将外部设置的晶体振荡器(TCXO)的输出(14.4MHz)进行放大；基准分频电路102，对放大器101的输出进行分频；相位比较器103，对基准分频电路102分频的基准信号(频率f400KHz)与分频时钟(频率f400KHz)的相位差进行比较；电荷泵104，当相位比较器103的相位比较结果输出UP信号时，对电容充电，而在输出DOWN信号时使电容(未图示)蓄积的电荷放电；低通滤波器(环路滤波器)LPF105，将电荷泵充放电的电容端子电压进行平滑化处理；电压控制振荡器(VCO)106，将LPF105的输出电压作为控制电压输入，按照该控制电压所决定的频率进行振荡，输出该频率的信号(800MHz频带或者1.5GHz频带)；由ECL(发射结逻辑)电路构成的32/33预定标器107，对电压控制振荡器106的输出以32/33的分频比进行分频；内插器100，输入32/33预定标器107所分频的两个信号，根据解码器114输出的控制信号将该定时差进行分割，输出分割后的延迟时间的信号，从而实现本发明的相位调整电路的功能。
32/33预定标器107的1/8分频输出(第2、3级的D型触发器)的输出通过ECL/CMOS变换器1081，输入至定时控制电路115，变换为CMOS电平的两个信号，输入至内插器100的两个输入端。
此外，32/33预定标器107的32/33分频输出(24MHz或者43MHz)通过ECL/CMOS变换器1082输入至定时功率控制信号生成器116以及A计数器109中。
在A计数器109中，根据由控制电路113设定的计数值A’，在将32/33预定标器107的32分频输出进行A’次计数的情况下，输出溢出(进位)信号，B计数器110接收该溢出输出，使信号MC为高电平，32/33预定标器107为33分频模式，根据由控制电路113设定的计数值B’，进行B’次的计数(32/33预定标器107按33分频模式旋转B’次)。
根据这样构成的计数器，由B计数器110以整数分频比N＝32×m+33×n(m、n是由A’、B’确定的)对电压控制振荡器106的输出信号(频率fvco)进行分频，输出分频后的时钟。
在此情况下，整数分频比为N+1时，变为32×(m-1)+33×(n+1)＝32×m+33×n+1＝N+1，整数分频比的+1通过改变A计数器109、B计数器110的计数值设定来实现。
由预定标器107、A计数器109、B计数器110对电压控制振荡器106的输出信号(频率fvco)进行整数分频后的信号fvco/N或者fvco/(N+1)提供给加法器111和保存加法器的相加结果的寄存器112。
B计数器110的输出MC改变32/33预定标器107的分频比，在信号MC变为高电平时，执行33预定标器107的功能。
加法器111输入规定分数分频MF/MD的分子的整数MF、和寄存器112的输出(加法器111的当前值)，根据B计数器110输出的分频时钟，在每个N或N+1分频的周期(整数分频期间)中，对电压控制振荡器106的振荡频率fvco以分子MF为单位进行增加。
控制电路113输入计数器109、110的计数设定值A、B和分数分频的分子MF，在A计数器109、B计数器110中，设定计数上限值A’、B’，同时根据A计数器109、B计数器110的计数输出和加法器111的累加结果(寄存器112的输出)，将内插器100的加权信号提供给解码器114，同时，在每个整数分频期间，以预定的定时将定时控制信号WIE作为有效状态，对定时功率控制信号生成器116输出，然后向定时控制电路115输出选通控制信号SIGR。
接受有效状态的控制信号WIE的定时功率控制信号生成器116向定时控制电路115输出选通信号SIGW，向内插器100提供来自ECL/CMOS电路的两个分频时钟。
由此，向内插器100内在每个以N或N+1的整数分频比对电压控制振荡器106的输出时钟进行分频的周期中提供信号。
在内插器100中，设两个输入时钟的定时差的等分(分辨率)为MD，在内插器100中，根据解码器114输出的加权控制信号，将2个信号定时差的内分比可变地设定为O/MD、MF/MD、2MF/MD、3MF/MD、…，得到Nall＝N+MF/MD的分频值。另外，在图3中，预定标器107的分频输出为P/P+1，通过A计数器和B计数器的分频，可表示为N＝P×A+B。
图4所示为图3中本发明一实施例中的内插器100、定时控制电路115、定时功率控制信号生成器116、32/33预定标器107的构成，以及信号线的连接关系。
图5所示的是图4的时钟IN1(输入至预定标器)、ECL/CMOS电路1081的输出、IN2、IN3、控制信号WIE、SIGW、POWW、SIGR、内插器100的输入Te1(q2)、Te2(q3)(定时控制电路115的输入和输出)的时序波形的一例。
接收图3的A计数器109输出的控制电路113用“-96”的时钟(以0为基准的96个之前的时钟)使WIE信号为有效，并向定时控制电路信号生成器116输出，接收该信号的定时控制电路信号生成器116使功率控制信号POWW为有效(低电平)、使至此之前为无效状态的ECL/CMOS电路1081激活，并向定时控制电路115提供作为预定标器107的1/8分频时钟(频率f95MHz或171MHz)的信号IN2、IN3(相差1个时钟周期相位)。定时控制电路115在选通信号SIGW为有效期间(图5中的16个时钟期间)，使栅极打开，在此期间从预定标器107经ECL/CMOS电路1081输入，信号IN2、IN3的下降沿作为Te1、Te2提供给内插器100。
在第0个时钟，POWW信号为无效(高电平)，使ECL/CMOS电路1081无效，在大约1000个时钟中，控制电路113使提供给定时控制电路115的控制信号SIGR为无效(高电平)，定时控制电路115接收此信号，在从高到低转变后，将低电平的Te1、Te2设定为高电平。
此外，如图4所示，32/33预定标器107连接5级D型触发器(图中用D表示的第1至第4触发器)。第一级的D型触发器的数据输入端连接第1或逻辑电路OR1的输出，第4级的D型触发器的同相输出端Q连接第2或逻辑电路OR2的一个输入，第4级的D型触发器的反相输出端QB连接至OR1的第一个输入端，第2或逻辑电路OR2的输出端连接至第5级D型触发器的数据输入端，第1至第5触发器的时钟输入端共同输入VCO的输出(IN1)，第5级触发器的输出端输入至第一或逻辑电路OR1的第2输入端。此外，第4级触发器的输出端与将反相输出端QB反馈至数据输入端的第6D型触发器的时钟输入端连接，第6D型触发器的同相输出端Q与将反相输出端QB反馈至数据输入端的第7D型触发器的时钟输入端连接，第7触发器的输出端的输出q1输入至ECL/CMOS电路1082，同时，第6触发器的输出以及信号MC都输入至第3或逻辑电路OR3中，第3或逻辑电路OR3的输出被输入至第2或逻辑电路OR2。
再次参考图3，内插器100包括：与非门电路NAND1，将相位不同的两个时钟作为第1和第2输入信号进行输入，输出上述第1和第2输入信号的预定逻辑运算结果；在电源VDD和内部节点间连接的第1P沟道MOS晶体管MP1，其栅极端子输入NAND1的输出信号，在上述第1和第2输入信号都为高电平时为导通状态，形成对上述内部节点电容充电的路径；内部节点与输入端相连接的作为反相型缓冲器的反相器INV3，其在上述内部节点的电容的端子电压和阈值的大小关系反转的情况下使输出逻辑值改变。在内部节点和接地点之间，还并联有多个N沟道MOS晶体管MN1，其栅极上输入把上述第1输入信号用反相器INV1反相后的信号，当第1输入信号为低电平时为导通状态，并具有多个并联连接的N沟道MOS晶体管MN11和MN12，来自解码器114的控制信号连接至栅极端子，分别控制导通和截止。在内部节点和接地点之间，还并联有多个N沟道MOS晶体管MN2，其栅极输入把上述第2输入信号用反相器INV2反相后的信号，当第2输入信号为低电平时为导通状态，并具有多个并联连接的N沟道MOS晶体管MN21和MN22，来自解码器114的控制信号连接至栅极端子，分别控制导通和截止。
参照图6，说明本发明的一实施例的动作原理。图6是为了简明的目的而说明分频比为4.25(整数分频4+分数分频1/4)的情况时的动作原理图。
主分频电路(图1的15、以及图3的107、109、110)通过将电压控制振荡器106的输出四分频、对第2个四分频的最初的分频时钟、以及与该分频时钟相比，按时钟周期tCK(VCO的输出时钟的周期)延迟后的时钟的定时差进行1/4分割，从而实现4.25分频的第一周期(4.25-0＝4.25)。接着，通过对从4分频的最初时钟起的时钟周期tCK的定时差进行2/4分割，实现4.25分频的第二周期(8.5-4.25＝4.25)。在下一个周期，进行5分频，通过对从5分频的最初时钟起的时钟周期tCK的定时差进行3/4分割，而实现4.25分频的第三周期(12.75-8.5＝4.25)。接着通过对从4分频的最初时钟起的时钟周期tCK的定时差进行0/4分割，实现4.25分频的第四周期(17-12.75＝4.25)。
图7是图3所示的本发明实施例中内插器100的构成的一例的示意图。参考图7，该内插器包括：P沟道MOS晶体管MP1，其源极与电源Vcc连接，其漏极与内部节点N31连接，其栅极输入与非门电路NAND01的输出信号，与非门电路NAND01把第1、第2输入信号IN1、IN2作为输入；反相器电路INV3，其在内部节点电位与阈值电压的大小关系变化时，使输出信号的逻辑值切换；反相器电路INV1、INV2，其输入端分别连接输入信号IN1、IN2；16个N沟道MOS晶体管MN111至MN1116，其漏极与内部节点N31共同连接，其栅极与反相器电路INV1的输出连接；16个N沟道MOS晶体管MN121至MN1216，其漏极与内部节点N31共同连接，其栅极与反相器电路INV2的输出连接；16个N沟道MOS晶体管(开关元件)MN211至MN2116，其漏极与16个N沟道MOS晶体管MN111至MN1116的源极连接，其源极与恒流源I0分别连接，其栅极端子与来自解码器114的加权信号SB1-16(S1-16的互补信号)连接，进行导通和截止控制；16个N沟道MOS晶体管(开关元件)MN221至MN2216，其漏极与16个N沟道MOS晶体管MN121至MN1216的源极连接，其源极与恒流源I0分别连接，其栅极端子与来自解码器114的加权信号S1-16连接，进行导通和截止控制。
而且，内部节点N31和接地(GND)之间连接有电容C。
通过输入信号IN1，16个并列的N沟道MOS晶体管中N个(其中N是0～16、N＝0时不导通，N由控制信号C决定)导通，在时间T后，通过输入信号IN2，(16-N)个并列的N沟道MOS晶体管导通，对全部共N+(16-N)＝16个的N沟道MOS晶体管导通的情况下定时差的内分动作加以说明。
并联的N沟道MOS晶体管1个当中流过的电流为I(恒流源I0的电流值)，将反相器INV3的输出反相的阈值为V，到达阈值电压V的电荷变化量为CV。
其中，输入信号IN1，IN2都为高电平，NAND01的输出为低电平，通过P沟道MOS晶体管MP1，内部节点N31成为从电源侧充电的状态。对从该状态起输入信号IN1、IN2变为低电平的下降沿的情况加以说明。
首先，N＝16的情况下，输入信号IN1中16个并联的N沟道MOS晶体管MN111至MN1116中16个导通，在时间T后，通过输入信号IN2使并联的16个N沟道MOS晶体管MN121至MN1216中任一个都截止((16-N)＝0)。从而，在N＝16的情况下，恒流源I0的电流为I，从输入信号IN1变为低电平开始到反相器INV3的输出反转为止的时间T(16)是：
T(16)＝CV/(16·I)  …(1)
在n＝N(n＜16)的场合(N由控制信号C设定)，输入信号IN1变为低电平起到时间T(其中T是输入信号IN1和IN2的下降沿的定时差)之间，输入信号IN1的反相信号输入到栅极的n个N沟道MOS晶体管导通，n·I·T的电荷放电，接着，输入信号IN2变为低电平，输入信号IN2的反相信号输入到栅极的16-n个N沟道MOS晶体管导通，全部16个N沟道MOS晶体管导通，在以(16·I)对内部节点N31中残存的电荷CV-n·I·T放电的时间点(时间T’)中，反相器INV3的输出反相(从高电平起到低电平为止)。时间T’为(CV-n·I·T)/(16·I)。
从而，从输入信号IN1变为低电平起，到反相器INV3的输出反转为止的时间T(n)为：
T(n)＝(CV-n·I·T)/(16·I)+T
＝CV/(16·I)-(n/16)T+T
＝T(16)+((16-n)/16)·T    …(2)
由n的值，得到将输入信号IN1和IN2的定时差T16等分后的相位的输出信号。即，通过设定加权信号而可改变n，得到将输入信号IN1和IN2间的定时差以分辨率1/16分割的任意相位的输出信号。这样的内插器也称为“16等分的内插器”。一般地，在对内插器M等分(M为任意正整数)的情况下，分别并列配置M个的N沟道MOS晶体管MN11、MN12、MN21、MN22。
该内插器的输入IN1、IN2中例如输入定时差为1个时钟周期tCK的两个信号，在每个输入时钟中，从输入IN1起，通过输出定时差0、tCK/16、2tCK/16、…，可以生成tCK/(1+1/16)的时钟周期的信号。
此外，20个并联的N沟道MOS晶体管MN211至MN2120、MN221至MN2220中，通过使MN2117至MN2120、MN2217至MN2220始终为截止状态，可构成16等分的内插器。
代替图7中的电容C，也可以在内部节点N31与接地间并联多个N沟道的MOS晶体管构成的开关元件和电容组成的串联电路，根据提供给开关元件的控制端子的控制信号，对开关元件进行导通和截止控制，可编程地设定在内部节点N31中附加的电容C。
图7所示的内插器也可以构成为，在输入信号IN1和IN2都为高电平时使内部节点N31充电至电源电位，对应于从输入信号IN1和IN2从高电平变为低电平的下降沿的转变，内部节点N31放电，输出信号从低电平向高电平上升，除此以外，对输入信号从低电平向高电平上升的转变，输出信号从低电平向高电平上升。作为对应于输入信号IN1、IN2从高电平向低电平下降转变，输出信号从高电平向低电平下降的逻辑，作为反相型缓冲器的反相器INV3可以是正相型缓冲器电路。
对输入信号的低电平向高电平的上升转变的边沿的定时差进行分割，输出上升信号的内插器100的电路构成的一例示于图8。参考图8，其包括：P沟道MOS晶体管MP1，其源极与电源连接，漏极与内部节点N31连接、其栅极端子输入将第1和第2输入信号IN1、IN2作为输入的或逻辑电路OR1的输出信号；反相器电路INV3，其在内部节点的电位和阈值电压的大小关系变化时，切换输出信号的逻辑值；16个N沟道MOS晶体管MN111至MN1116，其漏极与内部节点N31共同连接，其栅极与输入信号IN1共同连接；16个N沟道MOS晶体管MN121至MN1216，其漏极与内部节点N31共同连接，其栅极与输入信号IN2共同连接；16个N沟道MOS晶体管(开关元件)MN211至MN2116，其漏极与16个N沟道MOS晶体管MN111至MN1116的源极连接，其源极与恒流源I0分别连接，其栅极端子与来自解码器114的加权信号SB1-16(S1-16的互补信号)连接，进行导通和截止控制；16个N沟道MOS晶体管(开关元件)MN221至MN2216，其漏极与16个N沟道MOS晶体管MN121至MN1216的源极连接，其源极与恒流源I0分别连接，其栅极端子与来自解码器114的加权信号S1-16连接，进行导通和截止控制。
代替图8中的电容C，也可以在内部节点N31与接地间可并联多个N沟道的MOS晶体管构成的开关元件和电容组成的串联电路，根据提供给开关元件的控制端子的控制信号，对开关元件进行导通和截止控制，以此来可编程地设定在内部节点N31中附加的电容C。
另外，在图7和图8的构成中，也可以将N沟道的MOS晶体管MN11、MN21与N沟道的MOS晶体管MN12、MN22的位置颠倒。另外也可以将加权信号SB1-16作为用反相器将S1-16反相的信号。
图9是显示本发明的第2实施例构成的图。图10是显示图9的内插器部分连接的图。图11是显示图9的主要信号时序波形的图。
参考图9，本发明的第2实施例，作为内插器200，具有16等分的第1、第2内插器216、217，以及输入第1、第2内插器的输出的第3内插器218。
具有将电压控制振荡器206的输出分频的16/17预定标器207，16/17分频输出经ECL/CMOS变换电路208变换为CMOS电平的变换后信号输入至A计数器209，输入至D型触发器214、215的时钟输入端。此外，16/17预定标器207、A计数器209、B计数器210、加法器211、寄存器212与图3所示的32/33预定标器107、A计数器109、B计数器110、加法器111、寄存器112的动作相同，因此省略对其的说明。
从控制电路213输出的信号WIE连接到D型触发器214的数据输入端子，D型触发器214的数据输出端子连接到第1、第2内插器216、217的一个时钟输入端，而且，与D型触发器215的数据输入端连接，D型触发器215的数据输出端子与第1、第2内插器216、217的另一个时钟输入端连接。
向第1内插器216内输入R1-20、RB1-20作为确定定时差的内分比的加权信号，这里假定内分比固定为0/16。
向第2内插器217内输入来自解码器电路214的S1-20、SB1-20(SB1-20是S1-20的互补信号)，作为确定定时差的内分比的加权信号。内分比(X/16)被设定为可变的。
向第3内插器218内输入T1-20、TB1-20(TB1-20是T1-20的互补信号)作为控制信号，内分比固定为1/16或2/20中的任一个。
内插器216、217、218与在图7、图8等所示的构成相同。定时差的内分比1/16，在图7的构成中，包括并联的20个N沟道MOS晶体管，即N沟道MOS晶体管MN211至MN2120、MN111至MN1120、MN121至MN1220、MN221至MN2220。通过将其中4个截止，可以实现分辨率为16等分的内插器。
在用内插器217将输入的两个时钟的定时差(tCK)按X/16分割、用内插器217将输入的两个时钟的定时差(tCK)按0/16分割的情况下，在将内插器216、217的输出作为输入的第2级内插器218中，对定时差tCK的X/16-0/16＝X/16，再按1/16或1/20分割并输出(X/256、X/320)，可以提高定时的精度。
参考图11，控制电路213在-32的时钟使信号WIE变为有效，在约1000时使其无效。第1、第2内插器输出对输入A、B的定时差(由D型触发器214、215生成并经16/17预定标器207分频的周期)分割后的延迟时间的信号OUT。
下面，对在内插器中可变地设定定时差的内分比的定时进行说明。图12及图13是用于说明本发明的第1、第2实施例中从解码器114、214发往内插器100、200的加权信号(设定内插器的定时差的分割值(内分比)的信号)的设定时序的图。发往内插器100、200的加权信号的切换设定在内插器不工作时进行。
在提供给内插器的加权信号中，在分子MF×m大于分母MD的情况下，分频电路中分频比的加1(+1)为在内插器的1周期切换的前面的周期(整数分频周期)，预定标器107、207的控制信号MC以及加权信号在前面的整数分频期间设定。
参考图12及图3，在控制电路113中，通过加法器111，从分数分频运算结果13/16中，对分子13加上MF＝4得到17，因此在该次的整数分频周期(也称为“主分频周期”)中，整数分频(也称为“主分频”)从N变为N+1(图1的情况中为从1800变到1801)，分子17除以16余1，加权信号为1/16。
在开始的主分频周期中，从控制电路113提供给解码器114的锁存的加权信号13/16在内插器100中设定，在预定标器106的32/33输出的第-32个时钟时，内插器100输出用13/16的内分比将两个输入信号的定时差分割的时间所规定的定时的上升信号。接着从下一主分频周期的第0个时钟起开始N+1分频。
在下一主分频周期(N+1分频周期)中，从约第1000个时钟的信号SIGR的上升沿起，将ECL/CMOS电路1081激活，在通过定时控制电路115向内插器100提供时钟的定时之前(WIE信号变为高电平之前)，在内插器100中设定加权信号为1/16。
此外，还是在图13中，内插器200的加权信号在前面的主分频周期中设定，在开始的主分频周期中，从控制电路213提供给解码器214并锁存的加权信号13/16在内插器217中设定，在预定标器207的16/17输出的第-16个时钟时，内插器200输出用13/16的内分比将两个输入信号的定时差分割的时间所规定的定时的上升信号。接着从下一主分频周期的第0个时钟起开始N+1分频。
在下一主分频周期(N+1分频)中，从约第1000个时钟附近起，在第-48个时钟的WIE信号为低电平期间，将加权信号在内插器100中设定为1/16。
图14(a)是未校正的分数分频比方式的PLL电路的电压控制振荡器输出频率的频谱，图14(b)是图3所示本发明实施例的PLL电路的电压控制振荡器输出频率的频谱，图14(c)是图18及图19所示的以往的电流校正方式PLL电路电压控制振荡器输出频率的频谱，图14(d)是图17所示的ΔΣ方式PLL电路电压控制振荡器输出频率的频谱，横轴为频率(单位为兆赫兹)，纵轴为分贝。PLL电路为锁定状态，电压控制振荡器的频率设为720.025MHz。
如图14(a)所示，在未校正的分数分频比方式的PLL电路中(参考图15)，在电压控制振荡器的频率720.025MHz的两侧，每25KHz的失真成分(频率720.025MHz±m×25KHz)有显著的表现。即，失真成分在频率720.025MHz±m×25KHz的m＝1时为-13分贝，m＝2时为-30分贝，m＝4时为-40分贝的程度。进行失真成分校正的ΔΣ方式、电流校正方式虽然改善了失真成分，但在电流校正方式中，也如图14(c)所示那样，作为失真成分，在频率720.025MHz±m×25KHz的m＝1时有-42分贝，m＝2时有-50分贝的程度。对此，若根据本发明的一实施例，则如图14(b)所示的那样，不存在失真成分。
上述对实施例的说明及附图的内容是为了对本发明进行示例性的说明，而不是要对本发明加以限制。显然，在由权利要求书的各项权利要求所限定的本发明范围内，本领域的技术人员可进行各种变形以及修正。
如以上所说明的，根据本发明，简化了实现分数分频的PLL电路的构成，也不会再产生在以往必然发生的由分数分频方式带来的失真，具有显著的效果。
其原因是，在本发明中，将电压控制振荡器的输出分频，输入至相位比较器，使得与基准信号相比较的分频时钟的周期为一定的分数分频值，即频率为一定的。

Claims (17)

1.一种锁相环电路，其特征在于包括：
从一输入端输入基准时钟的相位比较电路，
生成与上述相位比较电路输出的相位差相对应的电压的电荷泵，
将与上述相位差相对应的电压平滑化的环路滤波器，
将上述环路滤波器的输出电压作为控制电压进行输入、并输出以该控制电压来规定的振荡频率的时钟的电压控制振荡器，
对上述电压控制振荡器的输出时钟进行整数分频的分频电路，
相位调整电路，其输入由上述分频电路进行整数分频的相位不同的两个分频时钟，并输出以预定的内分比对上述两个分频时钟的定时差进行分割的时间所规定的延迟时间的输出信号，上述内分比为可变的，
控制装置，在上述每个整数分频期间对上述相位调整电路中的上述定时差进行分割的内分比加以改变进行设定。
将上述相位调整电路输出的分频时钟输入到上述相位比较电路另一输入端上，与上述基准时钟进行相位差比较。
2.如权利要求1所述的锁相环电路，其特征在于：
使对上述电压控制振荡器的输出时钟进行分频的分频比为整数分频比N与分数分频比MF/MD之和所规定的N+MF/MD，
上述分频电路将其整数分频比设定为N和N+1中的任一个，
上述控制装置具有加法电路，根据上述整数分频的分频时钟、以MF为单位进行累加，
其在上述加法电路中的上述累加结果变为上述MD以上的情况下，以上述MD对上述累加结果进行分割的余数作为新的累加结果，
另外还具有：
控制电路，在当前的累加结果中加上上述MF时变为上述MD以上的情况下，将规定下一整数分频期间的上述分频电路的分频比设定为N+1，以及
解码器电路，其根据上述累加运算结果，将确定上述相位调整电路中的定时差分割的内分比的加权信号输出到上述相位调整电路中，
将对上述电压控制振荡器的输出频率fvco始终以分频比N+MF/MD分频而得到的频率fvco/(N+MF/MD)的时钟从上述相位调整电路输出，输入到上述相位比较电路中。
3.一种锁相环电路，包括：
对电压控制振荡器的输出时钟进行整数分频的分频电路，
相位调整电路，其输入由上述分频电路进行整数分频的相位不同的两个分频时钟，或者，输入一种从上述分频电路进行整数分频的一个时钟信号中生成的与上述时钟信号同一周期的相位不同的两个时钟信号，以预定的内分比对上述输入的两个时钟信号的上升或下降沿的定时差进行分割，并输出包含以该分割的时间成分作为延迟时间的输出信号，
相位比较电路，其输入基准时钟和上述相位调整电路输出的分频时钟，检测出这两个时钟的相位差，
生成与上述相位比较电路检测的相位差相应的电压的电荷泵，
环路滤波器，将与上述相位差相应的电压被平滑化后的输出电压提供给上述电压控制振荡器作为控制电压，
累加器，设规定分数分频比分子的整数为MF、设规定分母的整数为MD，在每个整数分频周期中以MF为单位进行累加；
控制电路，在当前的累加结果中加上上述MF后所得的值超过上述MD的情况下，把用MD除上述累加结果得到的余数作为新的累加结果MF’，将整数分频比从N设定为N+1，在当前的累加结果加上上述MF后的值未超过MD的情况下，将上述累加结果原样作为上述整数分频比N，根据上述累加结果，生成一种设定上述相位调整电路中的定时差的内分比的加权信号，并输出该加权信号；以及
解码器电路，将来自上述控制电路的加权信号解码，在上述相位调整电路中加以设定，
以整数分频比N与分数分频比MF/MD的相加值N+MF/MD，对上述电压控制振荡器的输出进行分频，将分频得到的时钟输入到上述相位比较器中。
4.如权利要求3所述的锁相环电路，其特征在于，上述控制电路具有计数器，还具有一种用于控制的电路装置，它根据上述计数器的计数结果，每经过上述整数分频期间，将上述分频电路输出的两个相位互不相同的时钟信号、或由上述分频电路分频的一个时钟信号所生成的两个相位互不相同的时钟信号的上升或下降沿传送至上述相位调整电路的输入。
5.如权利要求3所述的锁相环电路，其特征在于，上述分频电路具有
使分频比比上述整数分频比N更小的预定标器，
对上述预定标器的分频输出计预定的计数值的计数器，
还具有一种用于控制的电路装置，它根据上述计数器的计数结果，每经过上述整数分频期间，将从上述预定标器电路输出的两个相位不同的时钟信号、或由上述预定标器电路输出的一个时钟信号所生成的两个相位互不相同的时钟信号的上升或下降沿传送至上述相位调整电路的输入。
6.如权利要求5所述的锁相环电路，其特征在于，具有
累加器，由加法器和寄存器构成，加法器根据上述计数器输出的上述整数分频周期的信号，将从一个输入端输入的上述MF与另一输入端的值相加，寄存器保存上述加法器的输出，上述寄存器的输出反馈至上述加法器的另一输入端；
上述控制电路具有一种第一控制电路，其输入上述累加器输出的累加结果，将上述累加结果与分母MD所确定的分数分频值输出，同时从对应于上述整数分频周期的定时中生成预定期间有效的定时控制信号，而且，上述累加器的累加结果变为分母MD的值以上时，控制上述分频电路，将该分频比设定为N+1；
上述解码器电路将来自上述第一控制电路的分数分频值解码，提供给上述相位调整电路作为确定定时差内分比的加权信号；
还具有定时控制电路，其输入来自第一控制电路的定时控制信号，根据上述定时控制信号，控制将从上述分频电路输出的时钟传送至上述相位调整电路的输入。
7.如权利要求3所述的锁相环电路，其特征在于，具有
预定标器，其作为上述分频电路，以预定的分频比M或M+1(其中M+1是比上述整数分频比N更小的整数)将上述电压控制振荡器的输出分频；以及
第一计数器，其对上述预定标器的M或M+1分频的输出进行预先设定的计数值的计数；
第二计数器，其接收上述第一计数器的进位输出，按照预先设定的计数值数量来对上述预定标器的M+1分频输出进行计数；
从上述第2计数器的输出端输出用整数分频比N或者N+1对上述电压控制振荡器的输出分频后的周期的信号。
8.如权利要求7所述的锁相环电路，其特征在于，具有
累加器，其由根据上述第二计数器输出的上述信号对上述MF增量的加法器和寄存器构成；
上述控制电路具有一种第一控制电路，它输入上述第一、第二计数器的计数值以及上述累加器的输出，将分数分频值作为解码器中的加权信号输出，同时生成对应于上述分频比的定时信号，在下次的整数分频期间，当上述累加器的累加结果所规定的分子超过分数分频比的分母时，设定上述第一、第二计数值，将整数分频比设定为N+1；
还具有：
解码器电路，将来自上述第一控制电路的加权信号解码，提供给上述相位调整电路；
定时控制电路，其输入来自第一控制电路的定时控制信号，生成一种定时控制信号，用于控制使得仅在从整数分频期间起预定的定时期间，将来自上述预定标器的输出信号提供给上述相位调整电路的输入。
9.如权利要求8所述的锁相环电路，其特征在于，
使ECL/CMOS电路仅在整数分频比所规定的预定定时期间激活，在除此以外的期间为无效，上述ECL/CMOS电路输入从上述第一控制电路输出的控制信号，将从上述预定标器输出的ECL电平的信号变换为CMOS电平。
10.如权利要求9所述的锁相环电路，其特征在于，
从上述预定标器输出的、上述电压控制振荡器的输出时钟的周期定时差的两个时钟信号，输入至上述ECL/CMOS电路，从上述ECL/CMOS电路向上述相位调整电路的两个输入端提供两个相位的信号。
11.如权利要求8所述的锁相环电路，其特征在于，
从上述预定标器输出的信号输入至ECL/CMOS电路中，第一D型触发器将来自上述ECL/CMOS电路的信号输入至其数据输入端，来自上述第一D型触发器的数据输出端的输出信号输入至第二D型触发器的数据输入端；
上述第一、第二D型触发器的时钟输入端输入来自上述控制电路的定时控制信号；
来自上述第一、第二D型触发器的数据输出端的输出分别提供给上述相位调整电路的内插器的输入端。
12.如权利要求1至11任一项所述的锁相环电路，其特征在于，包括内插器，该内插器由以下构成：
逻辑电路，上述相位调整电路以相位不同的两个时钟作为第一、第二输入信号，从上述逻辑电路的两个输入端输入，并输出上述第一及第二输入信号的预定逻辑运算结果；
连接在第一电源和内部节点之间的第一开关元件，上述逻辑电路的输出信号输入至其控制端子，当上述第一及第二输入信号都为第一值时，第一开关元件为导通状态，形成对上述内部节点充电的通路；以及
同相或反相型缓冲器电路，其输入端与上述内部节点连接，在上述内部节点电压和阈值的大小关系反转的情况下使输出逻辑值变化；
在上述内部节点与第二电源间具有：当上述第一输入信号为第二值时为导通状态的第二开关元件，和并联连接的多个根据上述加权信号分别进行导通和截止控制的第三开关元件群；
在上述内部节点与上述第二电源间还具有：当上述第二输入信号为第二值时其为导通状态的第四开关元件、以及并联连接的多个根据上述加权信号分别进行导通和截止控制的第五开关元件群。
13.如权利要求1至11任一项所述的锁相环电路，其特征在于，包括内插器，该内插器由以下构成：
逻辑电路，上述相位调整电路以相位不同的两个时钟作为第一、第二输入信号，从上述逻辑电路的两个输入端输入，并输出上述第一及第二输入信号的预定逻辑运算结果；
连接在第一电源和内部节点之间的第一开关元件，上述逻辑电路的输出信号输入至其控制端子，当上述第一及第二输入信号都为第一值时，第一开关元件为导通状态，形成对上述内部节点充电的通路；以及
同相或反相型缓冲器电路，其输入端与上述内部节点连接，在上述内部节点电压和阈值的大小关系反转的情况下使输出逻辑值变化；
在上述内部节点与第二电源间并联连接的多个由第二开关元件和第三开关元件构成的串联电路，当上述第一输入信号为第二值时上述第二开关元件为导通状态，上述第三开关元件根据上述加权信号分别进行导通和截止控制；
在上述内部节点与第二电源间还并列连接有多个由第四开关元件和第五开关元件构成的串联电路，当上述第二输入信号为第二值时上述第四开关元件为导通状态，上述第五开关元件根据上述加权信号分进行导通和截止控制。
14.如权利要求12或13所述的锁相环电路，其特征在于，在上述插器中，上述内部节点和上述第二电源间并联有多个串联连接的开关元件和电容，根据向上述多个开关元件的控制端子提供的控制信号，上述多个开关元件导通或截止，决定上述内部节点所附加的电容。
15.如权利要求13或14所述的锁相环电路，其特征在于，
在上述内插器中，上述第二开关元件、上述第三开关元件、上述第四开关元件、上述第五开关元件都至少由预定个数(K个)构成；
根据提供给上述第三开关元件群的加权信号，使L个(其中L为0～K)的上述第三开关元件导通；
根据提供给上述第五开关元件群的加权信号，使K-L个的上述第五开关元件导通；
以上述定时差的K分之一为单位，根据上述K将上述第一输入信号和上述第二输入信号的定时差进行内分，输出与该内分的定时对应的信号，通过改变上述L的值，而改变上述定时差的内分比。
16.如权利要求13至15任一项所述的锁相环电路，其特征在于，
上述相位调整电路具有至少两级上述内插器；
在第一级的两个内插器的每一个中，在上述两个输入端输入上述整数分频的两个分频时钟；
在第二级内插器中两个的输入端输入上述第一级的两个内插器的两个输出。
17.如权利要求16所述的锁相环电路，其特征在于，
上述第一级的两个内插器其中之一把分割两个输入的定时差的内分比作为固定值，而另一个内插器的分割两个输入的定时差的内分比被控制为可变的。
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