CN1228920C - 双环路pll - Google Patents

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Abstract

一种双环路PLL，具有频率比较环路和相位比较环路，在升降计数器(8)中，输入控制电路(30)在从频率比较器(7)接受了UP信号的情况下输出上次的加减运算值的2分之1的正值，在接受了DOWN信号的情况下输出上次的加减运算值的2分之1的负值。寄存器(33)存储计数值。加法运算器(31)对上述输入控制电路(30)的输出与寄存器(33)的输出进行加法运算。因而，升降计数器(8)以上次的加减运算值的2分之1的值进行上下计数，由于双环路PLL能进行2分探查方式的频率比较，故即使是输出频率高的情况，也能高效地进行频率比较，缩短了锁定时间。

Description

双环路PLL
技术领域
本发明涉及具有频率比较环路和相位比较环路的双环路PLL。
背景技术
以往，作为PLL(锁相环路)，有具有频率比较环路和相位比较环路并在不增加电压控制振荡器的增益的情况下得到宽频带区域的相位同步的双环路PLL。关于该现有技术，例如在下述的文献中进行了记载，该文献是Yi-Cheng Chang，Edwin W.Greeneich，“MONOLITHIC PHASE-LOCKED LOOP CIRCUITS WITH COARSE-STEERING ACQUISITIONAID(带有粗调整截获辅助装置的单片锁相环路)”Circuit and Systems，1999.42nd Midwest Symposium on，Volume：1，1999Page(s)：283-286vol.1。
由于即使实现宽频带区域化也能减小电压控制振荡器的增益，故双环路PLL具有可减小电压控制振荡器的输入电压的变动对于振荡频率的影响的优点。此外，该双环路PLL具有即使电压控制振荡器的特性因制造工艺的离散性而变动也能利用频率比较自发地将电压控制振荡器的特性校正为所需的特性的功能。
图13示出现有的双环路PLL的电路结构。在该图中，1是相位比较器，2是充电泵，3是转换到P侧和F侧的工作模式转换开关，4是环路滤波器，5是电压控制振荡器(VCO)，6是分频电路，7是频率比较器，8是升降计数器，9是VCO特性控制电路，10是外部基准时钟CLex，11是内部时钟CLin，15是基准电压Vref，16是频率一致信号FSTOP，OUT是输出端子，连接到电压控制振荡器5的输出侧。
以下，一边参照图13，一边说明双环路PLL的工作。
首先，在双环路PLL中使工作模式转换开关3处于F侧，将对环路滤波器4的输入电压定为基准电压Vref(15)，使来自相位比较器1的环路成为打开状态。由此，成为通过频率比较器7、升降计数器8、VCO特性控制电路9、电压控制振荡器5和分频电路6的频率比较环路。
在上述频率比较环路中，供给恒定的基准电压Vref(15)作为电压控制振荡器5的输入电压，只以频率比较模式来工作。在该频率比较模式中，频率比较器7比较用分频电路6对电压控制振荡器5的输出频率进行了分频的内部时钟CLin(11)的频率与外部基准时钟CLin(10)的频率，在外部基准时钟CLin(10)的频率比内部时钟CLin(11)的频率高的情况下输出UP信号，在外部基准时钟CLin(10)的频率比内部时钟CLin(11)的频率低的情况下输出DOWN信号。升降计数器8接受来自频率比较器7的UP信号或DOWN信号，根据该信号对计数值进行加1或减1的运算。VCO特性控制电路9接受升降计数器8的数字输出，根据该数字输出值使电压控制振荡器5的V-F(输入电压-频率)特性偏移，以使输出频率变化。由此，内部时钟CLin(11)的频率以增减的方式变化，接近于外部基准时钟CLin(10)。
进行上述的外部基准时钟CLin(10)与内部时钟CLin(11)的频率比较，根据其结果使升降计数器8的计数值变化，利用VCO特性控制电路9使电压控制振荡器5的V-F特性变化，使内部时钟CLin(11)的频率接近于外部基准时钟CLin(10)的频率，重复进行上述一系列的工作，直到该两频率大体一致，从频率比较器7输出频率一致信号FSTOP(16)。
如果从频率比较器7输出频率一致信号FSTOP(16)，则升降计数器8的计数值被固定，将工作模式转换开关3从F侧转换到P侧，充电泵2的输出侧连接到环路滤波器4的输入侧。由此，对于环路来说，转换为通过相位比较器1、充电泵2、环路滤波器4、电压控制振荡器5和分频电路6的相位比较环路。
在该相位比较环路中，相位比较器1进行外部基准时钟CLin(10)与内部时钟CLin(11)的相位比较，如果外部基准时钟CLin(10)的相位比内部时钟CLin(11)的相位超前，则以与相位差对应的时间输出UP信号，如果外部基准时钟CLin(10)的相位比内部时钟CLin(11)的相位滞后，则以与相位差对应的时间输出DOWN信号。充电泵2根据来自相位比较器1的UP信号和DOWN信号对环路滤波器4进行充电和放电。环路滤波器4对来自充电泵2的充电和放电进行积分，变换为直流电压，作为电压控制振荡器5的输入电压。利用该输入电压使电压控制振荡器5的输出频率变化。通过重复进行这一系列的工作，最终外部基准时钟CLin(10)的相位与内部时钟CLin(11)的相位同步，在电压控制振荡器5的输出中，可得到与外部基准时钟CLin(10)同步的、且其频率倍增了N倍(N是分频电路6的分频比)的信号(时钟)。
但是，在上述现有的双环路PLL中，由于频率比较环路内的升降计数器8是在每个步骤中变化“1”的结构，故在电压控制振荡器5的最大振荡频率为必要的情况下，必须使升降计数器8的计数值变化到最大值，但为此必须重复进行2M次(M是升降计数器8的比特数)频率比较器7中的频率比较，存在双环路PLL的锁定时间变长的问题。
发明内容
本发明是为了解决上述现有技术的问题而进行的，其目的在于提供能高速且高效地进行频率比较的双环路PLL。
为了实现上述的目的，在本发明中，在双环路PLL中利用2分探查方式高效地进行频率比较。
即，本发明的双环路PLL是具有频率比较环路和相位比较环路的双环路PLL，其中，上述频率比较环路具有频率比较器，上述相位比较环路具有相位比较器，其特征在于：在上述频率比较环路中，具备利用2分探查方式进行基准频率与输出频率的频率比较的结构。
此外，本发明的特征在于：在上述双环路PLL中，在上述频率比较环路中具备：上述频率比较器；接受来自上述频率比较器的比较结果并使计数值上升或下降的升降计数器；以及接受上述升降计数器的计数值并根据该计数值使输出频率变化的电压控制振荡器，上述升降计数器具有：存储计数值的寄存器；根据来自上述频率比较器的比较结果输出上次的加减运算值的2分之1的正值或负值的输入控制电路；以及对上述寄存器的计数值与上述输入控制电路的输出进行加法运算的加法运算器。
另外，本发明的特征在于：在上述双环路PLL中，上述频率比较器具备根据上述2分探查进行的频率比较的各阶段使频率比较的精度可变的精度可变电路。
再者，本发明的特征在于：在上述双环路PLL中，上述频率比较器的结构是在输出频率为基准频率以下时输出UP信号、在输出频率为基准频率以上时输出DOWN信号，上述升降计数器具有在从上述频率比较器同时接受了UP信号和DOWN信号时禁止计数值的上升或下降的错误计数防止电路。
另外，本发明的特征在于：在上述双环路PLL中，上述频率比较器具有不将由上述电压控制振荡器产生的输出频率的变化控制中的过渡的频率与基准频率比较的结构。
此外，本发明的特征在于：在上述双环路PLL中，在上述相位比较环路中具备：电压控制振荡器；以及在上述电压控制振荡器的前级配置的环路滤波器，在上述频率比较环路的构成时，将上述环路滤波器与上述电压控制振荡器分离，同时分别对上述环路滤波器和上述电压控制振荡器供给规定值的基准电压。
再者，本发明的特征在于：在上述双环路PLL中，在上述频率比较环路的构成时对上述电压控制振荡器供给规定值的基准电压，上述升降计数器具有优先顺序转换电路，该优先顺序转换电路接受来自上述频率比较器的比较结果并在上述基准频率与上述输出频率一致时根据对于上述基准电压的规定值的离散度优先地使计数值上升或下降。
此外，本发明的特征在于：在上述双环路PLL中，具备：在相位比较器的后级配置的充电泵；利用上述充电泵进行充电和放电的环路滤波器；以及利用上述环路滤波器供给输入电压的电压控制振荡器，上述充电泵在频率比较模式时将规定值的基准电压供给上述环路滤波器，另一方面在相位比较模式时根据来自上述相位比较器的输出使上述环路滤波器充电或放电。
再者，本发明的特征在于：在上述双环路PLL中，在上述相位比较环路中具备：在上述相位比较器的后级配置的充电泵；以及在上述充电泵的后级配置的环路滤波器，上述环路滤波器具备：其一端连接到上述充电泵的输出侧的电阻；以及其栅端子连接到上述电阻的另一端的N型晶体管和P型晶体管，上述N型晶体管的源端子、漏端子和体端子连接到地上，上述P型晶体管的源端子、漏端子和体端子连接到电源上。
根据以上所述，在本发明中，由于在双环路PLL中利用2分探查方式进行频率比较环路中的频率比较，故与以往那样升降计数器在每个步骤中变化“1”的情况相比，可高效地进行频率比较，可缩短锁定时间，可缩短例如必须将频率提高到最大频率的情况等的时间。
再者，在本发明中，在用2分探查方式进行频率比较的情况下，因为在频率比较环路中电压控制振荡器的频率变化量的绝对值以2分之1的步长逐渐减小地变化来进行，由于频率比较器的精度可变电路与频率比较的初期的阶段那样对频率比较器要求的比较精度可较粗的状况相一致地使该比较精度可变，故可使与2分探查的进行对应的频率比较的初期的阶段那样的比较精度较粗，可在频率比较的各阶段中使频率比较器的比较精度为最佳精度，可缩短在各阶段中的频率比较时间，进而可缩短锁定时间。
此外，在本发明中，在由2分探查方式进行的频率比较未结束的阶段中输出频率与基准频率一致的情况下，虽然频率比较器同时输出UP信号和DOWN信号，但由于错误计数防止电路禁止升降计数器中的计数值的上升或下降，故可防止错误计数，可在该时刻结束频率比较模式。
再者，在本发明中，由于在电压控制振荡器以变化的方式控制了输出频率时频率比较器不将该过渡的输出频率与基准频率比较，故可常时地将稳定的输出频率与基准频率比较，确保了良好的频率比较。
另外，在本发明中，由于在频率比较环路的构成时，将环路滤波器与电压控制振荡器分离，直接对电压控制振荡器供给基准电压电路的规定值的基准电压，故环路滤波器不成为负载，可减小基准电压电路的负载，可快速地使电压控制振荡器的输入电压成为规定的基准电压。而且，由于在该频率比较环路的构成时，将上述分离了的环路滤波器的电压充电到上述规定的基准电压，故从该频率比较环路转移到相位比较环路，由于在上述环路滤波器连接到电压控制振荡器上时电压控制振荡器的输入电压中也没有变化，故缩短了PLL的锁定时间。
此外，在本发明中，在频率比较环路的构成时，成为下述的状况：在对电压控制振荡器输入的基准电压比规定值低或高的情况下，PLL的锁定时的电压控制振荡器的输入电压比规定值低或高，但在根据来自频率比较器的比较结果基准频率与输出频率大体一致的情况下，由于升降计数器的优先顺序转换电路80根据基准电压的离散方向优先地使计数值下降或上升，故PLL的锁定时的电压控制振荡器的输入电压大体成为规定值的基准电压。因而，即使在对电压控制振荡器供给的基准电压的电压值因制造工艺的变动而变动的情况下，也可将PLL的锁定时的电压控制振荡器的输入电压调整为规定值的最佳的基准电压。
另外，在本发明中，由于用充电泵兼作转换频率比较模式与相位比较模式的工作模式转换开关，故不需要该工作模式转换开关，同时由于上述充电泵也发生在频率比较模式时环路滤波器所必要的基准电压，故也不需要该基准电压的发生电路。
此外，在本发明中，在环路滤波器中，由于即使在功率下降时存在N型晶体管的漏泄电流，连接到电源上的P型晶体管的漏泄电流也流入到上述N型晶体管中而将其抵消，故可将环路滤波器的电位长时间地保持于大体相同的电位。因而，如果从功率下降转移到通常的工作，则与现有的环路滤波器相比，可在短时间内进行锁定。而且，由于除连接到地上的N型晶体管外还具备连接到电源上的P型晶体管，故可将对于偏置电压的合成MOS电容的离散度限制为较小的值。
附图说明
图1是示出本发明的第1实施形态的双环路PLL的电路结构的图。
图2是示出该双环路PLL中具备的频率比较器内的时钟计数器的电路结构的图。
图3是示出该双环路PLL的升降计数器中具备的输入控制电路的电路结构的图。
图4是示出本发明的第2实施形态的双环路PLL的频率比较器中具备的时钟计数器的电路结构的图。
图5是示出本发明的第3实施形态的双环路PLL中具备的升降计数器内的输入控制电路的电路结构的图。
图6是示出本发明的第4实施形态的双环路PLL中具备的频率比较器的电路结构的图。
图7是示出本发明的第5实施形态的双环路PLL的电路结构的图。
图8是示出本发明的第6实施形态的双环路PLL中具备的升降计数器内的输入控制电路的电路结构的图。
图9是示出本发明的第7实施形态的双环路PLL中具备的充电泵的电路结构的图。
图10是示出具备该充电泵的双环路PLL的电路结构的图。
图11(a)是示出本发明的第8实施形态的双环路PLL中具备的环路滤波器的电路结构的图，该图(b)是示出现有的双环路PLL中具备的环路滤波器的电路结构的图。
图12(a)是示出本发明的第8实施形态的双环路PLL中具备的环路滤波器内的MOS电容的电压特性的图，该图(b)是示出现有的双环路PLL中具备的环路滤波器内的MOS电容的电压特性的图。
图13是示出现有的双环路PLL的电路结构的框图。
具体实施方式
以下一边参照附图，一边说明本发明的实施形态。
(第1实施形态)
图1示出本发明的第1实施形态的双环路PLL的电路结构。在该图中，1是相位比较器，2是充电泵，3是转换到P侧和F侧的工作模式转换开关，4是环路滤波器，5是电压控制振荡器(VCO)，6是分频电路，7是频率比较器，8是升降计数器，9是VCO特性控制电路，10是外部基准时钟CLex，11是内部时钟CLin，12是复位信号NR，15是基准电压Vref，16是从上述升降计数器8输出的频率一致信号FSTOP。
此外，在上述频率比较器7中，20、21是时钟计数器，22是OR电路，23是AND电路。再者，在上述升降计数器8中，30是输入控制电路，31是加法运算器，32是选择器，33是寄存器。
上述相位比较器1比较外部基准时钟CLin(10)与内部时钟CLin(11)，将作为比较结果的UP信号和DOWN信号输入到充电泵2中。工作模式转换开关3具有连接到上述充电泵2的输出侧的P侧和连接到基准电压Vref(15)上的F侧，将来自升降计数器8的频率一致信号FSTOP(16)作为控制信号，转换到上述P侧和F侧。在工作模式转换开关3的输出侧连接环路滤波器4，将该环路滤波器4的输出输入到电压控制振荡器5中，利用该输入电压使频率变化。上述电压控制振荡器5的输出频率被分频电路6分频，成为内部时钟CLin(11)。
此外，上述频率比较器7将上述外部基准时钟CLin(10)和内部时钟CLin(11)作为输入，比较该两时钟的频率(基准频率与输出频率)，输出UP信号或DOWN信号作为该比较结果的信号，同时由复位信号NR(12)进行初始化，接受来自升降计数器8的频率一致信号FSTOP(16)而停止频率比较。升降计数器8接受上述频率比较器7的UP信号和DOWN信号，更新计数值，由复位信号NR(12)进行初始化。再者，VCO特性控制电路9接受上述升降计数器8的计数值，根据该计数值控制电压控制振荡器5的V-F特性。
其次，说明上述频率比较器7的结构的细节。在该频率比较器7中，时钟计数器20对外部基准时钟CLin(10)进行计数，利用后述的AND电路23的输出进行复位，其输出信号C成为UP信号。此外，另一个时钟计数器21对内部时钟CLin(11)进行计数，利用上述AND电路23的输出进行复位，其输出信号C成为DOWN信号。此外，OR电路22输入上述2个时钟计数器20、21的输出CKO(后述)，其输出成为来自频率比较器7的时钟信号CK。再者，AND电路23输入复位信号NR(12)和上述时钟计数器20、2l的输出NRO(后述)，其输出信号作为复位信号对上述时钟计数器20、21进行复位。
上述频率比较器7内的2个时钟计数器20、21的内部结构是相同的。以下，在图2中示出一方的时钟计数器20的内部结构。在图2中，时钟计数器20具有计数器40、AND电路41和D型触发电路42。计数器40是ck端子43上接受外部基准时钟CLin(10)，在NR端子上接受来自AND电路23的复位信号，对n比特(A1～An)进行计数。将该计数器40的最高位比特An作为C信号45输出。此外，AND电路4l输入计数器40的最高位比特An和最低位比特A1，其输出成为时钟计数器20的输出CKO(46)。再者，D型触发电路42将上述AND电路41的输出CKO(46)作为数据输入，将对上述ck端子43输入的外部基准时钟CLin(10)或内部时钟CLin(11)作为时钟输入，其输出成为时钟计数器20的输出NRO(4)。
接着，说明图1中示出的升降计数器8的内部结构。在该图的升降计数器8中，寄存器33存储升降计数器8的上次的计数值。此外，输入控制电路30输入频率比较器7的来自时钟计数器20的UP信号、来自另一个时钟计数器21的DOWN信号和来自OR电路22的时钟信号CK，具有图3中示出的内部结构，如后述那样，根据从频率比较器7接受的UP信号或DOWN信号，输出上次的加减运算值的2分之1的正值或负值。加法运算器31对上述输入控制电路30的输出与上述寄存器33的输出进行加法运算。选择器32输入上述加法运算器31的输出和寄存器33的输出，将上述加法运算器31的输出中的最高位比特作为控制信号，选择上述2个输出的某一个。上述寄存器33接受选择器32的输出，利用来自频率比较器7的OR电路22的时钟信号CK锁存该选择器32的输出。
在此，在升降计数器8的计数值为N比特的情况下，输入控制电路30的输出和的比特数为N+1比特，选择器32的输入输出和寄存器33的比特数分别由N比特来构成，加法运算器31的输出的第N+1比特(最高位比特)作为符号比特来利用。此时，在对加法运算器31输入寄存器33的输出的部分中不足的1比特部分以最高位比特为“0”与比特数一致，常时地从寄存器33输入正的值。上述符号比特(加法运算器31的输出的最高位比特)在加法运算器31的输出为OVERFLOW(溢出)或负值的情况下为“1”。
选择器32将该符号比特作为控制信号输入，在该符号比特为“1”的情况下，选择寄存器33一侧，用寄存器33按原样锁存该寄存器33的输出值，防止了升降计数器8的计数值成为错误的值。
上述升降计数器8的输入控制电路30，如图3中所示，由N-1比特(C1～Cn-1)输出的状态转移电路51、OR电路52、N-1个逻辑电路53和D型触发电路54构成。状态转移电路51具有下述的结构：在复位时输出的最高位比特Cn-1为“1”，其它的比特为“0”，其后，每当接受来自频率比较器7的时钟信号CK时，输出了“0”的比特中最高位比特转移为“1”。
上述OR电路52接受来自频率比较器7的DOWN信号和UP信号。上述各逻辑电路53的结构彼此相同。正型逻辑电路53，如图3中所示，具备AND电路55、选择器56和其它的2个AND电路57、58。上述AND电路55将上述OR电路52的输出和DOWN信号作为输入。选择器56将上述AND电路55的输出和上述OR电路52的输出作为输入，将后述的AND电路58的输出作为控制信号，在该控制信号为“1”时，选择AND电路55的输出，为“0”时，选择OR电路52的输出。AND电路57将上述选择器56的输出和输入控制电路30的对应比特的输出作为输入，其输出成为自己的逻辑电路53的输出。此外，AND电路58将输入控制电路30的对应比特的输出作为A端子输入，将其对应比特的1比特前的比特作为B端子输入，其输出成为上述选择器56的控制信号。在将输入控制电路30的最低位比特C1输入到A端子上的逻辑电路53中，对B端子输入“0”(接地电位)。
此外，输入控制电路30的D型触发电路54将输入控制电路30的最低位比特C1作为数据输入，将来自频率比较器7的时钟信号CK作为时钟输入。
在上述输入控制电路30中，将最高位比特In+1作为符号比特来使用，其最高位比特In+1和In按原样输出DOWN信号，N-1比特以下的输出In-1、In-1、…、I1是对应的逻辑电路53的输出。
前次，说明本实施形态的双环路PLL的工作。此外，由于双环路PLL的整体的工作与现有技术是同样的，故只说明成为本发明的特征的使用了频率比较环路的频率比较模式中的工作。
在频率比较器7中，由于外部基准时钟CLin(10)和内部时钟CLin(11)中的频率高的一方迅速地将图2的时钟计数器内的计数器40的最高位比特定为“1”，故在外部基准时钟CLin(10)比内部时钟CLin(11)高的情况下先输出UP信号，在与其相反的情况下先输出DOWN信号。来自时钟计数器20、21的信号CKO(46)，如图2中所示，由于是计数器的最高位比特与最高位比特的AND逻辑，故从输出了C信号(UP信号或DOWN信号)的时刻起到对CK端子43输入的信号的1个周期后输出信号CKO(46)。由于来自频率比较器7的时钟信号CK是时钟计数器20、21的输出信号CKO(46)的OR逻辑，故在先输出了UP信号的情况下，在外部基准时钟CLin(10)的1个周期后输出时钟信号CK，在先输出了DOWN信号的情况下，在内部时钟CLin(11)的1个周期后输出时钟信号CK。
因为时钟计数器20、21的信号NRO(47)如图2中所示是D型触发电路42的输出，故从输出了信号NRO(47)的时刻起到对CK端子43输入的时钟信号的1个周期后被输出。将这些信号NRO(47)分别输入到AND电路23中，对时钟计数器20、21本身进行复位。
如果将以上所述综合起来，则频率比较器7输出UP信号或DOWN信号，在输出了该UP信号或DOWN信号的1个周期后(1个周期是外部基准时钟CLin(10)和内部时钟CLin(11)中某一个快的一方的周期)输出时钟信号CK，在输出了该时钟信号CK的1个周期后(1个周期是外部基准时钟CLin(10)和内部时钟CLin(11)中某一个快的一方的周期)输出复位信号NR0，对时钟计数器20、21进行复位，重新进行频率比较。
重复进行上述频率比较器7的工作，直到利用来自升降计数器8的频率一致信号FSTOP的输入隔断时钟计数器20、21的输入为止。
「升降计数器的工作」
在升降计数器8中，加法运算器31对输入控制电路30的输出(上次的加减运算值的1/2值)与保持了计数值的寄存器33的输出进行加法运算，在寄存器33从频率比较器7的OR电路22接受了时钟信号CK时，在寄存器33中锁存该加法运算结果。
在此，说明升降计数器8的输入控制电路30的输出内容。关于n-1个逻辑电路53的输出、即输入控制电路30的比特I1～In-1，对于这些逻辑电路53中的AND电路58的A端子的电平为“1”、B端子的电平为“0”的逻辑电路53来说，如果UP信号和DOWN信号的某一个为“1”，则输出“1”，对于A端子和B端子的电平都为“1”的逻辑电路53来说，只在UP信号为“1”时输出“0”，只在DOWN信号为“1”时输出“1”。此外，对于A端子和B端子的电平都为“0”的逻辑电路53来说，不管UP信号和DOWN信号如何，都输出“0”。在此，在输入控制电路30复位之后的初始状态(只是最高位比特Cn-1为“1”、其它的比特为“0”的状态)下，In-1比特为“1”，比In-1比特低的低位比特全部为“0”，比In-1比特高的高位比特In、In+1在输入了UP信号时为“0”，在输入了DOWN信号时为“1”。即，输入控制电路30的输出在初始状态下，全部的比特In+1～I1在UP信号为“1”时为0010…0，在DOWN信号为“1”时为1110…0。
其后，如果对输入控制电路30输入频率比较器7的时钟信号CK，则状态转移电路51转移到下一个状态，成为Cn-1比特和Cn-2比特为“1”、Cn-3比特以后为“0”的状态。该状态下的输入控制电路30的输出在UP信号为“1”时为00010…0，在DOWN信号为“1”时为11110…0。
再者，如果也同样地考虑对输入控制电路30输入了下一个时钟信号CK的再下一个状态，则每当从输入了复位信号的初始状态到输入时钟信号CK时，输入控制电路30的输出值的绝对值变化为升降计数器8的最大值2N的4分之1、2N的8分之1(上次的加减运算值的2分之1)、2N的16分之1(上次的加减运算值的2分之1)、…、“1”。而且，该输入控制电路30的输出在输入了UP信号时为正值、输入了DOWN信号时为负值。
在此，之所以不将初始状态下的绝对值定为最大值2N的2分之1而定为最大值2N的4分之1，是因为在初始状态下将寄存器33的值设置为最大值2N的2分之1。
因而，如果利用频率比较器7进行频率比较而对升降计数器8输入UP信号或DOWN信号，则输入控制电路30的输出值在输入了UP信号的情况下成为上次的加减运算值的2分之1的正值，在输入了DOWN信号的情况下成为上次的加减运算值的2分之1的负值。然后，利用加法运算器31对该输入控制电路30的输出值与寄存器33的计数值进行加法运算，其结果再次输入到寄存器33中。如果从来自频率比较器7的UP信号或DOWN信号的输出时算起慢了1个周期(该1个周期是外部基准时钟CLin(10)和内部时钟CLin(11)中快的一方的周期)从频率比较器7接受时钟信号CK，则寄存器33在该时刻锁存上述加法运算器31中的加减运算值。由此，升降计数器8的计数值在输入了UP信号的情况下只上升上次的加减运算值的2分之1，在输入了DOWN信号的情况下只下降上次的加减运算值的2分之1。
其后，在频率比较器7中，在从上述时钟信号CK的输出时算起的1个周期(该1个周期是外部基准时钟CLin(10)和内部时钟CLin(11)中快的一方的周期)后，从时钟计数器20或21输出复位信号NRO(47)，时钟计数器20、21被复位。
VCO特性控制电路9接受上述升降计数器8的计数值的变化，根据该计数值使电压控制振荡器5的V-F特性变化。由此，电压控制振荡器5的输出频率发生变化，用分频电路6对该输出频率进行了分频的内部时钟CLin(11)也变化了。
这样，在频率比较环路中，在频率比较器7中进行外部基准时钟CLin(10)与变化了的内部时钟CLin(11)的频率比较，根据其结果重复进行以上次的加减运算值的2分之1的值的步长使升降计数器8的计数值上升或下降的2分探查方式的频率比较工作。
然后，在升降计数器8的输入控制电路30内的状态转移电路51中，如果在最低位比特C1为“1”的状态(即，升降计数器8成为最终步长间隔的状态)下从频率比较器7对输入控制电路30输入时钟信号CK，则来自该输入控制电路30内的D型触发电路54的频率比较停止信号16为“1”，由于将该信号16输入到频率比较器7和工作模式转换开关3中，故频率比较器7停止工作，同时工作模式转换开关3从F侧转换到P侧。由此，结束频率比较模式，成为转换到相位比较环路的相位比较模式。
如上所述，按照本发明，由于在双环路PLL中可进行2分探查方式的频率比较，故与现有的使用了1个步长间隔的升降计数器的双环路PLL相比，可实现频率比较工作的高速化和高效化，可缩短锁定时间，例如在升降计数器8的比特数为“3”的情况下，以往必须进行最大为8次的频率比较，而在本实施形态中进行3次频率比较即可。
(第2实施形态)
其次，说明本发明的第2实施形态的双环路PLL。
在上述第1实施形态的双环路PLL中，由于利用2分探查方式进行频率比较，故在频率比较环路时，以2分之1的步长逐渐地减小电压控制振荡器5的频率变化量使之变化。因而，如在频率比较的初始阶段那样，可使对频率比较器7要求的比较精度较粗。但是，在第1实施形态的频率比较器7的内部具备的图2中示出的时钟计数器20中，不管是频率比较的初始阶段(开始时)、中间阶段和最终阶段，常时地以相同的频率比较精度(具体地说，时钟计数器20中的时钟CK(43)的计数的数)进行频率比较，因此，在频率比较开始的初始阶段中，就以必要以上的精度进行了频率比较，浪费了多余的频率比较时间。
因此，在本实施形态中，通过对图2的时钟计数器20进行改良，使频率比较精度可变，使频率比较的初期、中期、最终阶段中的频率比较精度为最低限度必要的水平，进而缩短频率比较时间，以谋求缩短锁定时间。
图4示出本实施形态的双环路PLL的频率比较器7在内部具备的时钟计数器20’的具体结构。
在图4的时钟计数器20’中，具有根据频率比较的2分探查进行的各阶段使频率比较的阶段可变的精度可变电路59。在该精度可变电路59中输入了来自图3中示出的输入控制电路30的状态转移电路51的n-1比特的输出信号Cn-1、Cn-2、…、C1，该精度可变电路59具备与该输出信号的比特数(＝n-1)相等的个数的2输入型异或电路50(n-1)、50(n-2)、…、50(1)、与其数目相同的2输入型AND电路49(n-1)、49(n-2)、…、49(1)和1个OR电路48。另一方面，计数器40’由m比特(m是超过n的正值)的计数器构成。
在上述精度可变电路59中，各异或电路50(n-1)、…、50(1)接受状态转移电路51的对应比特的输出和该对应比特的1比特前的输出。对接受状态转移电路51的最低位比特的输出C1的异或电路50(1)输入“0”(接地电位)。此外，各AND电路49(n-1)、…、49(1)接受对应的异或电路50(n-1)、…、50(1)的输出，同时使上述计数器40’的高位n-1比特、即Am-(n-1)～Am比特与该n-1个AND电路49(n-1)、…、49(1)相对应，对其输入该对应的第几个比特的输出，具体地说，对最高位比特的AND电路49(n-1)输入计数器40’的第Am-(n-1)比特的输出，对最低位比特的AND电路49(1)输入计数器40’的最高位比特Am的输出。然后，将各AND电路49(n-1)、…、49(1)的输出输入到OR电路48中，该OR电路48的输出成为来自频率比较器7的C信号(45)(UP信号或DOWN信号)。
因而，在本实施形态中，在状态转移电路51的输出Cn-1～C1在各频率比较阶段(即，来自时钟计数器20’的UP信号或DOWN信号的每个输出)中，由于从起初的复位状态的100…0起依次变化为110…0、111…0、…，最终成为111…1，故异或电路50(n-1)、…、50(1)的输出的组合从起初的复位状态起依次变化为100…0、010…0、…，最终成为000…1。其结果，在频率比较的第1阶段中，由于计数器40’的Am-(n-1)比特的输出的缘故，最高位比特的AND电路49(n-1)的输出成为High，从OR电路48输出C信号(45)(UP信号或DOWN信号)。然后，在第2阶段中在计数器40’的再高了1比特的位的Am-(n-2)比特、在第3阶段中在计数器40’的再高了1比特的位的Am-(n-3)比特中输出C信号(45)(UP信号或DOWN信号)。然后，在最终阶段中，在由于计数器40’的最高位比特Am的输出的缘故，最高位比特的AND电路49(1)的输出成为High，从OR电路48输出C信号(45)(UP信号或DOWN信号)。
因而，每当频率比较的阶段增加时，因用于频率比较的计数数以倍增方式增加，故频率比较的精度也倍增了。反过来说，是在频率比较的初期的阶段、比较精度以2倍刻度***的结构。于是，如果使用具备本实施形态的时钟计数器20’的频率比较器7，则如在频率比较的初期的阶段那样可使精度***，可使频率比较的各阶段中的频率比较精度为最低限度必要的水平，可更高效地进行频率比较。
(第3实施形态)
其次，说明本发明的第3实施形态的双环路PLL。
图5是示出本实施形态的双环路PLL具备的升降计数器的输入控制电路的内部结构。关于该输入控制电路以外的升降计数器的内部结构和频率比较器等其它的构成部分，由于与第1实施形态的双环路PLL是同样的，故省略其说明和图示。
在图3中示出的第1实施形态的输入控制电路30中，在来自频率比较器7的UP信号和DOWN信号同时为“1”的情况下，成为与只输入了DOWN信号的情况相同的输出状态，错误地进行了下降计数。之所以在从频率比较器7输出时钟信号CK之前的阶段中同时输入UP信号和DOWN信号，是外部基准时钟CLin(10)与内部时钟CLin(11)的频率大体一致的状态，本来不应进行上升或下降计数。因此，在本实施形态中，对图3的输入控制电路30进行改良来解决这个问题。
在图5中，输入控制电路30’对于在上述第1实施形态中示出的图3的输入控制电路30再附加了错误计数防止电路60、D型触发电路61和OR电路66。
上述错误计数防止电路60具备NAND电路62和2个AND电路63、64。上述NAND电路62将DOWN信号作为输入，一方的AND电路63将DOWN信号和上述NAND电路62的输出作为输入，输出DOWN’信号。另一方的AND电路64将UP信号和上述NAND电路62的输出作为输入，输出UP’信号。利用该结构，错误计数防止电路60在UP信号和DOWN信号同时为“1”的情况下使UP’信号和DOWN’信号都为“0”。
此外，上述D型触发电路61将由倒相器65对上述NAND电路62的输出进行了倒相的信号、即UP信号与DOWN信号的逻辑积作为数据输入，将时钟信号CK作为时钟输入，锁存UP信号和DOWN信号同时为“1”的状态，输出频率一致信号67。
再者，OR电路66将来自上述D型触发电路61的频率一致信号67和来自己叙述的D型触发电路54的输出68(在以最终的步长间隔工作时输出的信号)作为输入，输出频率一致信号FSTOP(16)。
因而，在本实施形态中，在由2分探查方式进行的频率比较未结束的阶段中，在频率比较器7中UP信号和DOWN信号同时为“1”的的频率一致状态下，由于错误计数防止电路60使UP’信号和DOWN’信号都为“0”，故不进行上升或下降计数，可防止错误计数。
此外，在该频率一致状态下，在从频率比较器7输出了时钟信号CK的时刻用D型触发电路61锁存该频率一致状态，输出频率一致信号67。由于从OR电路66输出的频率一致信号FSTOP(16)成为上述频率一致信号67与在以最终的步长间隔工作时从D型触发电路54输出的信号68的逻辑和，故在基于2分探查方式的频率比较结束了的情况或频率大体一致的情况下为“1”。即，在本实施形态中，在频率在2分探查的中途大体一致、从频率比较器7输入时钟信号CK之前同时输入了UP信号和DOWN信号的情况下，由于禁止在升降计数器8中的错误计数并停止频率比较模式，故可进一步削减频率比较次数，可更高效地进行频率比较。
(第4实施形态)
接着，说明本发明的第4实施形态的双环路PLL。
图6是示出本实施形态的双环路PLL具备的频率比较器7’的内部结构。关于除了该频率比较器7’以外的构成部分，由于与第1实施形态的双环路PLL是同样的，故省略其说明和图示。
在上述第1实施形态中，在频率比较环路中，在使升降计数器8的计数值变化以利用VCO特性控制电路9使电压控制振荡器5的V-F特性偏移时，在电压控制振荡器5的输出频率成为固定的频率之前输出过渡的频率，由分频电路6对该电压控制振荡器5的输出频率进行了分频的内部时钟CLin(11)也成为过渡的频率。因而，在频率比较器7中将这样的过渡的频率与外部基准时钟CLin(10)比较的结构中，频率比较器7的频率比较工作变得不稳定。在本实施形态中，在内部时钟CLin(11)的频率达到稳定之前的期间内强制地禁止频率比较。
即，在图6的频率比较器7’中，除了图1中示出的频率比较器7的结构外，附加了3个AND电路70、71、72和计数器73。上述计数器73根据来自时钟计数器20、21的复位信号NRO的输出而被复位，在该复位后，对内部时钟CLin(11)进行计数，如果成为规定的计数的数，则将最高位比特Cn定为“1”。AND电路72将内部时钟CLin(11)和用倒相器74对上述计数器73的最高位比特Cn进行了倒相的最高位比特的否定信号作为输入，对计数器73输入其输出。AND电路70将外部基准时钟CLin(10)和上述计数器73的最高位比特Cn作为输入，对一方的时钟计数器20输入其输出。AND电路71将内部时钟CLin(11)和上述计数器73的最高位比特Cn作为输入，对另一方的时钟计数器21输入其输出。
因而，在本实施形态中，在使电压控制振荡器5的V-F特性偏移而电压控制振荡器5的输出频率为过渡的频率的期间内、即在用计数器73以规定的时钟数对内部时钟CLin(11)进行计数之前，在频率比较器7’中不进行频率比较工作，其后，如果输出频率变得稳定，则在该时刻处初次分别将外部基准时钟CLin(10)和内部时钟CLin(11)分别输入到时钟计数器20、21中，开始进行频率比较工作，因此，可在不受到电压控制振荡器5的V-F特性偏移时产生的过渡的内部时钟CLin(11)的影响的情况下进行频率比较。
(第5实施形态)
其次，说明本发明的第5实施形态的双环路PLL。
在上述图1中示出的第1实施形态的双环路PLL中，在频率比较模式时将工作模式转换开关3转换到F侧，通过对环路滤波器4供给基准电压Vref(15)，供给了规定电压作为电压控制振荡器5的输入电压，但用于环路滤波器4成为上述基准电压Vref(15)的发生电路的负载，故电压控制振荡器5的输入电压到达规定电压需要时间，其结果，在电压控制振荡器5的输出变得稳定之前需要时间。在本实施形态中，在图1的双环路PLL的电路结构中增加了改良，以解决该缺点。
图7示出本实施形态的双环路PLL的结构。在该图中，与图1中示出的第1实施形态的不同点有2点，其1是变更了工作模式转换开关3的配置位置，将其配置在环路滤波器4的后级，其2是设置了基准电压电路17和开关18。关于频率比较器7等的其它的构成部分，由于与第1实施形态的双环路PLL是同样的，故省略其说明和图示。
在图7中，基准电压电路17发生基准电压Vref(15)，对工作模式转换开关3的F侧供给基准电压Vref(15)，同时经上述开关18将其供给环路滤波器4。该开关18在频率比较模式时为ON(关闭)，在相位比较模式时为OFF(打开)。
在图7中，在频率比较模式时，工作模式转换开关3转换到F侧，在电压控制振荡器5的前级配置的环路滤波器4与电压控制振荡器5分离，同时直接供给基准电压电路17的规定值的基准电压Vref(15)作为电压控制振荡器5的输入电压。因而，与图1中示出的双环路PLL比较，环路滤波器4不成为基准电压电路17的负载，可减轻基准电压电路17的负载。于是，在本实施形态中，由于可使电压控制振荡器5的输入电压迅速地达到基准电压Vref(15)，故可缩短工作初期的电压控制振荡器5的输出频率的过渡的变化时间，可减小工作初期的过渡状态对频率比较的影响。
此外，在频率比较模式时，开关18为ON(关闭)，由于与上述电压控制振荡器5分离了的环路滤波器4连接到基准电压电路17上，故被供给与电压控制振荡器5的输入电压相同的基准电压Vref(15)，在该频率比较模式时间内达到基准电压Vref(15)。
其后，如果转移到相位比较模式，则开关18为OFF(打开)，环路滤波器4与基准电压电路17分离，通过朝向工作模式转换开关3的P侧的转换连接到电压控制振荡器5上。因而，在本实施形态中，即使从频率比较模式转换为相位比较模式，电压控制振荡器5的输入电压也不变动，因此，从外部基准时钟CLin(10)与内部时钟CLin(11)的频率大体相等的状态开始可立即进行相位比较。于是，即使在频率比较模式时从电压控制振荡器5的输入侧分离了环路滤波器4并供给了基准电压Vref(15)的情况下，也可平稳地转移到相位比较模式，可有效地缩短频率比较的时间。
(第6实施形态)
接着，说明本发明的第6实施形态的双环路PLL。
本实施形态是在上述图1中示出的第1实施形态中在基准电压Vref(15)起因于基准电压电路17的制造工艺等的变动离开预定的规定值而变动的情况下防止双环路PLL锁定了时的电压控制振荡器5的输入电压变得过高或过低。
图8示出本实施形态的双环路PLL的升降计数器8具备的输入控制电路30”的内部结构。关于该输入控制电路30”以外的升降计数器8的内部结构和频率比较器7等的其它的构成部分，由于与第1实施形态的双环路PLL是同样的，故省略其说明和图示。
图8中，输入控制电路30”相对于上述第1实施形态中示出的图3的输入控制电路30，再附加了优先顺序转换电路80。
上述优先顺序转换电路80具备NAND电路81、2个OR电路82、83和2个AND电路84、85，同时被输入DOWN优先信号PDN和UP优先信号PUP。对上述NAND电路81输入来自频率比较器7的DOWN信号和UP信号，对一方的OR电路82输入NAND电路81的输出和DOWN优先信号PDN，对另一方的OR电路83输入上述NAND电路81的输出和UP优先信号PUP。此外，对一方的AND电路84输入上述OR电路82的输出和DOWN信号，其输出成为DOWN’信号。再者，对另一方的AND电路85输入上述OR电路83的输出和UP信号，其输出成为UP’信号。
利用以上的结构，上述优先顺序转换电路80在外部基准时钟CLin(10)与内部时钟CLin(11)的频率相接近、从频率比较器7同时输入了DOWN信号和UP信号时，即外部基准时钟CLin(10)与内部时钟CLin(11)的两频率(基准频率与输出频率)一致时，由于NAND电路81的输出为Low，故打算使UP信号优先的情况下，通过使UP优先信号PUP为High、使DOWN优先信号PDN为Low，UP’信号为High、DOWN’信号为Low，UP信号被优先。另一方面，在相反地打算使DOWN信号优先的情况下，通过使DOWN优先信号PDN为High、使UP优先信号PUP为Low，DOWN’信号为High、UP’信号为Low，DOWN信号被优先。
在此，监视基准电压Vref(15)，在基准电压Vref(15)起因于制造工艺的离散性等以比所希望的电压高的方式离散时，如果利用优先顺序转换电路80使UP信号为优先，则在频率比较的结束时，可相对于外部基准时钟CLin(10)的频率提高内部时钟CLin(11)的频率。因而，在其后的相位比较时，电压控制振荡器5的输入电压下降以便降低内部时钟CLin(11)的频率，最终双环路PLL的锁定时的电压控制振荡器5的输入电压成为比因离散而变高的基准电压Vref(15)低的电压，大体成为规定值的基准电压Vref(15)。相反，在基准电压Vref(15)以比所希望的电压低的方式离散时，如果利用优先顺序转换电路80使DOWN信号为优先，则双环路PLL的锁定时的电压控制振荡器5的输入电压成为比因离散而变低的基准电压Vref(15)高的电压，大体成为规定值的基准电压Vref(15)。
因而，在本实施形态中，在基准电压Vref(15)由于工艺变动等的缘故偏离所希望的电压的情况下，通过利用优先顺序转换电路80使UP信号优先或DOWN信号优先，也可防止双环路PLL的锁定时的电压控制振荡器5的输入电压的过高或过低，可引导到特性良好的所希望的电压。
(第7实施形态)
其次，说明本发明的第7实施形态的双环路PLL。
图9示出本实施形态的双环路PLL具备的充电泵2的电路结构。此外，图10示出具备该充电泵2的双环路PLL的整体结构。
在图10的双环路PLL中，在相位比较器1的后级配置的充电泵2基于图9中示出的结构。该充电泵2具备2个OR电路91、92、决定充电泵2的充电电流的P沟道型晶体管93、决定充电泵2的放电电流的N沟道型晶体管94和2个开关95、96。对上述P沟道型晶体管93和N沟道型晶体管94的各栅电压进行偏置，使得充电泵2的充放电电流彼此相等。
上述2个OR电路91、92经倒相器90接受来自升降计数器8的频率一致信号FSTOP(16)，同时一方的OR电路91接受来自相位比较器1的UP信号，另一方的OR电路92接受来自相位比较器1的DOWN信号。再者，开关95被上述OR电路91的输出所控制来隔断充电电流，开关95被OR电路92的输出所控制来隔断放电电流。
在本实施形态的充电泵2中，在频率比较模式时，即，频率一致信号FSTOP(16)为“0”时，开关95和开关96都成为ON(关闭)，在充电泵2的输出CPout中，将电源电压的大体2分之1的电压作为基准电压Vref输出，将该基准电压Vref输入到环路滤波器4中。
另一方面，在，频率一致信号FSTOP(16)为“1”而转换到相位比较模式的情况下，在从相位比较器1输入了UP信号时，只是开关95成为ON，进行充电工作，在从相位比较器1输入了DOWN信号时，只是开关96成为ON，进行放电工作。
因而，在本实施形态的双环路PLL中，由于在充电泵2内具有工作模式转换开关的功能，故如比较示出本实施形态的图10与图1可判明的那样，可省略工作模式转换开关3和基准电压Vref(15)。于是，在本实施形态的双环路PLL中，可不需要图1中示出的工作模式转换开关3和基准电压Vref(15)用的基准电压电路，具有缩小电路面积和削减功耗的效果。
此外，在本实施形态中，应用于图1中示出的双环路PLL的环路滤波器，但当然也可将本发明应用于示出了现有例的图13的双环路PLL的充电泵。
(第8实施形态)
其次，说明本发明的第8实施形态的双环路PLL。
图11(a)示出本实施形态的双环路PLL具备的环路滤波器4的内部结构。关于该环路滤波器4以外的构成部分，由于与第1实施形态的双环路PLL是同样的，故省略其说明和图示。
在本实施形态中，说明适合于双环路PLL从功率下降(即，停止工作以抑制消耗电流的工作模式)快速地返回到通常工作的环路滤波器4的结构。
在图11(a)中，环路滤波器4由连接到充电泵2的输出侧和电压控制振荡器5的输入侧(参照图1)的端子100、其一端连接到该端子100上的电阻101、其栅端子连接到上述电阻101的另一端上的N沟道型晶体管102和P沟道型晶体管103构成。上述N沟道型晶体管102的源端子、漏端子和体端子连接到地上，上述P沟道型晶体管103的源端子、漏端子和体端子连接到电源Vcc上。
在此，在图11(b)中示出现有的环路滤波器的结构。在该现有的环路滤波器4pr中，具备连接到充电泵2的输出侧和电压控制振荡器5的输入侧(参照图1)的端子100以及由在该电阻100与地之间配置的电阻101和N沟道型晶体管106构成的串联电路，利用上述N沟道型晶体管106的MOS电容构成环路滤波器4的电容。
在上述现有的环路滤波器4pr中，在功率下降时，环路滤波器4pr的端子100的电位因N沟道型晶体管106的漏泄电流的影响的缘故随时间经过而下降。因此，在从功率下降转移到通常工作时，由于电压控制振荡器5的振荡频率因环路滤波器4pr的电位下降而下降，故在双环路PLL锁定之前需要时间。此外，在以低电源电压工作的情况下，如图12(b)中所示，由于在对于MOS电容的偏置电压的离散度大的电压范围内使用，故设计变得困难。
与此不同，在本实施形态的环路滤波器4中，即使有从N沟道型晶体管102流到地的漏泄电流，由于存在从连接到电源Vcc一侧的P沟道型晶体管103流到N沟道型晶体管102的漏泄电流而互相抵消，故环路滤波器4的端子100的电位也难以下降。因而，在本实施形态的环路滤波器4中，由于在功率下降时环路滤波器4的端子100的电位与现有的环路滤波器4pr相比，可在长时间内保持于大体相同的电位，故从功率下降转移到通常工作时，与现有的环路滤波器4pr相比，可在短时间内进行锁定。
此外，在本实施形态的环路滤波器4中，由于如图12(a)中所示其电容成为N沟道型晶体管102的MOS电容与P沟道型晶体管103的MOS电容的合成电容，故相对于该图(b)中示出的现有的环路滤波器4pr的电容离散度，可将对于偏置电压的合成MOS电容的离散度减少到原来的一半。
此外，在本实施形态中，应用于图1中示出的双环路PLL的环路滤波器4，但当然也可将本发明应用于示出了现有例的图13的双环路PLL的环路滤波器4或单环路PLL中具备的环路滤波器。
产业上利用的可能性
如以上已说明的那样，按照本发明的双环路PLL，由于利用2分探查方式进行频率比较环路中的频率比较，故可高效地进行频率比较，可有效地缩短锁定时间，可缩短必须将频率提高到最大频率的情况等的时间。因而，如果应用于双环路PLL，则是很合适的。
此外，按照本发明，在用2分探查方式进行频率比较环路中的频率比较时，由于可根据与该2分探查的进行对应的频率比较的各阶段使频率比较的精度可变，故可缩短各阶段的频率比较中需要的时间，可进一步缩短锁定时间。因而，如果应用于双环路PLL，则是很合适的。
再者，按照本发明，在由2分探查方式进行的频率比较未结束的阶段中输出频率与基准频率一致的情况下，由于强制地禁止升降计数器中的计数值的上升或下降，故可防止错误计数，可在该时刻早期地结束频率比较模式。因而，如果应用于双环路PLL，则是很合适的。
另外，按照本发明，由于不进行在电压控制振荡器以变化的方式控制了输出频率时的频率比较，故可常时地将稳定的输出频率与基准频率比较，可确保良好的频率比较。因而，如果应用于双环路PLL，则是很合适的。
此外，按照本发明，由于在频率比较环路的构成时直接对电压控制振荡器供给基准电压电路的基准电压，故环路滤波器不成为负载，可减轻基准电压电路的负载。而且，在该频率比较环路的构成时，由于也对环路滤波器供给上述基准电压电路的基准电压，故可从该频率比较环路平稳地进行朝向相位比较环路的转移，可缩短相位比较的时间。因而，如果应用于双环路PLL，则是很合适的。
再者，按照本发明，即使在对电压控制振荡器供给的基准电压的电压值因制造工艺的变动等而偏离规定值的情况下，利用进行UP优先或DOWN优先的优先顺序转换电路，也可将PLL锁定了时的电压控制振荡器的输入电压调整为所希望的基准电压。因而，如果应用于双环路PLL，则是很合适的。
另外，按照本发明，由于用充电泵兼作转换频率比较模式与相位比较模式的工作模式转换开关和基准电压发生电路，故相应地可使双环路PLL的结构变得简单。因而，如果应用于双环路PLL，则是很合适的。
此外，按照本发明，由于在环路滤波器内除了N型晶体管外还具备P型晶体管，在功率下降时，可用从P型晶体管流入到N型晶体管的漏泄电流来抵消从N型晶体管流出到地的漏泄电流，故可在长时间内将环路滤波器的电位保持于大体相同的电位，可在短时间内进行从功率下降转移到通常工作后的PLL的锁定。此外，与现有的环路滤波器相比，可将电压离散度限制为较小的程度。因而，如果应用于双环路PLL，则是很合适的。

Claims (8)

1.一种双环路PLL，该双环路PLL具有频率比较环路和相位比较环路，上述频率比较环路具有频率比较器，上述相位比较环路具有相位比较器、配置在上述相位比较器后级的充电泵、配置在上述充电泵后级的环路滤波器、以及配置在上述环路滤波器后级的电压控制振荡器，其特征在于：
在上述频率比较环路中具备：
上述频率比较器；
接受来自上述频率比较器的比较结果，使计数值上升或下降的升降计数器；以及
接受上述升降计数器的计数值并根据该计数值使输出频率变化的电压控制振荡器，
上述升降计数器具有：
存储计数值的寄存器；
根据来自上述频率比较器的比较结果，输出上次的加减运算值的2分之1的正值或负值的输入控制电路；以及
对上述寄存器的计数值与上述输入控制电路的输出进行加法运算的加法运算器，
在上述频率比较环路中，利用2分探查方式进行基准频率与输出频率的频率比较。
2.如权利要求1中所述的双环路PLL，其特征在于：
上述频率比较器具备根据上述2分探查进行的频率比较的各阶段使频率比较的精度可变的精度可变电路。
3.如权利要求1中所述的双环路PLL，其特征在于：
上述频率比较器的结构是在输出频率为基准频率以下时输出UP信号、在输出频率为基准频率以上时输出DOWN信号，
上述升降计数器具有在从上述频率比较器同时接受了UP信号和DOWN信号时禁止计数值的上升或下降的错误计数防止电路。
4.如权利要求1中所述的双环路PLL，其特征在于：
上述频率比较器具有不将由上述电压控制振荡器产生的输出频率的变化控制中的过渡的频率与基准频率进行比较的结构。
5.如权利要求1中所述的双环路PLL，其特征在于：
在构成上述频率比较环路时，将上述环路滤波器与上述电压控制振荡器分离，同时分别对上述环路滤波器和上述电压控制振荡器供给规定值的基准电压。
6.如权利要求1中所述的双环路PLL，其特征在于：
在构成上述频率比较环路时对上述电压控制振荡器供给规定值的基准电压，
上述升降计数器具有优先顺序转换电路，该优先顺序转换电路接受来自上述频率比较器的比较结果，并在上述基准频率与上述输出频率一致时，根据对于上述基准电压的规定值的离散度优先地使计数值上升或下降。
7.如权利要求1中所述的双环路PLL，其特征在于：
上述充电泵在频率比较模式时将规定值的基准电压供给上述环路滤波器，而在相位比较模式时根据来自上述相位比较器的输出使上述环路滤波器充电或放电。
8.如权利要求1中所述的双环路PLL，其特征在于：
上述环路滤波器具备：
一端连接到上述充电泵的输出侧的电阻；和
栅端子连接到上述电阻的另一端的N型晶体管及P型晶体管，
上述N型晶体管的源端子、漏端子和体端子连接到地上，
上述P型晶体管的源端子、漏端子和体端子连接到电源上。
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