CN111295842B - 分数时钟发生器 - Google Patents

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Abstract

一种分数时钟发生器(104)包含全象限模拟内插器(206)。具有最小抖动的正交时钟信号(204)提供到所述全象限模拟内插器(206)。所述全象限模拟内插器(206)基于数字输入值使用一系列开关和电流源来产生差分输出信号，从而允许对所述全象限模拟内插器(206)产生的延迟进行数字控制。所述全象限模拟内插器(206)的所述差分输出提供到多级比较器(208)。所述多级比较器(208)的输出提供到整数分频器(210)以提供最终输出时钟。数字控制部分(212)利用ΣΔ调制器(214)和求和器(216)来利用输入N.α控制输入，所述N.α控制输入提供期望的分数分频量，以向相位累加器(218)提供信号。所述相位累加器(218)的输出是所述全象限模拟内插器(206)的数字控制值或β值。

Description

分数时钟发生器
技术领域
本发明涉及用于电子***的时钟发生器。
背景技术
现代硬件设计使用各种复杂的集成电路。所使用的硬件组件的规模差异很大。所述组件中的一些组件是数字处理器(微控制器、微处理器、协处理器、网络处理器、图形处理器)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)、存储器等。需要具有不同噪声/抖动容限的不同频率来对这些组件进行计时。
在此类***中，时钟来源于通用时钟振荡器，主要是晶体振荡器。在一些情况下，也会使用体声波(BAW)振荡器以及其它时钟源。由于这些振荡器的物理特性，可以生成特定的时钟频率，如19.2MHz、25MHz、40MHz等。然而，组件需要可以不由单个源使用整数除数而生成的各种频率。在大多数情况下，使用分数锁相环(PLL)来生成这些频率。
由这些PLL生成的输出在几GHz的范围内(例如，2GHz-15 GHz)。通常，输出频率由通道分频器用整数分频值分频。很可能的是，输出频率不是整数相关的，或者需要非常高的压控振荡器(VCO)/PLL频率。各种时钟域的最小公倍数可以很高。生成非常高的时钟频率是不切实际的。在此类情况下，将多个PLL并入到***中。
使用同一芯片的多个PLL来生成非相关输出频率有其自身的缺点。除了运行单独PLL时的功率代价之外，这些PLL之间的串扰还会影响输出的频率精度。这些***中的大多数***都需要高于1ppb(十亿分之1份)的频率精度。此行为的一个名称被称为频率牵引(frequency pulling)。当具有单独PLL的多个IC共享公共电源时，观察到类似的行为。
发明内容
分数时钟发生器中使用了全象限模拟内插器以避免了对多个PLL(初级或次级)的需要，从而降低功耗和通道串扰。具有最小抖动的正交时钟信号提供到所述全象限模拟内插器。所述全象限模拟内插器基于数字输入值使用一系列开关和电流源来产生差分输出信号，以允许对所述全象限模拟内插器产生的所述延迟进行数字控制。所述全象限模拟内插器的所述差分输出提供到多级比较器。利用多级比较器允许将每个级的增益设置处于最小化由于电容性非线性而引起的延迟离散的电平。所述多级比较器的所述输出提供到整数分频器，以提供最终的输出时钟。数字控制部分利用ΣΔ调制器和求和器来利用输入N.α控制输入，所述N.α控制输入提供期望的分数分频量，以向相位累加器提供信号。所述相位累加器的所述输出是所述全象限模拟内插器的数字控制值或β值。
附图说明
图1是时钟发生器的第一实例的框图。
图2是图1的分数发生器的框图。
图3是图2的正交发生器的框图。
图4是图3的正交发生器的定时图。
图5是图2的全象限乘法器的框图。
图6是图5的全象限乘法器的一部分的放大视图。
图7是图2的比较器的框图。
图7A是图7的输入STG1的框图。
图7B是图7的增益级STG2的框图。
图7C是图7的电平移位器的框图。
具体实施方式
参考图1，示出了具有时钟发生器100的计算机90(或其它类型的电子***)的一个实例。晶体84或其它计时源将输入时钟提供到PLL 102。PLL 102以期望的频率(如2.5GHz)产生输出，并且具有将输出时钟频率提供到四个不同的分数时钟分频器104、106、108、110的四个输出。在图1的实例中，分数时钟分频器104连接到千兆位以太网模块94，分数时钟分频器106连接到微处理器92，分数时钟分频器108连接到输入/输出(I/O)芯片96，并且分数时钟分频器110连接到FPGA 98。微处理器92连接到RAM 88，而I/O芯片96连接到存储区、用户接口装置等86。每个分数时钟分频器104、106、108、110的输出频率可以不同，因为所述输出频率各自可以由定位于PLL 102中的不同的N分频分频器或整数分频器产生。例如，分数时钟分频器104的输出可以是125MHz，分数时钟分频器106的输出可以是66.66MHz，分数时钟分频器108的输出可以是75MHz，并且分数时钟分频器110的输出可以是100MHz。在此实例中，分数时钟分频器106和108的输出不是2.5GHz的整数倍，需要分数分频。通常，至少一个分数时钟分频器104、106、108、110接收其频率不是分数时钟分频器104、106、108、110的输出信号的频率的简单整数倍，因此需要发生分数分频的计时信号。
参考图2，示出了分数时钟分频器104的框图。来自PLL 102的时钟信号提供到正交发生器202。正交发生器202将四相位计时信号204提供到全象限模拟内插器206。时钟204的四个相位被称为I、Q、IB和QB。全象限模拟内插器206的差分输出提供到比较器208。比较器208的输出提供到整数分频器210。整数分频器210的输出是分数时钟分频器104的输出。
比较器208的输出和整数分频器210的输出提供到数字控制单元212。期望的计时信号(比较器208的输出或整数分频器210的输出)用于驱动数字控制单元212中的元件。Σ-Δ(ΣΔ)调制器214接收期望的分频的α部分或分数部分。ΣΔ调制器214的输出连同期望的分频的N部分或整数部分一起提供到加法器216。加法器216的输出提供到相位累加器218。相位累加器218数字地累加操作所需的相位延迟。累加器的输出是要提供到全象限模拟内插器206的β值或数字控制值。然而，由于相位累加器218在与全象限模拟内插器206不同的时钟上运行，因此使用重定时器220将β值同步到全象限模拟内插器206。全象限模拟内插器206然后基于β值产生模拟输出值，所述模拟输出值由比较器208转换为方波并且然后由整数分频器210向下分频以用于输出频率。
应当注意的是，I信号、Q信号、IB信号和QB信号充当全象限模拟内插器206的时钟源。I信号、Q信号、IB信号和QB信号之间的相位关系中的任何误差都会在输出处引入周期抖动，所述周期抖动可能看起来像杂散音。图3中提供了正交发生器202的一个实例的细节。使用了四个D型触发器302、304、306和308。所有四个D型触发器302、304、306、308接收在上电时有效的公共清除信号以重置触发器。所有四个D型触发器302、304、306、308通过相同的时钟信号(PLL 102的输出)计时。第一D型触发器302将其非反相输出提供到D型触发器304的D输入。D型触发器304的QB输出或反相输出返回到D型触发器302的D输入。D型触发器304的Q输出或非反相输出提供到D型触发器306的D输入。D型触发器306的非反相输出提供到D型触发器308的D输入。每个D型触发器302、304、306和308的非反相输出分别形成如图4所示的正交发生器202的正交时钟204的I输出、Q输出、IB输出和QB输出。所得正交计时信号具有I信号或第一计时信号以及其反相信号IB或第三计时信号和Q或第二计时信号以及其反相信号QB或第四计时信号。
D型触发器302和304形成2位约翰逊(Johnson)计数器。上电时，此2位计数器被重置为“00”。D型触发器306和308形成桶式移位器。图3的表中示出了D型触发器302、304、306和308的状态机转换。所有四个相位的时钟到Q延迟均对齐并且受到装置和寄生失配的限制，因此相位关系误差得以最小化并且可以轻松地校正。
所产生的正交时钟提供到全象限模拟内插器206。模拟内插器是将数字控制的延迟(以更精细的步长)从输入引入到输出的电路。图5和6中示出了全象限模拟内插器206的一个实例，其中图6是图5的左侧部分的放大版本。
差分输出OUT和OUTB分别从电容器502和504提供。电容器502、504中的每个电容器充当提供到由电流源506和电流源508形成的差分对的电流的积分器。在电容器502和504以及两个电流源组512和514——与时钟信号号I和IB相关的电流源组512和与时钟信号Q和QB相关的电流源组514——之间提供了一系列开关组510。
参考图6，变得明显的是，每个开关组510是四个并联开关，并且每个所展示电流源组512是四个并联均等加权的电流源。图5和6的实例是为了便于描述对应于三位β的两位实例，其中实际单位为例如8位、10位或12位，因而具有28、210或212个并联开关和电流源(具有对应的9位、11位或13位β值)。位的数量限定了全象限模拟内插器206的分辨率或步长数量。
对每个正交时钟信号提供四个开关，从而产生用于I正交时钟的ICLK开关516A、用于IB正交时钟的ICLKB开关516B、用于Q正交时钟的QCLK开关516C和用于QB正交时钟的QCLKB开关516D。ICLK开关516A和ICLKB开关516B连接到电流源组512，而QCLK开关516C和QCLKB开关516D连接到电流源组514。
选择(SEL)开关组连接在正交计时开关组与电容器502和504之间。SEL开关组与全象限模拟内插器206的各个象限相关。例如，SEL1开关组与象限一相关，SEL2开关组与象限二相关，SEL3开关组与象限三相关并且SEL4开关组与象限四相关。每个SEL值均展示为四位值。因此，SEL1[]意指SEL1位0-3，SEL2[]意指SEL2位0-3，SEL3[]意指SEL3位0-3并且SEL4[]意指SEL4位0-3。SEL12B[]意指SEL1[]和SEL2[]的与非(NAND)并且因此与不处于象限一或二中相关，并且SEL34B[]意指SEL3[]和SEL4[]的与非并且因此与不处于象限三或四中相关。
SEL1[]开关518A连接在ICLK开关516A与电容器504之间。SEL2[]开关518B连接在ICLK开关516A与电容器502之间。SEL12B[]开关518C连接在ICLK开关516A与虚拟节点之间。SEL12B[]开关518D连接在ICLKB开关516B与虚拟节点之间。SEL2[]开关518E连接在ICLKB开关516B与电容器504之间。SEL1[]开关518F连接在ICLKB开关516B与电容器502之间。SEL3[]开关518G连接在QCLK开关516C与电容器502之间。SEL4[]开关518H连接在QCLK开关516C与电容器504之间。SEL34B[]开关518I连接在QCLK开关516C与虚拟节点之间。SEL34B[]开关518J连接在QCLKB开关516D与虚拟节点之间。SEL3[]开关518K连接在QCLKB开关516D与电容器504之间。SEL4[]开关518L连接在QCLKB开关516D与电容器502之间。
电流源组512、514中的单独电流源的数量充当由积分电容器502、504形成的差分对中的时钟源的权重。随着时钟权重改变，基于SEL值，全象限模拟内插器206的输入-输出延迟也会改变。SEL值用于设置全象限模拟内插器206的相移，所述相移等同于输入-输出延迟。
表1提供了输入β值、相关相移值和所得SEL值。
表1
β SEL1(b) SEL2(b) SEL3(b) SEL4(b) 相位延迟(°)
000 1111 0000 0000 0000 0
001 0011 0000 0000 1100 45
010 0000 0000 0000 1111 90
011 0000 0011 0000 1100 135
100 0000 1111 0000 0000 180
101 0000 0011 1100 0000 225
110 0000 0000 1111 0000 270
111 0011 0000 1100 0000 315
000 1111 0000 0000 0000 360/0
全象限模拟内插器206的操作如下：
在实例中，每个电流源组512、514被分成四个均等加权的电流源。期望的输入-输出延迟或相位延迟为327.5°。此延迟等同于需要在ICLK与QLK之间用ICLK上0.25权重和QCLK的0.75权重进行插值。这种情况将变为：SEL1开关518A中的四分之一的开关将接通或闭合，以在ICLK上提供0.25权重。类似地，SEL1开关518F中的四分之一的开关将接通。连接到ICLK开关516A和ICLKB开关516B的所有SEL2开关518B和518E将断开。然后，SEL12B开关518C和518D中的四分之三的开关将接通，从而将3/4的电流分流到虚拟节点中。对于QCLK，SEL4开关518H和518L中的四分之三的开关将接通。所有SEL3开关518G和518K都将断开。SEL34B开关518I和518J中的四分之一的开关会将未使用电流分流到虚拟节点中。
在数学上，SEL1的值与电流源组512的电流源的值相乘，并与SEL4的值和电流源组514中的电流源的值的乘积求和。这被称为同-相位加法。可以通过选择SEL开关518的适当MUX对，对QCLK-IBCLK、IBCLK-QBCLK和QBCLK-ICLK对进行类似的操作。
在全象限模拟内插器206的所展示实例中，开关组——SEL开关组518和正交时钟开关组516两者——中的每个开关组的电流密度与SEL码是恒定的。因此，最小化或消除了由非线性电容器上电压摆动引起的非线性。由于全象限模拟内插器206的输出是完全差分的，因此也提供了良好的电源抑制比(PSRR)。
全象限模拟内插器206的完全差分输出需要转换为CMOS电平，以进行进一步处理。全象限模拟内插器206的输出的幅度随分数代码值而变化。比较器的延迟取决于输入超速驱动。如果比较器的延迟随代码而变化，那将引起另外的非线性。用于减轻这种非线性的最佳已知方法是增加比较器的增益带宽，但是这种方法存在巨大的功率代价。也可以使用校准技术从比较器抢占延迟，并使插值器的数字延迟控制预失真，但是这种方法具有其自身的缺点。比较器的延迟非线性(也被称为延迟分散)应以最低的功耗最小化。延迟分散的主要原因之一是具有非线性电容器的中间节点上的电压摆幅。在电容器的输出节点处积分的总电流将取决于非线性电容器摆动以及电压摆动有多快。通过控制非线性节点和高摆动节点上的摆动，减小或最小化了比较器的延迟分散。
图7中示出了一个示例比较器208架构。比较器208由高速比较器的多个级形成，例如输入级STG1 702、三个增益级STG2 704A、704B和704C以及电平移位706。为简单起见，图7中未示出输入级STG1 702的标准电流和电压偏置的生成。在一个实例中，来自全象限模拟内插器206的OUT和OUTB信号被AC耦接到输入级STG1 702。在一实例中，对于输入级STG1702，使用了AB偏置。使用NMOS和PMOS晶体管连同负载电阻器的比率计大小来限定通过输入级STG1 702的DC电流，所述DC电流与比较器208的输入级的偏置电流成比例。通过AC耦接，拒绝来自全象限模拟内插器206的低频噪声和DC共模。输入级STG1 702充当差分限幅器并且类似于跨导电容器(GM-C)比较器级。
图7A中提供了输入级STG1 702的实例的细节。此实例中的输入级STG1 702包含晶体管M1-M8、电阻器R1-R6和电容器C1-C4。晶体管M1、M2、M5和M6包括p型金属氧化物半导体场效应晶体管(PMOS)，而晶体管M3、M4、M7和M8包括n型金属氧化物半导体场效应晶体管(NMOS)。可以使用其它类型的晶体管来实施M1-M8中的每个，包含与所示的那些晶体管相对掺杂的晶体管以及双极结型晶体管。M1和M5的源极连接在一起并且连接到电阻器R1，所述电阻器进而连接到正电源电压节点(AVDD)。M1的漏极连接到M2的源极。M2的漏极连接到M3的漏极，并且M3的源极连接M4的漏极。类似地，M5的漏极连接到M6的源极，M6的漏极连接到M7的漏极，并且M7的源极连接M8的漏极。M4和M8的源极连接在一起并且连接到电阻器R2，所述电阻器进而连接到负电源电压节点(AVSS)。使M2和M3互连的节点表示输入级STG1 702的OUTN1输出，并且使M6和M7互连的节点表示下一级STG2的OUTP1输出。晶体管M1-M8以及电阻器R1和R2被配置为H桥接电路。当OUT为低(并且因此OUTB为高)时，M1和M8导通，并且因此OUTN1为高而OUTP1为低。相反，当OUT为高(并且因此OUTB为低)时，M5和M4导通，并且因此OUTN1为低而OUTP1高。
晶体管M2以共源共栅配置连接到M1。类似地，晶体管M6、M3和M7中的每个晶体管也以共源共栅配置连接到对应的晶体管M5、M4和M8。M2和M6的栅极通过如图7A所示的公共电压pcasc的方式偏置，并且M3和M7的栅极通过公共电压ncasc的方式偏置。
输入级STG1的OUT输入连接到电容器C1和C2两者。输入级STG1的OUTB输入连接到电容器C3和C4两者。M1的栅极电压是使C1和R3互连的节点上的电压。M4的栅极电压是使C2和R4互连的节点上的电压。M5的栅极电压是使C3和R5互连的节点上的电压，并且M8的栅极电压是使C4和R6互连的节点上的电压。电流源装置(未示出)将恒定电流注入到标记Isrc和Isink的节点，以设置DC电压。电容器C1、C2、C3和C4提供从全象限模拟内插器206到比较器208的AC耦接。用于高通滤波器的电容器C1、C2、C3和C4与电阻器R3、R4、R5和R6的组合改善了比较器208的电压余量。
图7B示出了可用于实施增益级STG2 704A、704B和704C中的任何增益级的电路的实例。标记CLK和CLKB的信号为输入。例如，对于增益级STG2，CLK和CLKB表示来自输入级STG1 702的OUTP1和OUTN1。图7B中的标记OUTP和OUTN的节点是所述级的输出(例如，增益级STG2的OUTP2和OUTN2)。晶体管M9-M12连同电阻器R7-R10一起被配置为H桥接电路，其中OUTP是使M11和M12的漏极互连的节点上的电压并且OUTN是使M9和M10的漏极互连的节点上的电压。在此实例中，晶体管M9和M11为PMOS装置并且晶体管M10和M12为NMOS装置。晶体管通过电压pdb偏置。当CLK为低(并且因此CLKB为高)时，M9和M12导通，并且因此OUTN为高而OUTP为低。相反，当CLK为高(并且因此CLKB为低)时，M10和M11导通，并且因此OUTN为低而OUTP为高。
电阻器R11、PMOS晶体管M13、NMOS晶体管M14和电阻器R12是电阻器R9、PMOS晶体管M11、NMOS晶体管M12和电阻器R10的副本，并且提供用于偏置先前增益级STG1 702或STG2704A或704B的输出的Vbias信号。所述Vbias信号提供到电阻器R13和R14，所述电阻器连接到来自先前增益级STG1 702或STG2 704A或704B的输出OUTP和OUTN。
为了限制输入级STG1 702的输出而不牺牲总体比较器增益，使用了三个增益级STG2 704A、704B、704C。增益级STG2 704A、704B、704C被DC耦接到前一级。使用三个增益级STG2允许减小每个级的增益，以限制每个级处的幅度摆动，从而减小延迟分散。在最终增益级STG2 704C的输出处，增益高到足以使得提供比较器208的输出的电平移位706为用于恢复CMOS电平的简单反相器增益级。在CMOS电平下，比较器208的输出可以仅提供到整数分频器210(如果需要的话)，并且如果整数分频器210的输出不由数字控制单元212使用，则可以将所述比较器的输出提供到数字控制单元212。
图7C示出了电平移位706的实例。说明性电平移位706包含晶体管M15-M22。晶体管M15和M16被连接以形成反相器，并且晶体管M17和M18形成另一个反相器。来自包括M15/M16的反相器的输出750表示包括M17/M18的下一个反相器的输入。因此，输出OUTP具有与输入OUTP4相同的逻辑状态(高或低)，但是其被电平移位成AVDD或AVSS(减去M17或M18的漏极-源极电压)。
类似地，晶体管M19和M20被连接以形成反相器，并且晶体管M21和M22形成另一个反相器。来自包括M21/M22的反相器的输出755表示包括M21/M22的下一个反相器的输入。因此，输出OUTN具有与输入OUTN4相同的逻辑状态(高或低)，但是其被电平移位成AVDD或AVSS(减去M21或M22的漏极-源极电压)。
电阻器R15和R16连接到AVSS，并且OUTP4或OUTN4信号作为出于偏置目的类似于电阻器R13和R14的增益级704C的输出提供。
期望的分数频分值表示为值N.α，其中N为数字分数分频值的整数部分并且α为数字分数分频值或残差分频值。例如，如果输入频率为1GHZ并且期望的输出频率为100.1MHz，则这表示9.999的频分。整数分频器210的值为10。因此，N.α为.999000999。将此值转换为25位二进制值得到0.1111 1111 1011 1110 1000 0111。如果在每个SEL开关组中使用了212个开关，则高13位为N值并且低12位形成α值。这得到十进制N.α值4091.907958984375。将α值或分数值提供给ΣΔ调制器214，所述ΣΔ调制器然后大约每十分之九个时钟周期提供1输出。将ΣΔ调制器214的此输出与所述实例中值为4091的N值求和，使得大约每十分之九个时钟中加法器216的输出为4092，其它时钟周期中输出为4091值。将加法器216的输出提供到累加器218，作为相位累加器218的增量或跳跃大小。相位累加器218的输出是β值，所述β值用于产生要由全象限模拟内插器206使用的下一个SEL1[]、SEL2[]、SEL3[]和SEL4[]值。如上所述，所述值由于时钟域问题而通过重定时器220从相位累加器218提供到全象限模拟内插器206。
使用全象限模拟内插器允许产生分数时钟而不需要多个PLL(初级或次级)，从而降低功耗和通道串扰。具有最小抖动的正交时钟信号提供到所述全象限模拟内插器。所述全象限模拟内插器基于数字输入值使用一系列开关和电流源来产生差分输出信号，以允许对所述全象限模拟内插器产生的所述延迟进行数字控制。所述全象限模拟内插器的差分输出提供到多级比较器。利用多级比较器允许将每个级的增益设置成处于最小化由于电容性非线性而引起的延迟分散并且与等效增益带宽的单级比较器相比最小化所使用的功率的电平。所述多级比较器的所述输出提供到整数分频器，以提供最终的输出时钟。数字控制部分利用ΣΔ调制器和求和器来利用输入N.α控制输入，所述N.α控制输入提供期望的分数分频量，以向相位累加器提供信号。所述相位累加器的所述输出是所述全象限模拟内插器的数字控制值或β值。
在权利要求的范围内，可以对所描述的实施例进行修改，并且其它实施例是可能的。

Claims (20)

1.一种分数时钟分频器，其包括：
全象限模拟内插器，所述全象限模拟内插器具有用于接收时钟信号和数字控制值的输入并且具有输出；
比较器，所述比较器具有连接到所述全象限模拟内插器输出的输入并且具有输出；
整数分频器，所述整数分频器具有连接到所述比较器输出的输入和提供经过分频的时钟信号的输出；以及
数字控制单元，所述数字控制单元具有接收计时信号的输入和接收数字分数分频值的输入，并且具有连接到所述全象限模拟内插器数字控制值输入的输出。
2.根据权利要求1所述的分数时钟分频器，其进一步包括：
正交发生器，所述正交发生器具有用于接收时钟信号并且提供四个正交计时信号作为输出的输入，第一正交计时信号和第三正交计时信号为反相信号，并且第二正交计时信号和第四正交计时信号为反相信号，所述四个正交计时信号连接到所述全象限模拟内插器的所述时钟信号输入。
3.根据权利要求2所述的分数时钟分频器，其中所述全象限模拟内插器包含：
第一电容器，所述第一电容器提供非反相输出；
第二电容器，所述第二电容器提供反相输出；
连接到所述第一电容器和所述第二电容器中的每个电容器的一系列开关组，所述系列包括用于四个象限中的每个象限的两个开关组，一组连接到所述第一电容器并且一组连接到所述第二电容器；
连接到虚拟节点的一系列开关组，所述系列包括不用于第一象限和第二象限的两个开关组和不用于第三象限和第四象限的两个开关组；
一系列开关组，所述系列包括用于每个正交计时信号的一个开关组，其中
第一正交计时信号开关组连接到与所述第二电容器连接的用于所述第一象限的所述开关组、与所述第一电容器连接的用于所述第二象限的所述开关组和不用于所述第一象限和所述第二象限的开关组，
第三正交计时信号开关组连接到与所述第一电容器连接的用于所述第一象限的所述开关组、与所述第二电容器连接的用于所述第二象限的所述开关组和不用于所述第一象限和所述第二象限的开关组，
第二正交计时信号开关组连接到与所述第一电容器连接的用于所述第三象限的所述开关组、与所述第二电容器连接的用于所述第四象限的所述开关组和不用于所述第三象限和所述第四象限的开关组，并且
第四正交计时信号开关组连接到与所述第二电容器连接的用于所述第三象限的所述开关组、与所述第一电容器连接的用于所述第四象限的所述开关组和不用于所述第三象限和所述第四象限的开关组；以及
一系列电流源组，所述一系列电流源组包括用于第一正交时钟信号和第三正交时钟信号的电流源组和用于第二正交时钟信号和第四正交时钟信号的电流源组，其中
用于所述第一正交时钟信号和所述第三正交时钟信号的所述电流源组连接到所述第一正交计时信号开关组和所述第三正交计时信号开关组，并且
用于所述第二正交时钟信号和所述第四正交时钟信号的所述电流源组连接到所述第二正交计时信号开关组和所述第四正交计时信号开关组。
4.根据权利要求1所述的分数时钟分频器，其中所述比较器是多级比较器。
5.根据权利要求1所述的分数时钟分频器，其中所述数字控制单元包含：
Σ-Δ调制器，所述Σ-Δ调制器具有接收所述数字分数分频值的分数部分的输入并且具有输出；
加法器，所述加法器具有用于接收所述Σ-Δ调制器的所述输出和所述数字分数分频值的整数部分的输入并且具有输出；以及
相位累加器，所述相位累加器具有接收所述加法器输出的输入，并且具有提供所述全象限模拟内插器数字控制值的输出。
6.根据权利要求5所述的分数时钟分频器，其中所述数字控制单元通过所述比较器输出和所述整数分频器输出之一计时。
7.根据权利要求5所述的分数时钟分频器，其中所述数字控制单元进一步包含重定时器，所述重定时器具有连接到所述相位累加器的所述输出的输入和连接到所述全象限模拟内插器数字控制值输入的输出。
8.一种时钟发生器，其包括：
锁相环，所述锁相环具有用于接收输入时钟信号的输入和提供输出时钟信号的输出；以及
至少一个分数时钟分频器，每个分数时钟分频器包含：
全象限模拟内插器，所述全象限模拟内插器具有用于接收基于所述锁相环的所述输出时钟信号的时钟信号和数字控制值的输入并且具有输出；
比较器，所述比较器具有连接到所述全象限模拟内插器输出的输入并且具有输出；
整数分频器，所述整数分频器具有连接到所述比较器输出的输入和提供经过分频的时钟信号的输出；以及
数字控制单元，所述数字控制单元具有接收计时信号的输入和接收数字分数分频值的输入，并且具有连接到所述全象限模拟内插器数字控制值输入的输出。
9.根据权利要求8所述的时钟发生器，每个分数时钟分频器进一步包含：
正交发生器，所述正交发生器具有用于接收所述锁相环输出时钟信号并且提供四个正交计时信号作为输出的输入，第一正交计时信号和第三正交计时信号为反相信号，并且第二正交计时信号和第四正交计时信号为反相信号，所述四个正交计时信号连接到所述全象限模拟内插器的所述时钟信号输入。
10.根据权利要求9所述的时钟发生器，其中每个全象限模拟内插器包含：
第一电容器，所述第一电容器提供非反相输出；
第二电容器，所述第二电容器提供反相输出；
连接到所述第一电容器和所述第二电容器中的每个电容器的一系列开关组，所述系列包括用于四个象限中的每个象限的两个开关组，一组连接到所述第一电容器并且一组连接到所述第二电容器；
连接到虚拟节点的一系列开关组，所述系列包括不用于第一象限和第二象限的两个开关组和不用于第三象限和第四象限的两个开关组；
一系列开关组，所述系列包括用于每个正交计时信号的一个开关组，其中
第一正交计时信号开关组连接到与所述第二电容器连接的用于所述第一象限的所述开关组、与所述第一电容器连接的用于所述第二象限的所述开关组和不用于所述第一象限和所述第二象限的开关组，
第三正交计时信号开关组连接到与所述第一电容器连接的用于所述第一象限的所述开关组、与所述第二电容器连接的用于所述第二象限的所述开关组和不用于所述第一象限和所述第二象限的开关组，
第二正交计时信号开关组连接到与所述第一电容器连接的用于所述第三象限的所述开关组、与所述第二电容器连接的用于所述第四象限的所述开关组和不用于所述第三象限和所述第四象限的开关组，并且
第四正交计时信号开关组连接到与所述第二电容器连接的用于所述第三象限的所述开关组、与所述第一电容器连接的用于所述第四象限的所述开关组和不用于所述第三象限和所述第四象限的开关组；以及
一系列电流源组，所述一系列电流源组包括用于第一正交时钟信号和第三正交时钟信号的电流源组和用于第二正交时钟信号和第四正交时钟信号的电流源组，其中
用于所述第一正交时钟信号和所述第三正交时钟信号的所述电流源组连接到所述第一正交计时信号开关组和所述第三正交计时信号开关组，并且
用于所述第二正交时钟信号和所述第四正交时钟信号的所述电流源组连接到所述第二正交计时信号开关组和所述第四正交计时信号开关组。
11.根据权利要求8所述的时钟发生器，其中所述比较器是多级比较器。
12.根据权利要求8所述的时钟发生器，其中所述数字控制单元包含：
Σ-Δ调制器，所述Σ-Δ调制器具有接收所述数字分数分频值的分数部分的输入并且具有输出；
加法器，所述加法器具有用于接收所述Σ-Δ调制器的所述输出和所述数字分数分频值的整数部分的输入并且具有输出；以及
相位累加器，所述相位累加器具有接收所述加法器输出的输入，并且具有提供所述全象限模拟内插器数字控制值的输出。
13.根据权利要求12所述的时钟发生器，其中所述数字控制单元通过所述比较器输出和所述整数分频器输出之一计时。
14.根据权利要求12所述的时钟发生器，其中所述数字控制单元进一步包含重定时器，所述重定时器具有连接到所述相位累加器的所述输出的输入和连接到所述全象限模拟内插器数字控制值输入的输出。
15.一种对时钟进行分数分频的方法，所述方法包括以下步骤：
向全象限模拟内插器提供时钟信号，所述全象限模拟内插器具有用于接收时钟信号和数字控制值的输入并且具有输出；
用比较器数字化所述全象限模拟内插器的所述输出，所述比较器具有连接到所述全象限模拟内插器输出的输入并且具有输出；
用整数分频器对所述比较器的所述输出进行分频，所述整数分频器具有连接到所述比较器输出的输入和提供经过分频的时钟信号的输出；以及
用数字控制单元控制所述全象限模拟内插器，所述数字控制单元具有接收计时信号的输入和接收数字分数分频值的输入，并且具有连接到所述全象限模拟内插器数字控制值输入的输出。
16.根据权利要求15所述的方法，其进一步包括以下步骤：
产生四个正交计时信号，第一正交计时信号和第三正交计时信号为反相信号，并且第二正交计时信号和第四正交计时信号为反相信号，所述四个正交计时信号连接到所述全象限模拟内插器的所述时钟信号输入。
17.根据权利要求16所述的方法，其中所述全象限模拟内插器包含：
第一电容器，所述第一电容器提供非反相输出；
第二电容器，所述第二电容器提供反相输出；
连接到所述第一电容器和所述第二电容器中的每个电容器的一系列开关组，所述系列包括用于四个象限中的每个象限的两个开关组，一组连接到所述第一电容器并且一组连接到所述第二电容器；
连接到虚拟节点的一系列开关组，所述系列包括不用于第一象限和第二象限的两个开关组和不用于第三象限和第四象限的两个开关组；
一系列开关组，所述系列包括用于每个正交计时信号的一个开关组，其中
第一正交计时信号开关组连接到与所述第二电容器连接的用于所述第一象限的所述开关组、与所述第一电容器连接的用于所述第二象限的所述开关组和不用于所述第一象限和所述第二象限的开关组，
第三正交计时信号开关组连接到与所述第一电容器连接的用于所述第一象限的所述开关组、与所述第二电容器连接的用于所述第二象限的所述开关组和不用于所述第一象限和所述第二象限的开关组，
第二正交计时信号开关组连接到与所述第一电容器连接的用于所述第三象限的所述开关组、与所述第二电容器连接的用于所述第四象限的所述开关组和不用于所述第三象限和所述第四象限的开关组，并且
第四正交计时信号开关组连接到与所述第二电容器连接的用于所述第三象限的所述开关组、与所述第一电容器连接的用于所述第四象限的所述开关组和不用于所述第三象限和所述第四象限的开关组；以及
一系列电流源组，所述一系列电流源组包括用于第一正交时钟信号和第三正交时钟信号的电流源组和用于第二正交时钟信号和第四正交时钟信号的电流源组，其中
用于所述第一正交时钟信号和所述第三正交时钟信号的所述电流源组连接到所述第一正交计时信号开关组和所述第三正交计时信号开关组，并且
用于所述第二正交时钟信号和所述第四正交时钟信号的所述电流源组连接到所述第二正交计时信号开关组和所述第四正交计时信号开关组，并且
其中所述数字控制单元通过提供用于控制连接到所述第一电容器和所述第二电容器中的每个电容器的所述一系列开关组和连接到虚拟节点的所述一系列开关组来控制所述全象限模拟内插器。
18.根据权利要求15所述的方法，其中所述比较器是多级比较器。
19.根据权利要求15所述的方法，其中所述数字控制单元包含：
Σ-Δ调制器，所述Σ-Δ调制器具有接收所述数字分数分频值的分数部分的输入并且具有输出；
加法器，所述加法器具有用于接收所述Σ-Δ调制器的所述输出和所述数字分数分频值的整数部分的输入并且具有输出；以及
相位累加器，所述相位累加器具有接收所述加法器输出的输入，并且具有提供所述全象限模拟内插器数字控制值的输出。
20.根据权利要求19所述的方法，其中所述数字控制单元进一步包含重定时器，所述重定时器具有连接到所述相位累加器的所述输出的输入和连接到所述全象限模拟内插器数字控制值输入的输出。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10425091B2 (en) * 2017-10-31 2019-09-24 Texas Instruments Incorporated Fractional clock generator
US10707879B2 (en) * 2018-04-13 2020-07-07 KaiKuTek Inc. Frequency-modulated continuous-wave radar system and frequency tracking method for calibrating frequency gains of a radio frequency signal to approach wideband flatness frequency responses
US11368143B1 (en) 2021-02-17 2022-06-21 International Business Machines Corporation Multiphase signal generator
US11784651B2 (en) * 2021-10-27 2023-10-10 Nxp B.V. Circuitry and methods for fractional division of high-frequency clock signals

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1338823A (zh) * 2000-08-10 2002-03-06 日本电气株式会社 锁相环电路
CN101536314A (zh) * 2006-09-28 2009-09-16 硅谷实验室公司 直接数字插值合成
US7899422B1 (en) * 2003-05-15 2011-03-01 Marvell International Ltd. Sigma delta modulated phase lock loop with phase interpolation

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5191295A (en) * 1992-03-11 1993-03-02 Ltx Corporation Phase shift vernier for automatic test systems
JP3754070B2 (ja) * 1994-02-15 2006-03-08 ラムバス・インコーポレーテッド 遅延ロック・ループ
JP4587620B2 (ja) * 2001-09-10 2010-11-24 ルネサスエレクトロニクス株式会社 クロック制御方法と分周回路及びｐｌｌ回路
US7295077B2 (en) * 2003-05-02 2007-11-13 Silicon Laboratories Inc. Multi-frequency clock synthesizer
US7436227B2 (en) * 2003-05-02 2008-10-14 Silicon Laboratories Inc. Dual loop architecture useful for a programmable clock source and clock multiplier applications
US7064617B2 (en) * 2003-05-02 2006-06-20 Silicon Laboratories Inc. Method and apparatus for temperature compensation
US6794913B1 (en) * 2003-05-29 2004-09-21 Motorola, Inc. Delay locked loop with digital to phase converter compensation
US7365580B2 (en) 2005-01-21 2008-04-29 Snowbush Inc. System and method for jitter control
US7602254B2 (en) * 2007-05-25 2009-10-13 Infineon Technologies Ag System and method for generating signals with a preselected frequency relationship in two steps
US7724097B2 (en) * 2008-08-28 2010-05-25 Resonance Semiconductor Corporation Direct digital synthesizer for reference frequency generation
JP2010056978A (ja) * 2008-08-29 2010-03-11 Renesas Technology Corp 半導体集積回路およびその動作方法
DE102008061731A1 (de) 2008-12-12 2010-06-17 Dorma Gmbh + Co. Kg Schiebetür
KR101729136B1 (ko) * 2010-08-19 2017-04-24 삼성전자주식회사 무선통신 시스템에서 디지털 위상 동기 루프 장치 및 방법
JP5672092B2 (ja) * 2011-03-17 2015-02-18 株式会社リコー スペクトラム拡散クロック発生回路
US8373472B2 (en) * 2011-06-20 2013-02-12 Intel Mobile Communications GmbH Digital PLL with automatic clock alignment
US9054905B2 (en) * 2013-01-15 2015-06-09 Samsung Electronics Co., Ltd. Method and apparatus for timing synchronization at sub-sampled rate for sub-sampled wideband systems
TWI630798B (zh) * 2014-02-07 2018-07-21 美商線性科技股份有限公司 任意相位軌道的頻率合成器
US10008981B2 (en) * 2014-07-23 2018-06-26 Silicon Laboratories Inc. Integrated clock generator and method therefor
EP2990832A1 (en) * 2014-08-29 2016-03-02 Sercel Data acquisition apparatus using one single local clock
JP2016127310A (ja) * 2014-12-26 2016-07-11 株式会社リコー クロック信号生成装置、クロック信号の生成方法およびプログラム
US9520889B2 (en) * 2015-01-20 2016-12-13 Broadcom Corporation Apparatus and method for combining multiple charge pumps in phase locked loops
US9667236B1 (en) 2016-01-29 2017-05-30 Xilinx, Inc. Phase interpolator with improved linearity at quadrant boundaries
US10050634B1 (en) * 2017-02-10 2018-08-14 Apple Inc. Quantization noise cancellation for fractional-N phased-locked loop
JP2018163037A (ja) * 2017-03-27 2018-10-18 セイコーエプソン株式会社 回路装置、物理量検出装置、電子機器及び移動体
US10425091B2 (en) * 2017-10-31 2019-09-24 Texas Instruments Incorporated Fractional clock generator

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1338823A (zh) * 2000-08-10 2002-03-06 日本电气株式会社 锁相环电路
US7899422B1 (en) * 2003-05-15 2011-03-01 Marvell International Ltd. Sigma delta modulated phase lock loop with phase interpolation
CN101536314A (zh) * 2006-09-28 2009-09-16 硅谷实验室公司 直接数字插值合成

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Cho et al. A 2.5–5.6 GHz subharmonically injection-locked all-digital PLL with dual-edge complementary switched injection
Chuang et al. A 0.5–5-GHz wide-range multiphase DLL with a calibrated charge pump
Yang et al. A $\Delta {-}\Sigma $ PLL-Based Spread-Spectrum Clock Generator With a Ditherless Fractional Topology
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Mishra et al. Improving Linearity in CMOS Phase Interpolators
Klumperink et al. Jitter-Power minimization of digital frequency synthesis architectures
Karutharaja et al. Synchronization of on-chip serial interconnect transceivers using delay locked loop (DLL)
Kalcher et al. Self-aligned open-loop multiphase generator
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