TWI226151B - PLL circuit - Google Patents

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TWI226151B
TWI226151B TW090116841A TW90116841A TWI226151B TW I226151 B TWI226151 B TW I226151B TW 090116841 A TW090116841 A TW 090116841A TW 90116841 A TW90116841 A TW 90116841A TW I226151 B TWI226151 B TW I226151B
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frequency
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TW090116841A
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Takanori Saeki
Toshiyuki Tanaka
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Nec Electronics Corp
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Description

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發明所屬技術領域 尤其係有關於分數 本毛明係有關於相位同步環電路 分頻型之相位同步環電路。 習知技術 屮作:U 了以比基準信號之頻率小之頻率間隔控制輸 ° \ 使用在時間上令一般之相位同步環（PLL) 電路之可變分帛電路之分頻比平均而實現在平均值上小數 點以下之精度之分頻比之構造’ #著在時間上改變分頻電
路之分頻比而平均4匕’實現等價上分數之分頻比之構造也 稱為分數分頻方式。 若設基準信號fr之一個週期1/fr為二個時計，在[個 時計（期間T)之間只令分頻比自M變化至M+ i 一次， 之分頻比之平均值為M + 1/L。 該分數部分之項1/L擴張至k/L，藉著設k = 〇、1、2、 …，能以1 / L刻度設定分頻比。分頻比變成Mave= m+匕/ L(0 ，k 為整數）。 圖15係表示這種分數分頻方式之pll電路之構成原理 之圖。在圖1 5，省略PLL電路之相位比較電路、充電系、
環濾波器以及電壓控制振盪器，只表示分頻電路和其控制 電路。如圖15所示，在構造上包括由加法器6〇2和暫存器 603構成之累加器600及以分頻比Μ或M+1分頻之可變分頻電 路601，加法器溢值時分頻器之分頻比變成Μ+1，而未發生 溢值時分頻比設為Μ。 可是，如圖1 5所示構造之分數分頻方式所示，週期性
2083-4200-PF ； ahddub.ptd 1226151 五、發明說明（2) 改變分頻比時，發生以該變化為週期之頻率成分之混附 (spurious)。即，若設分頻電路60 !之分頻比之變化%週罗 為T，在PLL電路之（電壓控制振盪器之）輪出發生自其中θ ' 頻率每隔頻率1/T之混附（spurious)成分。 心 為了減少該混附（spurious)成分，例如在在特開平 8-8741號公報公開圖16所示之構造，在以比基準信號頻 小之頻率間隔控制輸出信號頻率之頻率合成器（PLL電路） ，作為在減少輸出信號之中心頻率附近之混附（spuri〇 之頻率合成器。在圖16，701係相位比較器，7〇2係低 波器’703係電壓控制振盡器，7〇4係可變分頻器，7ιι係慮 分頻比加法器，706~7〇9係累加器，7〇5係分頻比控制電“ :二：變分頻器7〇4按照自分頻比控制電路7〇5設定之值， 將電壓控制振盪器（VC〇)7〇3之輪屮 相位比較器701比較可變分頻器7〇 :二山〜刀’員後輸出。 後，輸入電壓控帝】_70 出過低通滤波器702 之輸出信號分頻/之1^3之f制成將電壓控制振盈器 壓控制振盈器703之輸出；和基準信號同步。電 器7〇4。 Ο外4輸出，而且輸入可變分頻 分頻比控制電路7〇5由g a w。 少數部計算電路710以及='7〇V7。7、7〇8、7。9、 可變分頻器704之輸出作為拄加法益711構成，各電路將 和暫存器構成’和時計同牛動作。累加器706由加法器 和暫存器之值相加後，更二把將自外部設定之小數部資料 所暫存器之值，累加器707由加
1226151 五、發明說明（3) 法器和暫存器構成，和時計同步的將累加器70 6之輪出值 和暫存器之值相加後，對最下階位元加1後，更新暫存器 =值，累加器70 7、708之構造也一樣，各累加器之加^器 自將最上階位元之進位信號作為進位信號，進^ 入少數部計算電路710。 ^虎輸 少數部計算電路710和時計同步的動作，自累加器7〇6 二^進位信號時，在3個時計後，產生+ 1 ;自累加器70 7輸 $位信號時，在2個時計後，產生+ 1，在3個時計後，產 ，自累加器7 0 8輸入進位信號時，依次在i個時計後， • f + Ι，在2個時計後，產生^，在3個時計後，產生+ ι ，自累加器709輸入進位信號時，依次在 發生;在各累加器 ^ # ^71 〇 ^ ^ ^ /Λ Λ / 711 ； ^ 變成分頻比控制電路705 :=相加’其結果 變化提m:f生分頻比之變化，和分頻比之 之進位信號ί;:之成分。因累加器7。7, 0，不影響平均之分頻比，I化^，因各自平均時間變成 平均分頻比。 ， 累加器7 0 6發生之進位有助於 元數Ϊ:?元數，資累料=^^^ 累加15 706在2n個時計之間產生進位κ次，
1226151 發明說明 1將K次分頻比設為（M+1)，平均之分頻比變成（M + K/2n)， 若δ又基準信號頻率為fr，則輸出頻率變成丨Γ · (jf + K/2n)。 刀頻比變化之頻率成分以V C 0之輸出之混附（s p u r丨〇 u s )出現’但疋連接4段累加器，分頻比變化之頻率變高，低 頻率成分變小。因在累加器7 〇 7之最下階位元總是加1，擾 亂週期性變化，在距離輸出信號之中心頻率（（r · κ / 2 n / 4 ) 之頻率未發生混附（spurious)，不會損害低低頻率成分之 降低效果。 又’在分數分頻方式之PLL電路上也已知圖17所示之 構造（也稱為「△ Σ方式」）。控制分頻電路9 〇 7之分頻比 之分，比控制電路908依照在按照分頻時計動作之累加器 之運算結果可變的控制分頻比之變化△ N。其變化之週期 按照既定之餘數計算進行。 此外’也已知包括補償週期性改變分頻比所引起之混 附（spurious)之發生所引起之充電泵之充電、放電電流之 裝置之PLL電路。例如，如圖18、19所示，在構造上依據 自相位比較器803輸出之UP、DOWN信號將電容器充電、放 電之充電泵831、832各自包括補償充電泵，各充電泵成陣 列狀的包括由因UP信號而變成導通之p通道M〇s電晶體和因 DOWN信號變成導通之N通道M0S電晶體構成之單位充電泵 CP，取出複數個CP之電流輸出之和。補償充電泵電路用數 位類比轉換器836改變基準電流，而且依據解碼器834之輸 出控制充電泵之補償電流輸出之〇N · 〇FF，令電流可變。 發明要解決之課題
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五、發明說明（5) 可是，上述之構造都是藉著改變可變分頻器之分 而平均化，實現分數分頻的，在電壓控制振盪器之輪j 生混附（spurious)，用以進行該混附（spuri〇us)之^ 7 補傷的。即’都不是無混附（S P u r i 〇 u s )之構造。 因而，具有用以降低混附（S P u r i 〇 u s )之電 之問題點。例如，如藉著補償充電泵之電流抑增大 (spunous)之構造（圖18、圖19)般，電路規模大。 因此，本發明鑑於上述之問題點，其目的 ”PLL電路，在構造原理上在電壓 上供- 出不會發生混附（spurious),可分數分頻。 益之輸 解決課題之方式 幹入= 之本發明’包括相位比較電路，在-個 滑化；電壓控制：L Π:;:差…平 制電壓輸入後，輸出該控制電電壓作為控 ;分頻電路，將該電壓控制振 之振盪頻率之時計 相位調整電路，輪入，兮 ^ 輸出時計整數分頻； # 兩種分頻時計後，•出由以既定之内相位相異之 計之時間差之_規定之延遲 了該兩種時 並r分割在該相位調整電路之該；;間改變 之另-輸入端•’比較和該基準時計相位比較電路 in 2083-4200-PF i ahddub.ptd
第9頁 1226151
在本發明，將該電壓控制振盪器之輸出時計分 ，設為由整數分頻比N和分數分頻比mf/md之和規 MF·;該分頻電路之整數分頻比設別和叫之 之^
」该控制裝置包括加法電路，依照該整數分頻後之八 =按照單位累加；在該加法電路之累加結果超過 ，況，把該累加結果除以該MD之餘數設為新的累加、纟2 $包括控制裝置，在現在之累加結果和該MF相加之值變成 MD以上之情況，將規定下一整數分頻期間之該分頻電路之 分頻比設為N+1 ;及解碼電路，依照該累加結果，向該相 位調整電路輸出決定在該相位調整電路之時間差之分割之 内分比之加權信號；自該相位調整電路輸出總是以分^比 N+ MF/MD將該電壓控制振盪器之輸出頻率fvc〇分頻之頻率 fvco/(N+ MF/MD)之時計後，輸入該相位比較電路。此外 ，由以下之說明也得知依據本專利說明書之如申請專利範 圍各申請項也一樣的達成本發明之上述目的。 發明之實施例
為了詳細說明上述之本發明之實施形態，參照圖面說 明本發明之實施例。圖1以方塊圖表示本發明之一實施例 之構造。參照圖1，包括相位比較電路丨丨，在第一輸入端 輸入輸入時計（基準時計）；充電泵1 2，按照自相位比較電 路11輸出之相差（UP/DOWN信號）將容量充電或放電，產生 按照相差之電壓；環渡波器1 3，由將按照該相差之電壓平 滑化之低通濾波器（LPF)構成；電壓控制振盪器（VC0)14， 輸入環濾波器1 3之輸出電壓，作為控制電壓，輸出該控制
2083-4200-PF : ahddub.ptd 第10頁 1226151 五、發明說明（7) m 振盪頻率之時計輸出電·；分頻電路15，以 1 ,§ Bi ’輸入在分頻電路1 5所分頻之兩種相位不同 斗二七下^，輸出用以既定之内分比分割該兩種時計之上 2 = 緣之時間差之時間規定延遲時間之輸出信號。 士 ” “路16依照加權控制信號可變的設定兩種時計之 %間差之内分比（分割值）。 相位調整電路16之輪出時計輸入相位比較電路11之第 二輸入端，在相位調整電路16檢測和輸入時計之相差。 電路17利用由自起始狀態（例如Q)依照整數分頻 之为頻時计增加決定分數分頻比MF/MD之分子之碼 i二％器=暫存器構成之累加器構成，累加結果依次增加 為MF 、 2 MF 、 3 MF 、…。 MD之^ 路17之累加結果等於或超過分數分頻比MF/ =?更 調整電路16之時間差之分割刻度對應) 6 /日Ir Μ】累加結果除以MD之餘數設為新的加法結果後， 向相位調整電路16輸出。 算；^ ^法電路1 7在現在之累加結果和MF相加之結果 況’加法電路17利用進位信號等通知控 整數八萌细Ϊ X _ 1㈣將分頻電路15在下一 整數刀頻期間之整數分頻比自Ν變更為Ν+ι。 器14 下：整數分頻期間將來自電壓控制振盪 窃14之輸出時计N+1分頻，在相位調整電路16 結果除以MD之餘數）/md之分割值八_ τ w ’ 、口 值刀割了N+1分頻期間剛完 $ 11頁 2083-4200·PF ; ahddub.ptd 1226151 ------ 五、發明說明（8) 了後之N分頻期間開始時刻之時 間差之時序信號。此外，加法電路緣或下降緣之時 示）’將加法結果解碼後供應相位調整匕電括二碼器(圖上未 又，控制電路1 8也進行令傳 6。 往相位調整電路16之分頻時計之控^。專送自分頻電路15 括計數器’計數在前置頻率倍減器等Ρ :控::電路Η包 將電遂控制振i器之輸出信號分頻 J之=分頻比 制成在自計數值經過了整數分 $唬，在構造上控 1 5輸出之兩種相位不同之之：：2刻將自分頻電路 1 6也可。 σ之轉移緣輸入相位調整電路 位不tί電路1 6在構造上將自分頻電路輸出之兩種相 位不同之信號之分頻時訃眭 ^ ^ 析度設為MD刻度，H自加法^之/刀割值（内分比）之解 = : = ?内分比。此外面將詳細說明相位調整 以:，對於相位調整電路丨6之時間差之解析度為丨6刻 ^、碼彳s號19為「5」、分頻電路丨5之整數分頻比為 1 800」之情況，說明圖i所示本發明之一實施例之pLL電 路之動作例。 相位調整電路16之時間差之分割值在分頻電路15所分 頻之整數分頻之各時計依次變為 5/16(整數分頻比18〇〇) 10/16 15/16 第12頁 2083-4200-H7 ； ahddub.ptd 1226151
20/16 = 4/16(整數分頻比 1801) 9/16(整數分頻比1 800 ) 14/16 19/16 = 3/16(整數分頻比 1801) 8/16 13/16 18/16 = 2/16(整數分頻比1801) 7/16 12/16
17/16 = 1/16(整數分頻比1801) 6/16 11/16 16/16 = 0/16(整數分頻比1801) 5/16 ’在各分頻時計（ 1 80 0或1801分頻週期）令其時間差之分割 值可變下去。那時，分子之值相加。即，在加 法結果超過了 1 6之情況，將1 6之餘數設為新的分子。 例如，現在之值為15/16時，加上5/16後，變成15/ 16 + 5/16 = 20/16，變成 4/16(整數分頻比 1801)。 在此情況，控制電路1 8將在分頻電路1 5之整數分頻比 # 自1801設為1801，在輸入了將電壓控制振盪器14之輸出時 计（週期t C K )剛1 8 0 1分頻後之分頻時計之相位調整電路1 6 ’輸出輸入時計之時間差Tck之4 / 1 6之時間之輸出信號。 在分頻電路1 5及相位調整電路1 6分頻後輸入相位比較
_ 2083·4200-PF : ahddub.ptd 隹 百 1226151 五、發明說明（10) 電路11之分頻時計之週期在任何週期（分頻週期）都總是為 1800+5/16 。 在本發明，將電壓控制振盪器14之輸出分頻後輸入相 位比較電路11之時計（週期tCK)之週期變成（1 80 0 + 5/ 1 6 )tCK。即，在本發明，迴路内之分頻週期不變。因而，在 因分頻電路之分頻比之切換而發生之電壓控制振蘯器丨4之 輸出不會發生混附（s p u r i 〇 u s )。 圖2係用以說明本發明之一實施例之動作原理之圖。 參照圖2，在模式上表示相位調整電路丨6之時間差之分割 之解析度為7刻度、整數分頻比為r 3」、分數分頻比為° 3/7之情況之動作原理。碼19設為係分數分頻比為3/7^ 子之3。 相位調整電路1 6如下依次變更時間差之分到 3/7(分頻數3) ° 3/7 + 3/ 7 = 6/ 7(分頻數3) 3/7 + 3/7 + 3/7 = 9/7 = 2/7(分頻數3 + 1，自4分頻時計之上 升緣開始以2/7分割了時間差（時計週期tCK)之時間 2/7 + 3/ 7 = 5/ 7(分頻數3)
5/7 + 3/7 = 8/7=1/7(分頻數3 + 1 )(分頻數3 + 1，自4分頻 =計之上升緣開始以1/7分割了時間差（時計週期似）之時 1/7 + 3/7 = 4/7(分頻數3) 4/7 + 3/7 = 7/7 = 0/7(分頻數3 + 1) 於是，在24個時計週期，得到7週期，即3 + 3/7之分頻
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比0 如圖2所示，相位調整電路1 6自第3個時計 照時計週期tCK之3/7之時間輸出信號，自第γ之轉移緣按 移緣按照時計週期tCK之6/7之時間輸出信號，自、第|之轉 計之轉移緣按照時計週㈣κ之2/7之時間輸出信@=
13個時計之轉移緣按照時計週期tCK之5/7之時^出J 在圖2，主分頻計數器（位於圖1之控制電路丨8之一 =頻3,Γ、1器)進行將分頻電㈣ " 、 、·“之控制。即，控制電路1 8之主分頻钟 數器在加法電路1 7對現在保持之加法結果加上3之結果變 成7以上之情況，將下一週期（整數分頻期 15之整數分頻比增加1。 刀领1：路 圖3係表示本發明之一實施例之pLL電路例之詳細 圖。參照圖3 ’本發明之一實施例之pu電路包括放大器 ιοί，將外加之水晶振盪器（TCX0)之輸出（14·4ΜΗζ)放^ ; 參考分頻電路102，將放大器1〇1之輸出分頻；相位比較器 103，比較參考分頻電路1〇2所分頻之參考信號（頻率 400KHz)和分頻時計（頻率f〜4〇〇KHz)之相差；充電泵1〇4 ，當相位比較器1 0 3之相位比較結果輸出up信號時將電容 器充電，而輸出DOWN信號時將電容器（圖上未示）所儲存之 電荷放電；低通渡波器（環濾波器）lpf1〇5，將充電泵1〇4 充放電之電容器之端子電壓平滑化；電壓控制振盪器（vc〇 )106，輸入LPF105之輸出電壓，作為控制電壓，以按照該
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控，電壓之頻率振i，輸出該頻率之信號（8〇随z頻帶或 'Hz頻帶）；32/33前置頻率倍減器107，由以32或33之 :=比將電壓控制振盪器1〇6之輸出分頻之ecl(射極耦合 璉即電路構成；以及插值器1 〇〇，輸入32/33前置頻率倍 減器107所分頻之兩種信號後，輸出依照自解碼器114輸\ 之控制信號分割了其時間差之延遲時間之信號，在功能上 作為本發明之相位調整電路。 32/33前置頻率倍減器107之1/8分頻輸出（第2、3段之 D型正反器）經由eCL/cm〇s轉換器1〇8!輸入時序控制電路 115，轉換為CM0S位準之兩種信號輸入插值器1〇〇之2個輸 入端0 又，2/33前置頻率倍減器107之32/33分頻輸出（24MHz 或43MHz)經由ECL/CM0S轉換器1 Oh輸入時序/功率控制信 號產生器116及A計數器1〇9。 A計數器1〇9在依照自控制電路丨13所設定之計數值A， 將32/33前置頻率倍減器107之32分頻輸出計數了厂次之情 況，輸出溢值（進位）信號，收到該溢值輸出後，β計數器 110將信號MC設為High位準，將32/ 33前置頻率倍減器1〇7 設為33分頻模式，依照自控制電路丨13所設定之計數值^ 計數B’次（32/33前置頻率倍減器1〇7在33分頻模式繞B，次 利用這種計數器之構造，自B計數器丨丨〇輸出按照整數 分頻比N = 32xra + 33xn(m、n依據A，、B，決定）將電壓控制 振盈器106之輸出信號（頻率fvco)分頻後之時計。
2083-4200-H7 ； ahddub.ptd 1226151 五、發明說明（13) 在此情況，為了將整數分頻比設為N+1，變成32 X (m 一 l) + 33x(n+l)= 32xm + 33xn+l 二 N+1，藉著變更A計數器 109、β計數器1 1〇之計數值之設定實現整數分頻比之Ν+]ί。 用32/33前置頻率倍減器1〇7、a計數器1〇9以及Β計數器11〇 將電壓控制振盪器106之輸出信號（頻率fVC0)整數分頻後 之信號f vco/N或fvco/(N+l )供給加法器1 1 1和記憶加法器 之加法結果之暫存器1 1 2。 β计數器110之輸出MC令32/33前置頻率倍減器1〇7之分 頻比變更，當信號MC為High位準時，在功能上作為32/33 前置頻率倍減器107。 在加法器111輸入規定分數分頻比MF/MD之分子之整數 MF和暫存器112之輸出（加法器ln之現在值），依照自β計 數器110輸出之分頻時計每隔N或N+1分頻之週期（整數分1頻 期間）按照分子MD單位增加電壓控制振盪器1〇6之振盪頻率 fvco(800MHz 或1·5GHz) 〇 控制電路113輸入計數器i〇9、lio之計數設定值A、B $及分數分頻之分子MF後，在A計數器l〇9、β計數器110設 定計數上限值A，、Β，，而且依照Α計數器1〇9、Β計數器 之計數輸出和在加法器1Π之累加結果（暫存器112之輸出 )，供給解碼器114插值器1〇〇之加權信號，而且每隔整數 分頻期間按照既定之時序將時序控制信號WIE設為動作狀 態，向時序/功率控制信號產生器116輸出，還向時序 電路11 5輸出閘控制信號5ΪGR。 J"制 收到動作狀態之時序控制信號WIE之時序/功率控制信 1226151 五、發明說明（14) 號產生器11 6向時序控制電路1 1 5輸出閘控制信號s IGW ,供 給插值器100來自ECL/CMOS電路之兩種分頻時計。 因而，每隔以整數分頻比N或N + 1將電壓控制振盪器 1 〇 6之輸出時計分頻之週期供給插值器1 〇 〇信號。
設在插值器1 0 0之兩種分頻時計之時間差之刻度（解析 度）為MD時，在插值器1 〇〇，依照自解碼器1 1 4輸出之加權 控制信號，將兩種信號之時間差之内分比可變的設為〇 / M D 、MF/MD、2 MF/MD、3 MF/MD、…，得到Nall=N+ MF/MD 之 分頻值。此外，在圖3，將前置頻率倍減器丨07之分頻輸出
設為P/(P+1)，利用A計數器和B計數器之分頻，以Ν = Ρχ Α + Β表示。 圖4表示在圖3所示本發明之一實施例之插值器丨〇 〇、 時序控制電路115、時序/功率控制信號產生器116以及32 /33刚置頻率倍減器1〇7之構造及信號線之連接關係圖。圖 5表示係圖4之時計丨Ν丨（往前置頻率倍減器之輸入）、£ c l / CMOS電路1(^之輸出之1?^2、IN3、控制信號？15：、SIGW、 POW^SHiR以及插值器⑽之輸入Tel(q2)、Te2(q3)(時序 控制電路115之輸入和輸出）之時序波形例。 M 計數器1〇9之輸出後，控制電路在 作」’ ό :寺Τι為基準第前96個之時計〕將信號設為動 :向時序/功率控制信號產生器" 時序/功率抻告丨I 士铋文L 1口就之 咖/8分頻時計(頻率==二==器
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IN3(制 個時计週期之相位不同） 〜π〜1日1JL个鬥），吋斤徑制電路丨i 5 信號S IG W為動作之置日„ f « β Μ 士， 1 3长閑控 ^ ~切1下之期間（在圖5，1 6個時計期間）打開.，在該期間，供給插值器100自前置頻率倍減器歼 ECL/CM0S電路1081輸入之信號IN2、IN3之下降緣，作. Tel 、 Te2 〇 、 π 馬 閘 在第〇個時計，將P〇WW信號設為不動作（High位準 使ECL/CM0S電路108ι變成不活化，在約1〇〇〇個時計時， 制電路113將供給時序控制電路115之控制信號SI(jr設為^ 動作（Η1 gh位準），收到該信號後，時序控制電路丨丨5自 High轉移至Low後，將l〇w位準之Tel、Te2設為High位準。 此外，如圖4所示，32/33前置頻率倍減器107連接5 D型正反器（圖中以〇表示第一〜第五正反器），在初段之 正反器之資料輸入端連接第一邏輯和電路〇Rl之輸出，第 四段之D型正反器之正轉輸出端q輸入第二邏輯和電路⑽2 之一個輸入端，第四段之D型正反器之反轉輸出端⑽輸入 0R1之第一輸入端，第二邏輯和電路〇R2之輸出端輸入第五 段D型正反器之資料輸入端，在第一至第五正反器之時計 輸入端共同的輸入VC0之輸出（IN1)，第五段正反器之輪出 端輸入第一邏輯和電路OR 1之第二輸入端。又，第四段正 反器之輸出端和反轉輸出端qB向資料輸入端回授之第六d 型正反器之時計輸入端連接，第六D型正反器之正轉輪出 端Q和反轉輸出端QB向資料輸入端回授之第七D型正反器之 時計輸入端連接’來自第七D型正反器之時計輸出端之輪 出ql輸入ECL/CM0S電路1 0 82，而且和第六正反器之輸出及 1226151
信號MC —起輸入第三邏輯和電路〇R3，第三邏輯和電路〇R3 之輸出輸入第二邏輯和電路OR 2。 再參照圖3，插值器100包括負及電路NAND1 ,將相位 相異之兩種時計作為第一、第二輸入信號輸入，輸出該第 一及第二輸入信號之既定之邏輯運算結果；第一p通道m〇s 電晶體MP1，接在電源VDD和内部節點之間，將nandi之輸 出信號輸入閘極端子，該第一及第二輸入信號都是“叻位 準時’變成導通狀態’形成將該内部節點之電容器充電之 路徑；以及反相器I NV3，係反轉型緩衝器，在輸入端連接 内部節點，在該内部節點之電容器之端子電壓和臨限值之 大小關係反轉之情況令輸出邏輯值變化；在内部節點和接 地間包括N通道M0S電晶體MN1，在閘極輸入用反相器INV1 將該第一輸入信號反轉後之信號，當第一輸入信號為L〇w 位準時變成導通狀態；及N通道M0S電晶體MN11、12，並聯 複數個’在閘極端子連接來自解碼器11 4之控制信號，各 自控制ON · OFF ;在内部節點和接地間包括n通道M〇s電晶 體MN2，在閘極輸入用反相器INV2將該第二輸入信號反3 後之信號，當第二輸入信號為Low位準時變成導通狀態； 及N通道M0S電晶體MN21、22 ’並聯複數個，在閘極端子連 接來自解碼器114之控制信號，各自控制on · 〇FF。 參照圖6 ’說明本發明之一實施例之動作原理。圖6係 用以說明為了簡化而將分頻比設為4· 25(整數分頻4+分數 分頻1 / 4 )之情況之動作原理之圖。 主分頻電路（圖1之15及圖3之107、109、11〇)將電壓
2083-4200-PF ； ahddub.ptd 第20頁 1226151 五、發明說明（17) Ϊ = 之輸出4分頻’藉著把第二個4分頻之最初 比該Λ頻時計延遲了時計週期tCK(VC〇之輸
Hi 時間差分割成1/4，實現4.25分頻 第二週期（8.5—4.25二4.25);在下一週期 =-”(4.25一0= 4.25);藉著將下一4分頻之最 日二十二“十週期tCK之時間差分割成2/4，實現4.25分頻之 設為5分頻 精者將—5为頻之最初之時計和時計週期tCK之時間差分割成 3/4，貫現4.25分頻之第三週期（12.75_4 25= 4 25); =將下5分頻之最初之時計和時計週期tCK之時間差分 成〇/4，實現4.25分頻之第四週期（1 7 — 1 2 75= 4 25)。 係表示在圖3所示本發明之一實施例之插值器1〇〇 Λ之圖。參照圖7 ’該插值器包括P通道M0S電晶體 I/」 電源Vcc連接’没極和内部節細1連接，在 閘極輸入以第一、第二輸入信號⑻、⑽為輸入之負及電 之輸出信號；反相電路1NV3 ’在内部節點電位和 :限二電壓之大小關係變化時，令切換輸出信號之邏輯 m電路INV1、INV2 ’輸入端各自和信號ιν2、⑽連 #，二個Ν通道M0S電晶侧ν μν"ι6，汲極和内部節點 = ’閘極和反相電路1NV1之輸出連接；16则 電晶_1V MN12l6 ’ <及極和内部節點N3i共同連 ^閉極和反相電路INV2之輪出連接；i 6侧通道m〇s電晶 =開關2)MN21l16，沒極㈣通道_電晶體 ”丄“：二極各自和定電流源連接， 閘極知子和來自解碼器114之加權信號sbi —i6(si —16之
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互補信號）連接，控制0Ν ·〇Μ ; 通道M〇s電晶體（ 關兀件）MN22i〜 MN22i6，汲極和N通道M〇s電晶體ΜΝ12ι〜 01 2ie之源極連接，源極各自和定電流源丨。連接，閘極端 子和來自解碼器114之加權信號si — 16連接，控制〇N · OFF。 运在内部郎點N 3 1和接地（G N D)之間連接電容器c。 說明在16個並聯之N通道M0S電晶體之中之n個（但，N 為0〜16，N = 0係無變成on的之情況）因輸入信號IN1而變成 導通狀態，在時間T後，因輸入信號IN2，（16_N)個並聯 之N通道M0S電晶體變成導通狀態，整體iN + (16_N) = 1M@ N通道M0S電晶體變成ON之情況之時間差之内分比之動作。馨 在並聯之一個N通道M0S電晶體流動之電流係I (定電流 源1〇之電流值）’設反相|§INV3之輸出反轉之臨限值電壓 為V，設至臨限值電壓v為止之電荷之變動量為”。 在此，輸入信號INI、IN2都變成High位準，NAND01之 輸出變成Low位準，經由p通道M0S電晶體MP1，内部節點 N 31處於自電源側充電之狀態。自這狀態說明輸入信號 INI、IN2降至Low位準之情況。 首先，在N=16之情況，16個並聯之N通道M0S電晶體 MN1 L〜MN1116之中1 6個因輸入信號IN1而變成ON，在時間T W 後，因輸入信號IN2，16個並聯配置之N通道M0S電晶體 MN12i〜 MN1216 都變成 〇FF((16-N) = 0)。因此，在N = 16 之情 況，設定電流源Ιο之電流為I，自輸入信號IN1變成Low位 準開始至反相器INV 3之輸出反轉為止之時間T( 16)如下式
2083-4200-Η7 ； ahddub.ptd 第22頁 1226151 五、發明說明（19) 所示 T(16) = CV/(16 · I) (1)
在N = n(n<16)之情況（用控制信號c設定N)，在自輸入 信號IN1變成Low位準開始之時間Τ之期間，在閘極輸入輸 入信號IN1之反轉信號之^個N通道M0S電晶體變成〇N，n · j • τ之電荷放電，接著，因輸入信號IN2變成L〇w位準，在 閘極輸入輸入#號I N 2之反轉信號之1 6 — η個N通道Μ 0 S電晶 體變成ON，整體上16個Ν通道M0S電晶體變成⑽，在殘留於 内部節點N31之電荷（CV —η · I · T)以（16 · I)放電之期間 (時間Τ’）’反相器INV3之輸出反轉（自High位準變為Low位 準）。時間Τ’ 為（CV — η · I · Τ)/(16 · I )。 因此’自輸入信號ΙΝ1變成Low位準開始至反相器inv 3之輸出反轉為止之時間T(n)如下式所示。 T(n): (CV - η · I · Τ)/(16 · I )+Τ = CV/(16 · I) -(n/16)T + T =Τ(16) + ((1 6 — η)/16 ) ·Τ (2)
依據η值，得到將輸入信號ινι和ΙΝ2之時間差Τ 16等 分之相位之輸出信號。即，藉著加權信號之設定使η可 變’得到將輸入信號ΙΝ1和ΙΝ2間之時間差以解析度1/1 6分 割之任意相位之輸出信號。這種插值器也稱為「1 6刻度之 插值器」。一般將插值器設為Μ刻度（Μ係任意之整數）之情 況’分別配置Μ個並聯之Ν通道M0S電晶體ΜΝ11、ΜΝ12、 ΜΝ21、ΜΝ22 〇 藉著在本插值器之信號INI、ΙΝ2輸入例如時間差為一
2083-4200-PF ： ahddub.ptd 第23頁 1226151
五、發明說明（20) 個時計週期t C K之兩種信號’在各輸入時計輸出斑作缺T M 之時間差為0、tCK/16、2tCK/16、...之信號，可產/uIN1 tCK( 1 + 1/16)之時計週期之信號。 此外，藉著將20個並聯之N通道MOS電晶體MN21i〜 ΜΝ2120、ΜΝ22!〜 MN2 22。之中之MN2117〜 MN212。、MN2217〜 Μ N 2 —直設為〇 f f狀態，可構成1 6刻度之插值器。
替代在圖7之電容器C，在内部節點n 3 1和接地間並聯 複數個具有由N通道NMOS電晶體構成之開關元件和電容器 之串聯電路，藉著依照供給開關元件之控制端子之控制^古 號控制開關元件之ON · OFF，使得可程式的設定在内1部節° 點N31所附加之電容器c也可。
在圖7所示之插值器，當輸入信號ini、in2都是High 位準時，内部節點N31充電至電源電位，而對於輸入信號 INI、IN2自High位準變為LowM立準之下降轉移，内部節點 N31放電，輸出信號自L〇w位準上升為High位準，但是除^ 以外’採用對於輸入信號自Low位準上升為High位準之轉 移’輸出信號自Low位準上升為High位準之構造也可。為 了變成對於輸入信號INI、IN2自High位準變為Low位準之 下降轉移’輸出信號自High位準降為Low位準之邏輯，只 要將係反轉型緩衝器之反相器INV3改成正轉型緩衝電路g ° 圖8表不將輸入信號自L〇w位準上升為High位準之轉移 之邊緣之時間差分割後輸出上升信號之插值器1 00之電路 構造例。參照圖8，該插值器包括P通道M0S電晶體MP1，源
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極和電源連接，沒極和内部節點N3 i連接，在閉極輪 第一、第二輸入信號1?0川⑽為輸入之或電路〇ri之輸出 k唬：反相電路iNV3，在内部節點電位和臨限值電壓之出大 小關係變化時，令切換輸出信號之邏輯值；反相電路_ $INV2 ’輸入端各自和信號IN2連接；16儀通道_ 電晶體MNllr MN1116 ’汲極和内部節點咖共同連接
輸人信號IN1共同連接；1MgjN通道M〇s電晶體黯二 MN12ie，汲極和内部節點N31共同連接、閘極和輸入作 IN2共同連接；通道M〇s電晶體（開關元件）MN2h〜i MN21ie，汲極和N通道M〇s電晶體MNUi〜 mni1i6之源極連接 ，源極各自和定電流源1()連接，閘極端子和來自解碼器 114之加權信號SB1 — 16(S1 — 16之互補信號）連接控制⑽ •OFF U6個N通道M0S電晶體（開關元件）ΜΝ22ι〜 ΜΝ22ΐβ， 汲極和N通道M0S電晶體MNl2l〜 MN1216之源極連接，源極各 ^和定電流源Ifl連接，閘極端子和來自解碼器丨14之加權 信號S1—16連接，控制ΟΝ ·0Ρ7。 替代在圖8之電容器C，在内部節點N3 i和接地間並聯 複數個具有由N通道NM0S電晶體構成之開關元件和電容器 之串聯電路，藉著依照供給開關元件之控制端子之控制作
號控制開關元件之ON · OFF，使得可程式的設定在内部節° 點N 3 1所附加之電容器c也可。 此外，在圖7、圖8之構造，使N通道M〇s電晶體MN1J、 21 通道M0S電晶體MN12、22之位置相反也可。又，用反 相裔將S1〜16反轉後之信號作為加權信號SB1 一16也可。
1226151 五、發明說明（22) 圖9係表示本發明之實施例2之構造圖。圖1 〇係在圖9 之插值器部分表示連接之圖。圖1 1係表示圖9之主要之信 號之時序波形圖。 參照圖9，本發明之實施例2在插值器2 0 0上包括1 6刻 度之第一、第二插值器216、217、以第一、第二插值器之 輸出為輸入之第三插值器218。
包括將電壓控制振盪器206之輸出分頻之16/17前置頻 率倍減器207，在ECL/CMOS轉換電路208將16/17分頻輸出 轉換為CMOS位準之信號輸入A計數器20 9，輸入D型正反器 2 1 4、2 1 5之時計輸入端。此外，因1 6/ 1 7前置頻率倍減器 207、A計數器209、B計數器210、加法器211以及暫存器 212和圖3之32/33前置頻率倍減器1〇7、A計數器109、B計 數器110、加法器111以及暫存器112之動作一樣，省略說 明。 來自控制電路113之信號WIE和D型正反器214之資料輪 入端子連接，D型正反器214之資料輸出端子和第一、第二 插值器216、217之時計輸入端連接，此外，D型正反器215 之資料輸出端子和第一、第二插值器2丨6、2丨7之別的時計 輸入端連接。 在第一插值器216輸入作為決定時間差之内分比之加 權“號之Rl-20、RBl-20，在此，内分比固定為〇/16。 在第二插值器217輸入作為決定時間差之内分比之加權信 號之來自解碼電路214之SI ~20、SB1 — 20(SB1 —20係S1〜 20之互補信號），可變的設定内分比（χ/16)。
2083-4200-PF ； ahddub.ptd 第26頁 1226151 五、發明說明（23) 在第三插值器218輸入作為控制信號之T1 一2〇、Τβ1 _ 20(TB1 — 20係T1—20之互補信號），内分比固定為1/16或 2/20之其中之一。 插值器216、217、218和圖7、圖8等所示之構造一樣 ，對於時間差之内分比1/16，在圖7之構造，包括2〇個並 聯之N 通道MOS 電晶體MN212()〜MN212Q、MN112Q〜 MN112Q、 MN1220 〜MN 1 220、MN2 220 〜MN 2 220，將其中4 個設為off，可 實現解析度為1 6刻度之插值器。 在插值器2 1 7以X / 1 6分割所輸入之兩種時計之時間差 (TCK )、在插值器21 6以0 / 1 6分割所輸入之兩種時計之時間 差（tCK)之情況’在輸入插值器216、217之輸出之第二段 插值器218，以1/16或1/20再分割時間差tCK之X/16 — 0/16= X/16後輸出（X/256、X/320)，可提高時間精度。 參照圖11，控制電路2 1 3在~ 3 2之時計將信號w IE設為 動作’在約1000設為不動作。第一、第二插值器輸出將輸 入A、B之時間差（在D型正反器214、215產生後，在16/17 刖置頻率倍減器2 0 7分頻後之週期）分割了之延遲時間之信 號OUT 。 。 其次，說明可變的設定在插值器之時間差之内分比之 時序。圖1 2及圖1 3係用以說明在本發明之實施例1、2設定 自解碼器1 1 4、2 1 4往插值器1 0 0、2 0 〇之加權信號（設定插 值器之時間差之分割值（内分比）之信號）之設定時序之圖 〇 往插值器1 0 0、2 0 0之加權信號之切換設定在插值器不
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第27頁 1226151 五、發明說明（24) 動作時進行。 在供給插值器100、200之加權信號，在分子MF X m超 過分母MD之情況，因在分頻電路之分頻比之增1 ( +1)變成 插值器一個週期切換前之週期（整數分頻週期），在前一整 數分頻期間預先設定前置頻率倍減器1 0 7、2 0 7之控制信號 MC及加權信號。 參照圖1 2及圖3，在控制電路1 1 3，自加法器1 1 1之分 數分頻計鼻結果，因在分子13加上MF = 4之值變成17，在其 下一整數分頻週期（也稱為「主分頻週期」），將整數分頻 數自N設為N+1(圖1之情況，自1 800設為1801)，將分子設 為17除以16之餘數1，加權信號設為1/16。 在最初之主分頻週期，在插值器1 〇 〇設定自控制電路 113供給解碼器114後閂鎖之加權信號13/1 6，在前置頻率 倍減器107之3 2/33輸出之第一32個時計，插值器1〇〇輸出 由以1 3 / 1 6之内分比將兩種輸入信號之時間差分割之時間 規定之時序之上升信號。然後，自下一主分頻週期之第〇 個時計開始N + 1分頻。 在下一主分頻週期（N + 1分頻週期），自約第1〇〇〇個時 計之信號SIGR之上升緣開始，使ECL/CM〇s電路1〇81變成活 化’在經由時序控制電路丨丨5供給插值器丨〇〇時計之時序之 刚（WIE #號變成Η1 gh位準之前），加權信號在插值器丨〇 〇設 定 1/16。 圖1 4(a)係無補償之分數分頻方式之pLL電路之電壓控 制振盪器之輸出之頻譜，圖丨4 (b)係圖3所示本發明之一實
第28頁 2083-4200-PF ； ahddub.ptd 1226151 五、發明說明（25) 施例之PLL電路之電壓控制振盪器之輸出之頻譜，圖14(c) 係圖1 8及圖1 9所示以往之電流補償方式之PLL電路之電壓 控制振盪器之輸出之頻譜，圖1 4 ( d )係圖1 7所示△ Σ方式 之PLL電路之電壓控制振堡器之輸出之頻譜，各自之橫軸 表示頻率（單位為MHz)，縱軸係分貝。pLL電路設為鎖定狀 態，將電壓控制振盪器之頻率設為720. 〇25MHz。 如圖14(a)所示’在無補償之分數分頻方式之pLL電路 (參照圖15)，在電壓控制振盪器之頻率72〇· 〇25MHz之兩側 顯著的出現每隔25KHz之混附（spurious)成分（頻率 7 20· 0 25MHz ± m X 25KHz)。即，混附（spuri〇us)成分在頻 率72 0· 025MHz ± m X 25KHz 之m=：l 時為—13 分貝、m = 2 時為一 30刀貝m 4時為40分貝。在補償混附（SpUri〇us)成分 之△ Σ方式、電流補償方式，雖然改善其混附（spuri〇us) 成分，.在電流補償方式，也如圖14((〇所示，在混附 (spunous)成分上，在頻率72〇· 〇25MHz± ^ 25κΗζ之 二分；固m=2時為—50分貝。而，若依據本發明之 &歹'* 14(b)所示，混附（spurious)成分不存 在0 此外，上述實施例之說 明本發明的’不是用以限定 申請專利範圍之各申請項之 會進行之各種變形及修改。 發明之效果 明及圖面之内容係用以舉例說 本發明的，本發明當然包括在 發明之範圍内若係本業者可能 如以上之說明所示 若依據本發明，具有簡化實現分 1226151
數分頻之PLL電路之構造、不會發生利用分數分頻方式在 以往必然發生之混附（spur ious)之顯著之效果。 工 ^ 其理由係由於，在本發明，將電壓控制振盪器之輸出 分頻後輸入相位比較器，將和基準信號比較之分^時^之 週期设為固定之分數分頻值，即設為頻率固定。 、 圖式簡單說明 圖1係表示本發明之實施例之基本構造圖。 圖2係用以說明本發明之實施例1之動作圖。 圖3係表示本發明之實施例1之構造圖。
圖4係表示本發明之實施例1之信號之連接關係圖。 圖5係用以說明本發明之實施例丨之動作之時序圖。 圖6係用以說明本發明之實施例1之動作之圖。 圖7係表示插值器之電路構造例之圖。 圖8係表示插值器之電路構造之別例之圖。 圖1 〇係表示本發明之實 圖11係用以說明本發明 圖1 2係表示在本發明之 之設定之時序圖。 圖9係表示本發明之實施例2之構造圖。 施例2之信號之連接關係圖。 之實施例2之動作之時序圖。 實施例1之插值器之加權信號 圖1 3係表示在本發明 之設定之時序圖。 之實施例2之插值器之加權信號
制# # $ > I係無補償之分數分頻方式之pll電路之電壓控 之^严L味丨/出之頻譜，（b)係本發明之實施例之PLL電路 之電£控制振盪器之輪出之頻譜，（C)係以往之電流補償
1226151 五、發明說明（27) " ------- 方式之PLL電路之電壓控制振盪器之輸出之頻譜，（d)係△ Σ方式之PLL電路之電壓控制振盪器之輸出之頻譜。 圖1 5係用以說明在以往之分數分頻方式之pLL電路之 分頻電路之原理之圖。 圖1 6係表示以往之分數分頻方式之PLL電路之構造例 之圖。 圖1 7係表示以往之△ Σ方式之PLL電路之構造例之 圖。 圖1 8係表示以往之電流補償方式之PLL電路之構造例 之圖。 圖19係表示圖17所示之以往之電流補償方式之pLL電 路之充電泵電路之細部構造圖。 符號說明 11〜相位比較電路； 12〜充電泵； 1 3〜低通濾波器（環濾波器）； 14〜電壓控制振盪器（vco); 15〜可變分頻電路； 1 6〜相位調整電路； 1 7〜加法電路； 1 8〜控制電路； 1 9〜碼； 100、 200〜插值器； 101、 201〜放大器；
2083-4200-PF ： ahddub.ptd 第31頁 1226151 五、發明說明（28) 102、202〜參考分頻電路； 1 0 3、2 0 3、7 0 1〜相位比較器； 104、204〜充電泵； 1 0 5、2 0 5、7 0 2〜低通濾波器（環濾波器）； I 0 6、2 0 6、7 0 3〜電壓控制振盪器； 107、 207〜前置頻率倍減器； 108、 208〜ECL/CMOS 電路； 109、 209〜A計數器； 110、 210〜B計數器； 111、 2 11〜加法器； 112、 212〜暫存器； II 3、2 1 3〜控制電路； 11 4、2 1 4〜解碼器； 11 5〜時序控制電路； 11 6〜時序/功率控制信號產生器； 214、215〜D型正反器； 216、217、218〜插值器； 6 0 1〜分頻電路； 6 0 2〜加法器； 603〜暫存器； 7〇4〜可變分頻器； 7 0 5〜分頻比控制電路； 706〜709〜累加器； 7 1 0〜少數部計數器；
2083-4200-PF ； ahddub.ptd 第32頁 1226151 五、發明說明（29) 901〜振盪器； 802、902〜參考分頻電路； 8 0 3、9 0 3〜相位比較電路； 8 0 5〜相差比較控制電路； 8 1 2〜前置頻率倍減器； 8 1 3〜加法器； 8 1 4〜分頻器； 8 1 5〜閘； 8 2 1〜加法器； 822〜時序產生電路； 823〜暫存器； 831、832〜充電泵； 833〜充電泵控制電路； 835〜基準電流源； 836〜D/A(數位類比）轉換器； 904〜充電泵電路； 9 0 5〜壞滤、波β， 9 0 6〜電壓控制振盪器； 907〜分頻電路； 9 0 8〜分頻比控制電路。
2083-4200-PF ： ahddub.ptd 第33頁

Claims (1)

1226151 六、申請專利範圍 1 · 一種PLL電路，包括： 相位比較電路，在一個輸入端輸入基準時計； 壓；充電泵，產生按照自該相位比較電路輪出之相差之電 環濾波器，將按照該相差之電壓平滑化. 電壓ΐί Π盈11，將_波器之輸出電麼作為控制 電反輸入後，輸出該控制電壓所規定之振盪頻率之 分頻電路，將㈣隸制振i器之#出時言十整數^頻 里之路’輸入在該分頻電路整數分頻之相位相 種時ΐ 計後出由以既定之内分比分割了該兩 時間規定之延遲時間之輸出信號，該内 分比可變；以及 八釗ί ί! f置，輸出用以每隔該整收分頻期間改變並設定 刀d在该相位調整電路之該時間差之内分比之作號； =該^位調整電路輸出之分頻時計輸人該。比較電 路之另一輸^端後，比較和該基準時計之相差。 押刹2接ΐί5月專利範圍第1項之PLL電路，#中，將該電壓 3 ί ΐ i之輸出時計分頻之分頻比設為由整數分頻比n 牙刀數/7頻比MF/MD之和規定之N+ MF/MD ; 該分頻電路之整數分頻比設為N和N + 1之其中之一； X控制裝置包括加法電路，依照頻 時計按照MF單位累加； 刀领傻 在X力法電路之累加結果超過該Md之情況，把該累加
1226151 申請專利範圍 結果除以讎之餘數設為 還包括： |幻糸加結果； 控制裝置，在現在之累加幹 以上之情況，將規定 於▲、〇和該相加之值變成MD 頻比設為NH ;及下—整數分頻期間之該分頻電路之分 解碼電路’依照該累加 決定在該相位調整電路、p 向该相位調整電路輸出 號； 之時間差之分割之内分比之加權信 自該相位調整電路輪 H 壓控制振盪器之輪出顏=以/刀頻比N+肝/MD將該電 )之時計後，輸率⑶分頻之頻率fvcQ/(N+ MF/MD 欠彻入該相位比較電路。 %—種PLL電路，包括： :頻電路’將電壓控制振盪器之輸出時舛餐赵八 相位調整電路，於λ — — v t <称出時计整數分頻； 位相異之時計斤在該/刀頻電路整數分頻之兩種相 種時計產生入自在該分頻電路整數分頻之- 計信號後，輸= =之!!位相異之兩種時 該輸入之兩種時計信之以：：之内为比分割了 成分之輸出信冑；°叙上升緣或下降緣之時間差之時間 相位比較雷，敗 .. ^ 出之分頻時計檢:广入基準時計和自該相位調整電路輪 叮τ檢測這些時計之相差； 祝 充電系，產4 4λ> 電壓； 备照自該相位比較電路所檢測之相差之 心波器，供給該電壓控制振盪器將按照該相差 <電
1226151 六、申請專利範圍 壓平滑化之輸出電壓’作為控制電壓； 累加器’將規定分數分頻比之分子之設 ^分母之整數設為〇,每隔整數分頻週期按謂單位= f制：路’纟現在之累加結果和該MF相加之 力=2 把該累加結果除以該MD之餘數設為新 加結果MF，將整數分頻比|Ν設為N+1，@在的累 ΐί和之結果未滿該MD之情況，該累加結果保； 出一 刀頻比設為N ’依照該累加結果，產生並輸 $:疋在該相位調整電路之時間差之内分比之加權信號； 於兮：2::堂將來自該控制電路之加權信號解碼後，設 於該相位調整電路； 在相位比較器輸入以該整數分頻比N ::，值—〇將該電壓控制振盈器之輸== 4.如申請專利範圍第3項之ρΐΛ 數器’並包括電路裝置，控制成；：該 過該整數分頻期間向該相位調整電路之輸 該分頻電：：巧路輸出之兩種相位不同之時計信號或在 時呻r啃之卜I員之一個時計信號產生之兩種相位不同之 時计唬之上升緣或下降緣。 路包括前利範圍第3項之PLL電路’其中，該分頻電 則置頻率倍減器’分頻比比該整數分頻比N小；
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第36頁 2083-4200-PF '» ahddub.ptd 1226151 六、申請專利範圍 包括計數器，計皇乂 之計數值次； “⑴置頻率倍減器之分頻輸出既定 包括電路裝置，控 =該整數分頻期間向該相：=數器之計數結果，每 置頻率倍減器輸出之兩種相位=電路之輸入傳送自該前 頻率倍減器輸出之一種時丄。同之時計信號或自該前置 計信號之上升緣或下降“唬產生之兩種相位不同之時 6 ·如申請專利範圚坌 器，其具有：加法器，依昭、之電路，其中，包括累加 週期之信號將自一個輪^:邊計數器輸出之該整數分頻 相加；及暫存器，保持該加二=和另-輸入端之值 器之輸出向該加法器 "之輸出，在構造上該暫存 該控制電路包括第一：輸：； 之累加結果，輸出該累加輸入自該累加器輸出 值，而且自和該整數分頻：f和由分獅決定之分數分頻 間變成動作之時序控制3期對應之時序產生在既定之期 果變成分母MD值以：時二二此外’在該累加器之累加結 為N +1 ; 工制該分頻電路，將其分頻比設 後，： = = 第-控制電路之分數分頻值解瑪 整電路； 、1差之内为比之加權信號，供給該相位調 序栌時序控制電路，輸入來自該第-控制電路之時 路之輸入傳達自哆八：2制仏號進灯令向该相位調整電 丨号延自4为頻電路輸出之時計之控制。 第37頁 2083-4200-H7; ahddub.ptd 1226151 六、申請專利範圍 7.如申請專利範圍第 電路上包括前置頻率倍之PLL電路，以，在該分頻 但，叫係比該整數分頻=，以既定之分頻比Μ或MH( 器之輸出分頻； 小之整數）將該電壓控制振盪 且包括： 第一計數器，計數該输 輸出預設之計數值次；及置頻率倍減器之M或…1之分頻 該前器…輸…計數 自該第二計數器輸出以刀於頻輸出預設之計數值次； 制振盪器之輸出分頻之週期頻比Ν*Ν+1將該電壓控 8·如申請專利範圍第7 二，二 器，由依照自該第二計數器二PU電路，丨中’包括累加 器和暫存器構成； 甸出之該信號增加該MF之加法 該控制電路包括第一控法 數器以及該累加器之輸出，八，輸入該第一、第二計 解碼器輸出，而且產生和分瓶刀分頻值作為加權信號向 整數分頻期間由該累加器之累=2應之時序信號，在下一 分頻比之分母時，設定該第二°…果規定之分子超過分數 分頻比設為Ν+1 ; 、第二計數器之值，將整數 且包括： 解碼電路，將來自該第— 後，供給該相位調整電路；及工制電路之加權信號解碼 時序控制電路，輸入來自 μ弟一控制電路之時序控制
1226151 =、申請專利範圍 號都是第一值時，變成導通狀離， 之路徑，·以及 〜、$成將該内部節點充電 正轉或反轉型緩衝電路，輪 在該内部節點之電廢和臨限值‘大=:内部節點連接， 輸出邏輯值； 限值之大小關係反轉之情況改變 包括插值器’在該内部節點和第二 個亥第-輸入信號為第二值時變成導通狀態丄第： 和依照該加權信號控制⑽· 0FF之第三開關元第件-γ 之串聯電路，在該内部節點和第電 ^ ^ ^ ^ λ ^ ^ ^ ^ Τ乐一電源之間並聯複數個由 «X第一輸入“唬為第二值時變成導通狀態之第四開 和依照該加權信號控制⑽· 0FF之第五開關元件構 聯電路。 ^ ^ Ψ 14·如申睛專利範圍第1 2項之pll電路，其中，在談插 值器，在該内部節點和第二電源之間多條串聯之開關=件 和電容器相並聯，用供給該複數個開關元件之控制端子之 控制信號控制該複數個開關元件0N 4〇FF，決定附加於該 内部節點之電容器。 σ 15·如申請專利範圍第13項之pLL電路，其中，在該插 值器，在該内部節點和第二電源之間多條串聯之開關2件 和電容器相並聯，用供給該複數個開關元件之控制端子之 控制信號控制該複數個開關元件ON或OFF，決定附加於該 内部節點之電容器。 > 16·如申請專利範圍第13項之PLL電路，其中，在該插 值為’遠第^一開關元件、第三開關元件、第四開關元件以 2083-4200-PF *· ahddub.ptd 第41頁 1226151 六、申請專利範圍 五開關元件群變成0N ; 該時ρί = °亥第一輸入信號和該第二輸入信號之時間差，以 =之彳1咕之【分之一為單位輸出和依照該κ之内分之時序對 〜 5旎，藉著使該L值可變，調整該時間差之内分比。 硐窣19\如申請專利範圍第13項之pll電路，其中’該相位 s周整電路至少包括2段該插值器； 八瓶^第奴之2個插值器各自在該2個輸入端輸入該整數 刀頸之兩種分頻時計； 枯如在第二段之插值器之2個輸入端輸入該第一段之2個插 值态之2個輸出。 坰敕如申請專利範圍第14項之PLL電路，其中，該相位 調整電路至少包括2段該插值器； 八相在第奴之2個插值器各自在該2個輸入端輸入該整數 刀頻之兩種分頻時計； 在第一 ^又之插值器之2個輸入端輸入該第一段之2個插 值器之2個輸出。 21·如申請專利範圍第15項之PLL電路，其中， 調整電路至少包括2段該插值器； T 在第一段之2個插值器各自在該2個輸入端輸入該整數 分頻之兩種分頻時計； 在第一#又之插值器之2個輸入端輸入該第一段之2個插 值器之2個輸出。 22.如申請專利範圍第16項之pLL電路，其中’該相位 調整電路至少包括2段該插值器；
1226151 六、申請專利範圍 在第一段之2個插值|9 乂 分頻之兩種分頻時計 自在该2個輸入端輸入該整數 值二第二段之插值器之2個輸入端輸入該第-段之2個插 徂為之2個輸出。 ，敕^如申請專利範圍第Η項之PLL電路，其中，該相位 口周正電路至少包括2段該插值器； 八在第一段之2個插值器各自在該2個輸入端輸入該整數 刀頻之兩種分頻時計； 在第二段之插值器之2個輸入端輸入該第一段之2個插 值器之2個輸出。 24·如申請專利範圍第18項之PLL電路，其中，該相位 調整電路至少包括2段該插值器； 在第一段之2個插值器各自在該2個輸入端輸入該整數 分頻之兩種分頻時計； 在第二段之插值器之2個輸入端輸入該第一段之2個插 值益之2個輸出。 25·如申請專利範圍第19項之PLL電路，其中，該第一 段之2個插值器之一方之插值器將分割兩種輸入之時間差 之内分比設為固定值，另一方之插值器可變的控制分割時 間差之内分比。 26·如申請專利範園第20項之PLL電路，其中，該第一 段之2個插值器之一方之插值器將分割兩種輸入之時間差 之内分比設為固定值，另一方之插值器可變的控制分割時 間差之内分比。
1226151 六、申請專利範圍 27·如申請專利範圚第21項之PLL電路，其中，該第一 段之2個插值器之一方之插值器將分割兩種輸入之時間差 之内分比設為固定值，另一方之插值器可變的控制分割時 間差之内分比。 28·如申請專利範園第22項之PLL電路，其中，該第一 段之2個插值器之一方之插值器將分割兩種輸入之時間差 之内分比設為固定值，另一方之插值器可變的控制分割時 間差之内分比。 29·如申請專利範園第23項之PLL電路，其中，該第_ 段之2個插值器之一方之插值器將分割兩種輸入之時間差 之内分比設為固定值，另一方之插值器可變的控制分割時 間差之内分比。 3 0·如申請專利範園第24項之PLL電路，其中，該第一 段之2個插值器之一方之插值器將分割兩種輸入之時間差 之内分比設為固定值，另一方之插值器可變的控制分割時 間差之内分比。
1 2083-4200-PF ； ahddub.ptd 第45頁
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