CN1309171C - 高速、低噪声的电荷泵电路 - Google Patents
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Abstract
本发明涉及一种高速、低噪声的电荷泵电路，其由第一、第二级联镜电流电路以及第一、第二开关晶体管所构成。第一级联镜电流电路包括第一输出镜电流晶体管和第一输出级联晶体管，而第一开关晶体管则介于这两者之间，并且在第一控制信号作用期间成为导通状态，使得第一镜电流可以通过输出节点；第二级联镜电流电路亦包括第二输出镜电流晶体管和第二输出级联晶体管，而第二开关晶体管则介于这两者之间，并且在第二控制信号作用期间成为导通状态，使得第二镜电流能够通过该输出节点。
Description
技术领域
本发明涉及电荷泵(charge-pump)电路，特别指一种用于锁相回路(phaselocked loop)的高速、低噪声电荷泵电路。
背景技术
近来移动通信***的快速成长，已带来对高效能的射频(radiofrequency，RF)集成电路组件的强烈需求。构成这类***的重要组件之一即为本地振荡器(local oscillator，LO)，为符合无线通信标准的严格要求，本地振荡器需要利用锁相回路(phase locked loop，PLL)技术来提供高度清晰且稳定的信号。图1所示的方块图为典型PLL电路，简而言之，PLL电路100由相位检测器(phase detector)110、电荷泵(charge-pump)电路120、回路滤波器(loop filter)130、压控振荡器(voltage-controlled oscillator，简称VCO)140以及分频器150所构成。CP-PLL电路100接收频率为Fref的参考时钟信号CLKref而产生频率为Fout的输出时钟信号CLKout，其中输出时钟信号CLKout在相位上与参考时钟信号CLKref同步。
参考时钟信号CLKref会被送到相位检测器110和反馈信号CLK’out做比较，根据比较的结果，相位检测器110产生充电信号UP及放电信号DN以指引电荷泵电路120供应电流给回路滤波器130或是从回路滤波器130汲取电流，而因此在回路滤波器130形成电压VC来调整压控振荡器140的输出频率，压控振荡器140的输出，亦即PLL电路100的输出，耦接至分频器150。反馈信号CLK’out可直接为压控振荡器140所产生的输出时钟信号CLKout，或是如图1所示，反馈信号CLK’out为分频器150的输出。虽然PLL电路100之中常利用分频器150将压控振荡器140产生的信号频率除以N，但在某些应用里，是可以不需要用到分频器150。
电荷泵电路120产生的电流ICP会在回路滤波器130上形成电压VC以控制压控振荡器140的输出频率，而电流ICP是根据相位检测器110输出的UP及DN信号来决定。当CLKref信号的上升缘(rising edge)领先CLK’out信号的上升缘，电荷泵电路120会增加电流ICP以在回路滤波器130上形成较大的电压VC，因此引起压控振荡器140提高CLKout信号的频率；反之，当CLKref信号落后CLK’out信号，电荷泵电路120会减少电流ICP以在回路滤波器130上形成较小的电压VC，使压控振荡器140降低CLKout信号的频率。一旦反馈信号频率F’out锁定参考时钟信号频率Fref，亦即：CLKref信号和CLK’out信号两者的相位已经对齐，则电压VC不会再进行调整而输出频率Fout保持固定，此时PLL电路100的状态称为“锁相”。
图2所示为传统电荷泵电路的电路示意图，电荷泵电路220包括充电用的镜电流(current-mirror)电路222及其相关的开关晶体管M25，还有放电用的镜电流电路224及其相关的开关晶体管M26。开关晶体管M25于输出节点225耦接开关晶体管M26。镜电流电路222之中的输入镜电流晶体管M21其栅极(gate)耦接于输出镜电流晶体管M23的栅极，两者的源极(source)则一起耦接电压供应源VDD，输入镜电流晶体管M21的漏极(drain)与其栅极耦接在一起以确保晶体管M21本身工作在饱和(saturation)区内，输出镜电流晶体管M23的漏极则耦接于开关晶体管M25的源极。以类似于镜电流电路222的方式，镜电流电路224之中的输入镜电流晶体管M22其栅极耦接于输出镜电流晶体管M24的栅极，两者的源极则一起予以接地(ground)，输入镜电流晶体管M22的漏极与其栅极耦接，而输出镜电流晶体管M24的漏极则耦接于开关晶体管M26的源极，且开关晶体管M25、M26两者的漏极耦接于输出节点225。充电用的镜电流电路222所包括的晶体管M21、M23及其相关的开关晶体管M25均为P型金属氧化物半导体晶体管；反之，放电用的镜电流电路224所包括的晶体管M22、M24及其相关的开关晶体管M24则为N型金属氧化物半导体晶体管。
配置在输入镜电流晶体管M21和M22两者漏极之间的参考电流源226用来提供电流IREF，根据相位检测器(如图1所示的方式连接电荷泵电路220)分别施加在开关晶体管M25、M26其栅极之上的控制信号，致使充电用的镜电流电路222或放电用的镜电流电路224会由供应电流IREF产生镜电流，借此导引输出电流ICP流向或远离输出节点225。在控制信号UP作用期间，开关晶体管M25成为导通状态而让供应电流IREF的镜电流产生在M23-M25的支路，因此镜电流电路222提供了大体上等于电流IREF的充电用电流IUP；反之，在控制信号DN作用期间，开关晶体管M26成为导通状态而让供应电流IREF的镜电流产生在M24-M26的支路，因此镜电流电路224提供了大体上等于电流IREF的放电用电流IDN。在输出节点225，输出电流ICP的大小即为充电用电流IUP与放电用电流IDN的总和。
对RF发送器而言，必须采用拥有高交换速度的电荷泵电路方能满足要求，然而，传统的电荷泵电路220在稍高的速度便遭遇到相当大的交换噪声问题，并且由于镜电流电路222、224的输出阻抗不够高，采用传统的电荷泵电路220还使产生输出电流用的电压范围受到局限，所以传统的电荷泵电路220并不适用在高速的应用。为了解决这些缺点，Rhee等人于公元2000年12月12日公告的第6,160,432号美国专利中公开了一种共发共基级联输出(cascodedoutput)的源极切换型(source-switched)电荷泵电路，该专利的电荷泵电路可以强化交换噪声的隔离，但其交换速度却仍嫌不足，此乃因为该电荷泵电路当中的晶体管需要相当的开启(turn-on)时间来处理累积在寄生电容上的大量电荷，除此之外，该电荷泵电路还会因为制造工艺的变化而导致电流匹配的问题。
有鉴于此，亟需一种高速度、低噪声的电荷泵电路来克服现有技术的问题。
发明内容
本发明的目的是提供一种适用于无线通信的电荷泵电路，其具有高交换速度、低交换噪声及较佳的电流匹配特性。
本发明针对一种用于锁相回路的电荷泵电路，根据本发明，该电荷泵电路包括一输出节点、一第一级联镜电流电路以及一第二级联镜电流电路。第一级联镜电流电路耦接于一参考电流源以产生第一镜电流，其至少包含一第一输出镜电流晶体管以及一第一输出级联晶体管；而第二级联镜电流电路耦接第一级联镜电流电路于输出节点，用来产生第二镜电流。***在第一输出镜电流晶体管以及第一输出级联晶体管之间的第一开关晶体管则接收第一控制信号，在该第一控制信号作用期间，第一开关晶体管成为导通状态而让上述第一镜电流通过输出节点，另一方面，第二开关晶体管则被施加第二控制信号，在该第二控制信号作用期间，第二开关晶体管成为导通状态而让上述第二镜电流通过输出节点。
根据本发明的另一要点，一种高速、低噪声的电荷泵电路为包括一个输出节点、一个参考电流源、两个级联镜电流电路以及两个开关晶体管。参考电流源可用来提供一供应电流；第一级联镜电流电路耦接该参考电流源以便由供应电流来产生第一镜电流，其包括第一输出镜电流晶体管以及第一输出级联晶体管；另一方面，第二级联镜电流电路亦耦接该参考电流源以便由供应电流来产生第二镜电流，其包括第二输出镜电流晶体管以及第二输出级联晶体管，其中第二输出级联晶体管耦接第一输出级联晶体管于上述输出节点。第一开关晶体管则为介于第一输出镜电流晶体管以及第一输出级联晶体管之间，且于第一控制信号作用期间成为导通状态，致使上述第一镜电流通过输出节点；第二开关晶体管则以类似的方式***于第二输出镜电流晶体管以及第二输出级联晶体管之间，且于第二控制信号作用期间成为导通状态，致使上述第二镜电流通过输出节点。
在本发明的较佳实施例中，具有输出节点的电荷泵电路为由两个级联镜电流电路以及两个开关晶体管所构成。含有第一输出镜电流晶体管和第一输出级联晶体管的第一级联镜电流电路为耦接至第一参考电流源以产生第一镜电流，而含有第二输出镜电流晶体管和第二输出级联晶体管的第二级联镜电流电路则为耦接至第二参考电流源以产生第二镜电流。介于第一输出镜电流晶体管以及第一输出级联晶体管之间的第一开关晶体管其源极耦接第一输出镜电流晶体管、其漏极耦接该第一输出级联晶体管、而其栅极则接收第一控制信号；介于第二输出镜电流晶体管以及第二输出级联晶体管之间的第二开关晶体管其源极耦接第二输出镜电流晶体管、其漏极耦接该第二输出级联晶体管、而其栅极则接收第二控制信号。在第一控制信号作用期间，第一开关晶体管成为导通状态而使上述第一镜电流通过输出节点，另一方面，在第二控制信号作用期间，第二开关晶体管成为导通状态而使上述第二镜电流通过输出节点。
附图说明
图1是典型锁相回路的方块示意图；
图2是根据先前技术的传统电荷泵电路其电路示意图；
图3是根据本发明实施例的电荷泵电路其电路示意图；
图4是传统和本发明的电荷泵电路的仿真结果示意图；以及
图5是根据本发明另一实施例的电荷泵电路其电路示意图。
标记说明
100—典型的PLL电路
110—相位检测器
120—电荷泵电路
130—回路滤波器
140—压控振荡器(VCO)
150—分频器
220—传统电荷泵电路
222—充电用的镜电流电路
224—放电用的镜电流电路
225—输出节点
226—参考电流源
M21、M22—输入镜电流晶体管
M23、M24—输出镜电流晶体管
M25、M26—开关晶体管
320—本发明第一实施例的电荷泵电路
322—充电用的镜电流电路
324—放电用的镜电流电路
325—输出节点
326、327—参考电流源
M31、M32—输入镜电流晶体管
M33、M34—输出镜电流晶体管
M35、M36—输入级联晶体管
M37、M38—输出级联晶体管
M3A、M3X—开关晶体管
M3B、M3Y—搭配晶体管
520—本发明第二实施例的电荷泵电路
522—充电用的镜电流电路
524—放电用的镜电流电路
525—输出节点
526—参考电流源
M51、M52—输入镜电流晶体管
M53、M54—输出镜电流晶体管
M55、M56—输入级联晶体管
M57、M58—输出级联晶体管
M5A、M5X—开关晶体管
M5B、M5Y—搭配晶体管
CLKout—输出时钟信号
CLKref—参考时钟信号
CLK’out—分频器的输出信号
ICP—输出电流
VC—回路滤波器所形成的电压
IREF1、IREF2、IREF—供应电流
IUP—充电电流
IDN—放电电流
UP、DN—控制信号
VDD—电压供应源
VB1、VB2—偏压
具体实施方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下：
图3所示为根据本发明第一实施例的电荷泵电路320。此处提到的晶体管，不管是N型或P型金属氧化物半导体(MOS)晶体管都具有栅极、漏极和源极，由于MOS晶体管一般为对称的装置，实际上对漏极和源极的指称，只可能在电压施加在这些电极才可确定，因此，本文所指的源、漏极，应从广义的范围来解释。电荷泵电路320包括充电用的镜电流电路322及其相关的开关晶体管M3A，在M31-M35支路中的晶体管M3B则为用来搭配开关晶体管M3A。电荷泵电路320还包括放电用的镜电流电路324及其相关的开关晶体管M3X，同样地，在M32-M36支路中的晶体管M3Y则为用来搭配开关晶体管M3X。放电用的镜电流电路324耦接于提供供应电流IREF1的参考电流源326，而充电用的镜电流电路322则耦接于提供供应电流IREF2的参考电流源327。充电用的镜电流电路322之中的晶体管及其相关的晶体管M3B、开关晶体管M3A均为P型金属氧化物半导体晶体管；反之，充电用的镜电流电路324之中的晶体管及其相关的晶体管M3Y、开关晶体管M3X则为N型金属氧化物半导体晶体管。
根据本发明，镜电流电路322和324为以宽幅型级联式的镜电流(wide-swing cascode current mirror)电路为较佳，其具备了高输出阻抗特性而不会严重限缩信号的幅度。N信道的宽幅级联镜电流电路324由晶体管M32、M34、M36及M38所组成。开关晶体管M3X为***在输出镜电流晶体管M34以及输出级联晶体管M38之间，其中开关晶体管M3X的源极耦接于输出镜电流晶体管M34的漏极，开关晶体管M3X的漏极耦接于输出级联晶体管M38的源极，而开关晶体管M3X的栅极则接收控制信号DN；相对地，晶体管M3Y为***在输入镜电流晶体管M32以及输入级联晶体管M36之间，其中晶体管M3Y的源极耦接于输入镜电流晶体管M32的漏极，晶体管M3Y的漏极耦接于输入级联晶体管M36的源极，而晶体管M3Y的栅极则耦接至高电位的电压供应源，即：VDD，从而保持晶体管M3Y于导通状态。输入镜电流晶体管M32的栅极与输出镜电流晶体管M34的栅极耦接在一起，且晶体管M32、M34两者的源极一起耦接至低电位的电压供应源，即：接地(ground)。输出级联晶体管M38的漏极耦接于输出节点325，输入级联晶体管M36的漏极耦接于输入镜电流晶体管M32的栅极，输入级联晶体管M36的漏极则连接参考电流源326，并且级联晶体管M36、M38两者的栅极为耦接在一起，其中晶体管M36、M38两者的栅极电压为由偏压VB1所提供，而偏压VB1的大小必须足以使级联晶体管M36、M38进入导通状态。
P信道的宽幅级联镜电流电路322以类似的方式由晶体管M31、M33、M35及M37所组成。开关晶体管M3A为***在输出镜电流晶体管M33以及输出级联晶体管M37之间，其中开关晶体管M3A的源极耦接于输出镜电流晶体管M33的漏极，开关晶体管M3A的漏极耦接于输出级联晶体管M37的源极，而开关晶体管M3A的栅极则接收控制信号UP；相对地，晶体管M3B为***在输入镜电流晶体管M31以及输入级联晶体管M35之间，其中晶体管M3B的源极耦接于输入镜电流晶体管M31的漏极，晶体管M3B的漏极耦接于输入级联晶体管M35的源极，而晶体管M3B的栅极则耦接至低电位的电压供应源，即：接地，从而保持晶体管M3B于导通状态。输入镜电流晶体管M31的栅极与输出镜电流晶体管M33的栅极耦接在一起，且晶体管M31、M33两者的源极一起耦接至电压供应源VDD。输出级联晶体管M37的漏极于输出节点325耦接输出级联晶体管M38的漏极，输入级联晶体管M35的漏极耦接于输入镜电流晶体管M31的栅极，输入级联晶体管M35的漏极则连接参考电流源327，并且级联晶体管M35、M37两者的栅极为耦接在一起，其中晶体管M35、M37两者的栅极电压为由偏压VB2所提供，而偏压VB2的大小必须足以使级联晶体管M35、M37进入导通状态。
电荷泵电路320因应控制信号UP、DN而导引输出电流ICP流向或离开输出节点325。在控制信号UP作用期间，开关晶体管M3A成为导通状态而让供应电流IREF2的镜电流产生在M33-M37的支路且方向上为进入输出节点325，因此镜电流电路322提供了大体上等于电流IREF2的充电用电流IUP；另一方面，在控制信号DN作用期间，开关晶体管M3X成为导通状态而让供应电流IREF1的镜电流产生在M34-M38的支路且方向上为离开输出节点325，因此镜电流电路324汲取了大体上等于电流IREF1的放电用电流IDN。以输出节点325而言，输出电流ICP由充电用电流IUP与放电用电流IDN两者所形成。
引进级联晶体管的目的在于增加镜电流电路322、324的输出阻抗，如此会让输出电流ICP的变动较不受输出电压的影响且增加了产生输出电流ICP用的电压范围，特别是开关晶体管M3A和M3X为分别以级联(cascode)的方式耦接到晶体管M37和M38而不是直接连接输出节点325，所以输出节点325可以因此隔绝开关运作的交换噪声。再者，依据本发明的配置，电荷泵电路320之中的每个输出镜电流晶体管其有效栅-源极电压可得到良好匹配，造成更为精确的电流匹配结果。经由模拟和分析显示：本发明的电荷泵电路320相较于第6,160,432号美国专利公开的电荷泵电路，仅会在寄生电容上累积少量的电荷，因此有效的缩短了开启(turn-on)时间。图4所示的模拟结果比较了本发明及现有技术，电荷泵电路的交换速度为仿真在125MHz，图中本发明的输出电流为以实线绘制而第6,160,432号美国专利的输出电流则以虚线绘制，图4清楚的显示本发明的开启时间大约是现有技术所需的一半，故本发明相较于现有技术将更能提供一种具有高交换速度、低交换噪声及较佳电流匹配特性的电荷泵电路。
图5所示为根据本发明第二实施例的电荷泵电路520，包括了充电用的镜电流电路522及其相关的开关晶体管M5A，在M51-M55支路中的晶体管M5B则为用来搭配开关晶体管M5A。电荷泵电路520还包括放电用的镜电流电路524及其相关的开关晶体管M5X，同样地，在M52-M56支路中的晶体管M5Y则为用来搭配开关晶体管M3X。镜电流电路522及524两者均耦接于提供供应电流IREF的参考电流源526。充电用的镜电流电路522之中的晶体管及其相关的晶体管M5B、开关晶体管M5A均为P型金属氧化物半导体晶体管；反之，充电用的镜电流电路524之中的晶体管及其相关的晶体管M5Y、开关晶体管M5X则为N型金属氧化物半导体晶体管。
根据本发明，镜电流电路522和524为以宽幅型级联式的镜电流电路为较佳，其具备了高输出阻抗特性而不会严重限缩信号的幅度。N信道的宽幅级联镜电流电路524由晶体管M52、M54、M56及M58所组成。开关晶体管M5X为***在输出镜电流晶体管M54以及输出级联晶体管M58之间，其中开关晶体管M5X的源极耦接于输出镜电流晶体管M54的漏极，开关晶体管M5X的漏极耦接于输出级联晶体管M58的源极，而开关晶体管M5X的栅极则接收控制信号DN；相对地，晶体管M5Y为***在输入镜电流晶体管M52以及输入级联晶体管M56之间，其中晶体管M5Y的源极耦接于输入镜电流晶体管M52的漏极，晶体管M5Y的漏极耦接于输入级联晶体管M56的源极，而晶体管M5Y的栅极则耦接至高电位的电压供应源，即：VDD，从而常保持晶体管M5Y于导通状态。输入镜电流晶体管M52的栅极与输出镜电流晶体管M54的栅极耦接在一起，且晶体管M52、M54两者的源极一起耦接至低电位的电压供应源，即：接地。输出级联晶体管M58的漏极耦接于输出节点525，输入级联晶体管M56的漏极耦接于输入镜电流晶体管M52的栅极，输入级联晶体管M56的漏极则连接参考电流源526，并且级联晶体管M56、M58两者的栅极为耦接在一起，其中晶体管M56、M58两者的栅极电压为由偏压VB1所提供，而偏压VB1的大小必须足以使级联晶体管M56、M58进入导通状态。
P信道的宽幅级联镜电流电路522以类似的方式由晶体管M51、M53、M55及M57所组成。开关晶体管M5A为***在输出镜电流晶体管M53以及输出级联晶体管M57之间，其中开关晶体管M5A的源极耦接于输出镜电流晶体管M153的漏极，开关晶体管M5A的漏极耦接于输出级联晶体管M57的源极，而开关晶体管M5A的栅极则接收控制信号UP；相对地，晶体管M5B为***在输入镜电流晶体管M51以及输入级联晶体管M55之间，其中晶体管M5B的源极耦接于输入镜电流晶体管M51的漏极，晶体管M5B的漏极耦接于输入级联晶体管M55的源极，而晶体管M5B的栅极则耦接至低电位的电压供应源，即：接地，从而常保持晶体管M5B于导通状态。输入镜电流晶体管M51的栅极与输出镜电流晶体管M53的栅极耦接在一起，且晶体管M51、M53两者的源极一起耦接至电压供应源VDD。输出级联晶体管M57的漏极于输出节点525耦接输出级联晶体管M58的漏极，输入级联晶体管M55的漏极耦接于输入镜电流晶体管M51的栅极，输入级联晶体管M55的漏极则连接相同的参考电流源526，并且级联晶体管M55、M57两者的栅极为耦接在一起，其中晶体管M55、M57两者的栅极电压为由偏压VB2所提供，而偏压VB2的大小必须足以使级联晶体管M55、M57进入导通状态。
电荷泵电路520因应控制信号UP、DN而导引输出电流ICP流向或离开输出节点525。在控制信号UP作用期间，开关晶体管M5A成为导通状态而让供应电流IREF的镜电流产生在M53-M57的支路且方向上为进入输出节点525，因此镜电流电路522提供了大体上等于电流IREF的充电用电流IUP；另一方面，在控制信号DN作用期间，开关晶体管M5X成为导通状态而让供应电流IREF的镜电流产生在M54-M58的支路且方向上为离开输出节点525，因此镜电流电路524汲取了大体上等于电流IREF的放电用电流IDN。以输出节点525而言，输出电流ICP由充电用电流IUP与放电用电流IDN两者所形成。值得注意的是：熟悉本技术的人员当能按照本发明所教示的原则，参考其它的晶体管技术来实施图3、5中所示范的晶体管。
虽然本发明已以一具体实施例公开如上，然其仅为了易于说明本发明的技术内容，而并非将本发明狭义地限定于该实施例，任何本领域的普通技术人员，在不脱离本发明的精神和范围内，当可作一些变动与修改，因此本发明的保护范围当视后附的申请专利范围所界定者为准。
Claims (14)
1.一种电荷泵电路，其特征在于，至少包含：
一输出节点；
一第一级联镜电流电路，耦接一第一参考电流源以产生一第一镜电流，其至少包含：
一第一输出镜电流晶体管以及一第一输出级联晶体管；
一第一输入镜电流晶体管，其栅极耦接在所述第一输出镜电流晶体管的栅极，其源极接地；以及
一第一输入级联晶体管，其栅极耦接在所述第一输出级联晶体管的栅极，其漏极耦接在所述第一参考电流源；
一第二级联镜电流电路，耦接一第二参考电流源以产生一第二镜电流，其至少包含：
一第二输出镜电流晶体管以及一第二输出级联晶体管，该第二输出级联晶体管耦接该第一输出级联晶体管于该输出节点；
一第二输入镜电流晶体管，其栅极耦接在所述第二输出镜电流晶体管的栅极，其源极耦接一电压源；以及
一第二输入级联晶体管，其栅极耦接在所述第二输出级联晶体管的栅极，其漏极耦接所述第二参考电流源；
一第一开关晶体管，于一第一控制信号作用期间，该第一开关晶体管成为导通状态而使该第一镜电流通过该输出节点，其中该第一开关晶体管的源极耦接该第一输出镜电流晶体管的漏极，该第一开关晶体管的漏极耦接该第一输出级联晶体管的源极，而该第一开关晶体管的栅极则接收该第一控制信号；以及
一第二开关晶体管，于一第二控制信号作用期间，该第二开关晶体管成为导通状态而使该第二镜电流通过该输出节点，其中该第二开关晶体管的源极耦接该第二输出镜电流晶体管的漏极，该第二开关晶体管的漏极耦接该第二输出级联晶体管的源极，而该第二开关晶体管的栅极则接收该第二控制信号；其中：
所述第一输入级联晶体管的漏极则耦接于所述第一输入镜电流晶体管的栅极；以及，
所述第二输入级联晶体管的漏极则耦接所述第二输入镜电流晶体管的栅极。
2.如权利要求1所述的电荷泵电路，其特征在于，
所述第一输出镜电流晶体管、所述第一输出级联晶体管和所述第一开关晶体管为N型金属氧化物半导体晶体管；且
所述第二输出镜电流晶体管、所述第二输出级联晶体管和所述第二开关晶体管为P型金属氧化物半导体晶体管。
3.如权利要求2所述的电荷泵电路，其特征在于，
所述第一输出镜电流晶体管的源极则予以接地；
所述第一输出级联晶体管的漏极则耦接于所述输出节点；
所述第二输出镜电流晶体管的源极则耦接于所述电压供应源；且
所述第二输出级联晶体管的漏极则耦接所述第一输出级联晶体管于所述输出节点。
4.如权利要求1所述的电荷泵电路，其特征在于，所述第、第二级联镜电流电路为宽幅型级联式的镜电流电路，具备高输出阻抗特性。
5.如权利要求4所述的电荷泵电路，其特征在于，
所述第一输入镜电流晶体管以及所述第一输入级联晶体管为N型金属氧化物半导体晶体管；且
所述第二输入镜电流晶体管以及所述第二输入级联晶体管为P型金属氧化物半导体晶体管。
6.一种高速、低噪声的电荷泵电路，其特征在于，至少包含：
一输出节点；
一参考电流源，用来提供一供应电流；
一第一级联镜电流电路，耦接该参考电流源以便由该供应电流来产生一第一镜电流，其至少包含：
一第一输出镜电流晶体管以及一第一输出级联晶体管；
一第一输入镜电流晶体管，其栅极耦接在所述第一输出镜电流晶体管的栅极，其源极耦接一第一电压供应源；以及
一第一输入级联晶体管，其栅极耦接在所述第一输出级联晶体管的栅极，其漏极耦接所述参考电流源；
一第二级联镜电流电路，耦接该参考电流源以便由该供应电流来产生一第二镜电流，其至少包含：
一第二输出镜电流晶体管以及一第二输出级联晶体管，该第二输出级联晶体管耦接该第一输出级联晶体管于该输出节点；
一第二输入镜电流晶体管，其栅极耦接在所述第二输出镜电流晶体管的栅极，其源极耦接一第二电压供应源；以及
一第二输入级联晶体管，其栅极耦接在所述第二输出级联晶体管的栅极，其漏极耦接所述参考电流源；
一第一开关晶体管，***在该第一输出镜电流晶体管以及该第一输出级联晶体管之间，该第一开关晶体管于一第一控制信号作用期间成为导通状态，致使该第一镜电流通过该输出节点；以及
一第二开关晶体管，***在该第二输出镜电流晶体管以及该第二输出级联晶体管之间，该第二开关晶体管于一第二控制信号作用期间成为导通状态，致使该第二镜电流通过该输出节点；其中：
所述第一输入级联晶体管的漏极则耦接于所述第一输入镜电流晶体管的栅极；以及，
所述第二输入级联晶体管的漏极则耦接所述第二输入镜电流晶体管的栅极。
7.如权利要求6所述的电荷泵电路，其特征在于，
所述第一开关晶体管的源极耦接所述第一输出镜电流晶体管，所述第一开关晶体管的漏极耦接所述第一输出级联晶体管，所述第一开关晶体管的栅极则接收所述第一控制信号；且
所述第二开关晶体管的源极耦接所述第二输出镜电流晶体管，所述第二开关晶体管的漏极耦接所述第二输出级联晶体管，所述第二开关晶体管的栅极则接收所述第二控制信号。
8.如权利要求7所述的电荷泵电路，其特征在于，
所述第一输出镜电流晶体管、所述第一输出级联晶体管和所述第一开关晶体管为N型金属氧化物半导体晶体管；且
所述第二输出镜电流晶体管、所述第二输出级联晶体管和所述第二开关晶体管为P型金属氧化物半导体晶体管。
9.如权利要求7所述的电荷泵电路，其特征在于，
所述第一输出镜电流晶体管的漏极耦接于所述第一开关晶体管的源极，所述第一输出镜电流晶体管的源极则耦接于所述第一电压供应源；
所述第一输出级联晶体管的源极耦接于所述第一开关晶体管的漏极，所述第一输出级联晶体管的漏极则耦接于所述输出节点；
所述第二输出镜电流晶体管的漏极耦接于所述第二开关晶体管的源极，所述第二输出镜电流晶体管的源极则耦接于所述第二电压供应源；且
所述第二输出级联晶体管的源极耦接于所述第二开关晶体管的漏极，所述第二输出级联晶体管的漏极则耦接所述第一输出级联晶体管于所述输出节点。
10.如权利要求7所述的电荷泵电路，其特征在于，所述第一、第二级联镜电流电路为宽幅型级联式的镜电流电路，具备高输出阻抗特性。
11.如权利要求10所述的电荷泵电路，其特征在于，
所述第一输入镜电流晶体管以及所述第一输入级联晶体管为N型金属氧化物半导体晶体管；且
所述第二输入镜电流晶体管以及所述第二输入级联晶体管为P型金属氧化物半导体晶体管。
12.一种电荷泵电路，具有一输出节点，其特征在于，该电路至少包含：
一第一级联镜电流电路，耦接于一参考电流源，用来产生一第一镜电流，其至少包含：
一第一输出镜电流晶体管以及一第一输出级联晶体管；
一第一输入镜电流晶体管，其栅极耦接在所述第一输出镜电流晶体管的栅极，而其源极耦接一电压供应源；以及
一第一输入级联晶体管，其栅极耦接在所述第一输出级联晶体管的栅极，而其漏极则耦接于所述第一输入镜电流晶体管的栅极和所述参考电流源；
一第一开关晶体管，***在该第一输出镜电流晶体管以及该第一输出级联晶体管之间，其接收一第一控制信号，在该第一控制信号作用期间，该第一开关晶体管成为导通状态而让该第一镜电流通过该输出节点；
一第二级联镜电流电路，耦接该第一级联镜电流电路于该输出节点，用来产生一第二镜电流；
一第二开关晶体管，接收一第二控制信号，在该第二控制信号作用期间，该第二开关晶体管成为导通状态而让该第二镜电流通过该输出节点；其中：
所述第一输出镜电流晶体管的漏极耦接于所述第一开关晶体管的源极，所述第一输出镜电流晶体管的源极则耦接于所述电压供应源；且
所述第一输出级联晶体管的源极耦接于所述第一开关晶体管的漏极，所述第一输出级联晶体管的漏极则耦接于所述输出节点。
13.如权利要求12所述的电荷泵电路，其特征在于，所述第一开关晶体管的源极耦接所述第一输出镜电流晶体管，所述第一开关晶体管的漏极耦接所述第一输出级联晶体管，所述第一开关晶体管的栅极则接收所述第一控制信号。
14.如权利要求12所述的电荷泵电路，其特征在于，所述第、第二级联镜电流电路为宽幅型级联式的镜电流电路，具备高输出阻抗特性。
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| US7535281B2 (en) * | 2006-09-29 | 2009-05-19 | Micron Technology, Inc. | Reduced time constant charge pump and method for charging a capacitive load |
| KR101394762B1 (ko) * | 2007-01-30 | 2014-05-16 | 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드 | Ｄｌｌ/ｐｌｌ 에서의 위상 시프트 |
| US7514985B2 (en) * | 2007-01-30 | 2009-04-07 | Richwave Technology Corp. | Fast turn on and off speed in PLL cascoded charge pump |
| US7688122B2 (en) * | 2007-02-09 | 2010-03-30 | Fujitsu Limited | Charge pump with cascode biasing |
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| US7705641B2 (en) * | 2008-04-23 | 2010-04-27 | Ralink Technology Corporation | Fast response phase-locked loop charge-pump driven by low voltage input |
| US7944257B2 (en) * | 2009-05-14 | 2011-05-17 | Ralink Technology (Singapore) Corporation | Method and system of optimizing a control system using low voltage and high-speed switching |
| US8193843B1 (en) * | 2009-09-25 | 2012-06-05 | Rf Micro Devices, Inc. | Charge pump tracking circuit for a phase lock loop |
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| CN103066832B (zh) * | 2012-12-07 | 2016-06-22 | 广州慧智微电子有限公司 | 一种能快速启动的电荷泵 |
| CN106301379B (zh) * | 2016-08-17 | 2023-05-05 | 宁波大学 | 一种输出光滑的dac单元电路 |
| US10193560B2 (en) * | 2016-12-28 | 2019-01-29 | Analog Bits Inc. | Method and circuits for charge pump devices of phase-locked loops |
| WO2020215294A1 (zh) * | 2019-04-25 | 2020-10-29 | 华为技术有限公司 | 电荷泵、锁相环电路及时钟控制装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5359296A (en) * | 1993-09-10 | 1994-10-25 | Motorola Inc. | Self-biased cascode current mirror having high voltage swing and low power consumption |
| US6052015A (en) * | 1997-08-27 | 2000-04-18 | U.S. Philips Corporation | Output stage for a low-current charge pump and demodulator integrating such a pump |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2324423B (en) * | 1997-04-16 | 1999-07-21 | Lsi Logic Corp | Charge pump |
| JPH11163696A (ja) * | 1997-11-26 | 1999-06-18 | Fujitsu Ltd | 周波数比較器及びこれを用いたクロック再生回路 |
| JP3510100B2 (ja) * | 1998-02-18 | 2004-03-22 | 富士通株式会社 | カレントミラー回路および該カレントミラー回路を有する半導体集積回路 |
| US6169456B1 (en) * | 1999-01-06 | 2001-01-02 | Stmicroelectronics N.V. | Auto-biasing circuit for current mirrors |
| US6160432A (en) * | 1999-04-30 | 2000-12-12 | Conexant Systems, Inc. | Source-switched or gate-switched charge pump having cascoded output |
| KR100416589B1 (ko) * | 2001-01-06 | 2004-02-05 | 삼성전자주식회사 | 스위칭 특성을 개선하고 누설전류를 감소시키는 전하펌프회로 및 이를 구비하는 위상동기 루프 |
| US6677789B1 (en) * | 2002-09-10 | 2004-01-13 | Nokia Corporation | Rail-to-rail linear charge pump |
-
2003
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-
2004
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5359296A (en) * | 1993-09-10 | 1994-10-25 | Motorola Inc. | Self-biased cascode current mirror having high voltage swing and low power consumption |
| US6052015A (en) * | 1997-08-27 | 2000-04-18 | U.S. Philips Corporation | Output stage for a low-current charge pump and demodulator integrating such a pump |
Also Published As
| Publication number | Publication date |
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| TWI247486B (en) | 2006-01-11 |
| US7005896B2 (en) | 2006-02-28 |
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