CN1279612C - 电路基板和电子机器，以及其制造方法 - Google Patents

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Abstract

本发明的电路基板具有和芯片组件的电极相连的第1电极和第2电极、以及在对应该第1电极和该第2电极的位置形成开口部的第1绝缘层，该第1绝缘层的开口部的形状，至少在该第1电极的边缘部和该第2电极的边缘部当中，位于该芯片组件下方区域不被该第1绝缘层覆盖。

Description

电路基板和电子机器，以及其制造方法
技术领域
本发明是关于电路基板、电子机器、以及前述电路基板和电子机器的制造方法。尤其关于使用无铅(Pb)焊锡合金取代铅-锡共晶焊锡实施焊接的电路基板，以及具有无Pb焊锡连接部的电子机器及其制造方法。
背景技术
以往，在具有安装着2个电极等构造的电子构件(芯片组件)和芯片组件的基板的电子机器中，连接芯片组件的电极和基板的电极时，在将钎焊膏印刷于基板电极后再将构件载置于其上，此时，从该电极面的背侧压附芯片组件和基板连接。
又，目前在日本国内，正在进行替代Sn-37mass％Pb(以下简称为Sn-37Pb)共晶焊锡的焊锡的开发研究，替代焊锡以Sn-3Ag-0.5Cu系为中心，另外，还有在Sn-3Ag-0.5Cu系添加Bi、In等物质的，也采纳Sn-Zn系、Sn-Sb系、Sn-1Ag-57Bi等。
和Sn-37Pb共晶焊锡相比，替代无Pb焊锡的可湿性和熔融分离性较差。而电路基板的配线图案的焊锡的供给，可利用印刷、或按照和图案相同的印刷掩模形状来压印钎焊膏。在使用以往的Sn-37Pb共晶焊锡时，通常电路基板图案和印刷掩模图案是相同的。
发明内容
但是，以压印(印刷)方法等提供电路基板电极的焊锡，将电子构件(半导体装置)压附在基板上进行连接时，存在着回流后会在基板电极的旁边形成不必要的焊锡球这样的问题。
而且，积极地以无铅的无Pb焊锡取代传统的含铅焊锡(例如Sn-37Pb焊锡)供给基板的电极时，更容易产生上述的问题。
这些不必要的焊锡球若在基板电极之间移动，则会成为电性短路事故的原因，也是降低电子机器的可靠性的原因。
本发明目的就在于提供一种电路基板，在将芯片组件或半导体装置安装于基板上时，不会形成不必要的焊锡球。尤其是，提供一种电路基板，使用无Pb焊锡时不会形成不必要的焊锡球。
又，本发明的其它目的，就是提供具有不会形成不必要的焊锡球的连接部且具高可靠性的电子机器。
又，本发明的其它目的，就是提高电子机器的制造方法的成品率。
针对为了实现前述目的而在本申请书中提出的发明，以其中较具代表者为例，进行如下概略说明。
本发明的电路基板具有和芯片组件的电极相连的第1电极和第2电极、以及在对应该第1电极和第2电极的位置设置开口部形成的第1绝缘层。而且，该第1绝缘层的开口部的形状为，至少在该第1电极的边缘部和该第2电极的边缘部当中，位于该芯片组件下方区域不被该第1绝缘层覆盖。
又，本发明的电路基板具有和芯片组件的电极相连的第1电极和第2电极、以及在对应该第1电极和第2电极的位置设置开口部形成的第1绝缘层。而且，在位于该芯片组件的下方的区域内，该第1电极和第1绝缘层之间具有第1间隙部，且该第2电极和第1绝缘层之间具有第2间隙部。
本发明为具有和芯片组件的电极相连的第1电极和第2电极、以及和该第1电极和第2电极电性相连配线的电路基板的制造方法，该方法包括：在基板上形成配线和电极的步骤、在对应该电极的位置上设置开口部在基板上形成第1绝缘层的步骤，并且，该开口部的形成，至少在该第1电极的边缘部和该第2电极的边缘部当中，位于该芯片组件下方的区域不被该第1绝缘层覆盖。
又，电子机器的特征在于上述芯片组件配置在上述电路基板上。
附图说明
图1为传统电路基板的电极构造和不必要的焊锡球形成图。
图2为在本发明电路基板的电极上安装芯片组件时的俯视图和剖面图。
图3为在本发明电路基板的电极上安装大型芯片组件时的俯视图。
图4为在本发明电路基板的电极上安装4电极构造的芯片组件时的俯视图。
图5为在本发明电路基板的电极上安装***电极构造的半导体装置时的俯视图。
图6为在本发明电路基板的电极上安装面阵列式半导体装置时的俯视图。
图7为本发明电子机器的制造步骤的流程图。
图8为本发明的电路基板实例图。
图9为本发明的电路基板实例图。
具体实施方式
以下，结合实施例详细说明本发明。
首先，针对不必要的焊锡残留(不必要的焊锡球)原因等进行各种研讨。
第1图是利用钎焊膏将电子构件(芯片组件)1以焊锡方式安装于电路基板的电极2上(也称为配线图案2)时，出现不必要的焊锡残留9(也称为不必要的焊锡球9)的情形。
具体而言，第1图(a)是利用掩模图案将钎焊膏印刷至电路基板的电极2的情形。第1图(a)表示，在钎焊膏的印刷涂敷尺寸和第1焊料保护膜开口部4(窗口部4)的尺寸大致相同的情形下，对开口部提供焊锡的状态。
此时，利用掩模图案和掩模供给印刷焊锡的区域比焊料保护膜的开口部4稍小且位于内侧，可利用回流炉内的钎焊膏滴垂、和焊锡的少许浸润扩散等使电极2(端子2)整体浸润。
若掩模印刷图案的大小和焊料保护膜的开口部4相同，则在基板和印刷用掩模的位置偏离较大的部位上，焊锡供应部和焊料保护膜的开口部4出现位置偏离，在钎焊膏发生滴垂(过度扩散)时，将无法回到基板电极2而成为出现独立焊锡球残留9的原因。又，掩模图案可使用一般Sn-Pb共晶焊锡所使用的掩模图案。
其次，第1图(b)为将具有金属化电极(例如，Ni/Sn电镀)的2个电极构造的芯片组件1(1608芯片)载置于电极2的情形。
如第1图(b)所示，通常，将2个电极构造的电子构件连接至基板电极时，将电子构件的电极连接在对着基板电极2的内侧。即芯片组件1的电极的连接位置，会较基板电极2稍为靠近内侧。因此，将芯片组件1从其电子构件电极面的背面压附安装时，钎焊膏会从电子构件的下侧(相对的基板电极之间)流出。
第1图(c)为芯片组件1安装于基板电极2上的状态，通过回流炉(回流温度约220℃～约260℃)后，在芯片组件附近形成100～500μm直径的大的不必要的焊锡球9时的外观。又芯片组件1和基板电极2利用焊锡连接部10进行连接。
形成不必要的焊锡球9的原因是在安装电子构件(半导体芯片)时要对电子构件压附，使供给电极2的部分焊锡从电子构件的下方被挤压至非电极2的位置，回流后，无法回到基板电极(垫)上所造成的。
尤其是使用无铅焊锡(例如，Sn-3Ag-0.5Cu、融点：217～221℃)时，因基板电极2(例如Cu电极)上不易形成浸润扩散，和传统含铅焊锡相比，必须对基板电极2提供较多的焊锡。因此，压附芯片组件1时，会超越围绕基板电极2边缘的焊料保护膜，焊锡很容易流出，而使不必要的焊锡球9显著增加。又，虽然无铅焊锡中的Ag、Cu的组成量有若干不同，但也会形成此种焊锡球9。
发明者为了防止产生不必要的焊锡球、焊锡桥，针对电路基板的电极2，研究了各种钎焊膏的印刷掩模形状，终于发现在特定条件下，能够防止不必要的焊锡球的产生。然而，焊锡印刷用掩模和电路基板的位置偏离较大时、或用无铅焊锡时，则无法完全防止焊锡球、焊锡桥等的产生。
在这里，进一步研讨针对焊锡印刷用掩模有少许位置偏离时、和使用无铅焊锡时，不会产生不必要的焊锡球的方法。并且，利用对电路基板的焊料保护膜的设计，可完全防止产生不必要的焊锡球和焊锡桥的产生。以下，参照图面实施具体说明。
又，对不同尺寸的芯片组件1005、2125、3216、3225等，也可以与1608芯片组件相同的方法处理，且在实验中已证实具有相当大的效果，故此处以1608芯片组件为代表实例。
第2图表示在本发明一实例的电路基板上安装芯片组件(电子构件)的状态。第2图(a)为表示芯片组件(1608芯片组件)1、电路基板的电极2(Cu垫图案区域2)、钎焊膏供应区域3、第1焊料保护膜区域4、和第2焊料保护膜区域6(也称为压印保护膜)的关系的平面图。第2图(b)为第2图(a)的平面图的中央部5剖面。
如第2图(a)所示，以往以覆盖基板电极部周围的方式来形成第1绝缘层(第1焊料保护膜)，但在本实施例中，电极部的部分区域并未被第1焊料保护膜4覆盖。
如上所示，基板电极2(Cu垫)的至少一部分未被焊料保护膜区域覆盖，而在电极2和第1焊料保护膜区域4间形成间隙部8，故可在电极2的侧面形成防止钎焊膏滴垂和防止焊锡流出的积存部8。这样，即使钎焊膏流至积存部8，也不会脱离基板电极2的范围，故供给电极的焊锡(供应焊锡)熔融时，由于焊锡的表面张力作用等将流入积存部8的焊锡拉引到基板电极2上的焊锡上而成一体，故不会产生焊锡球。
在安装着电子构件的最终制品状态时，供给基板电极的焊锡的一部分存在于防止焊锡流出的积存部8也可以。即，只要提供给基板电极的焊锡未超过积存部8，就不会产生不必要的焊锡球9和电极间短路。
此外，位于芯片组件1的下侧的电极2区域，最好未被第1焊料保护膜区域覆盖。通常，在具有2个电极以上的芯片组件中，因芯片组件被安装在于电极垫的内侧，内侧(芯片下部)的钎焊膏会被挤压，而在回流时容易出现焊锡外流的情形。因此，如第2图所示，芯片组件具有2个电极时，通过将间隙部8设于相邻的基板电极2的内侧(最好为中央附近)，可防止焊锡流出和防止产生焊锡桥。
而且，不但在相邻的电极垫的内侧设置间隙部8，在载置芯片组件1的区域的侧面部也可设置间隙部8。又，在前面是针对第1焊料保护膜从基板电极2的仅一处突出的形状进行说明，然而，突出部位可以是多处。
又，基板电极2不一定为四角形，也可以为圆形。
下面，针对向电路基板供给焊锡时使用的掩模、和供给的焊锡形状进行说明。
由第2图的焊锡涂敷形状可知，焊锡印刷用金属掩模和供给的焊锡被制成对着相对的电极为凸形图案。将对应芯片组件1的基板的相对电极提供的焊锡量，在电极2相对的方向应少些，从基板上面观看基板电极2上的焊锡形状时，最好为凸形形状。即，有意设计将焊锡集中于中央部和集中于积存部8。
采用凹型的金属掩模供应焊锡时，因凹型使焊锡相对于中心轴而朝两侧分开，故两侧的平衡不佳，甚至失去平衡而使芯片朝其中一侧旋转而发生墓碑现象。因此，利用金属掩模的焊锡供应，以集中于芯片中央部的凸形(有各种形状)为佳。其中，前端形状又以端部为平行的凸形最佳。
其次，针对第2绝缘层4(第2焊料保护膜4)进行说明。如第2图所示，至少应在载置着电子构件的区域上的第1焊料保护膜上形成第2焊料保护膜。第8图和第9图是实验时实际的有第1和第2焊料保护膜的电路基板的图。第9图为第8图的电路基板中载置芯片组件的区域(810D周围)的放大图。在第9图的中央有对应2个电极芯片组件的基板电极，对其提供基板电极的焊锡。在电路基板上形成第1焊料保护膜，而在对应2个电极芯片组件的电极之间则形成第2焊料保护膜。又，位于基板电极下方的810D等标志为载置的电子构件的识别标志。
利用此第2焊料保护膜，可防止钎焊膏越过防止焊锡流出的积存部8，以及防止焊锡桥的产生。
第2图中为H形的第2焊料保护膜。通常，在安装芯片组件时，提供的钎焊膏会因为压附芯片组件而被挤压至无芯片组件1的电极端子的部位。故在回流时的表面张力的作用下，会产生不必要的焊锡球9。此现象很容易发生于芯片组件1的侧面区域。
因此，利用在芯片组件的下方以及芯片组件的侧面部周围形成第2焊料保护膜，回流时从基板电极被挤压出来的焊锡因位于可回到基板电极上的距离，故可防止不必要的焊锡球的形成和电极间的短路。
当然，也可在基板电极2的周围整体形成第2焊料保护膜。
其次，针对电路基板的形状进行说明。电路基板的基板电极2(Cu垫)的厚度约为40μm、第1绝缘层(第1焊料保护膜)的厚度约为30±5μm、第2绝缘层(第2焊料保护膜)的厚度约为15±5μm、焊锡的印刷涂敷膜厚度约为150μm。
第2焊料保护膜膜厚度的上限必须为不接触安装第2焊料保护膜的芯片组件1的底面。从基板7的安装面(上面)至芯片组件1的底面的距离(T)，必须大于第1焊料保护膜的厚度(T1)和第2焊料保护膜的厚度(T2)的和(T＞T1+T2)。此时，T是由基板电极2(Cu图案电极)的厚度(T3)和钎焊膏的量(高度：T4)来决定。
因为供应给电极的焊锡的量和基板电极2的厚度等的影响，故无统一的数值，然而，第2焊料保护膜厚度最好为第1焊料保护膜厚度的1/3至2/3。
又，位于芯片组件1的下部，即横切过相对的电极部的第1焊料保护膜和第2焊料保护膜的端部距离约为0.1～0.2mm。又，电极端部边和第1焊料保护膜突出端部边的距离约为0.2～0.3mm。在此范围内，不会形成不必要的焊锡球9和焊锡桥。
其次，针对本实施例的电路基板的制造方法进行说明。
首先，利用印刷或光刻技术在基板上形成配线图案(含电极)。此时，基板可以为陶瓷基板、印刷基板等传统使用的基板。
其次，使用绝缘材料，形成使基板电极开口的第1焊料保护膜。利用印刷法或光刻法形成第1焊料保护膜。印刷法可以较便宜的成本形成焊料保护膜，而光刻法则可形成对应较狭窄间隔的配线图案的焊料保护膜。又，第1焊料保护膜的形状，如前面说明所示，有部分电极2不被覆盖。
形成第1焊料保护膜后，在对应载置于基板上的电子构件(芯片组件)等的位置上，压印识别标志(例如，芯片组件编号等)。
又，必要时，也可形成第2焊料保护膜(压印焊料保护膜)。第2焊料保护膜也可采用印刷法或光刻法中一种方法来形成。
第1焊料保护膜和第2焊料保护膜的形成，有(1)光刻-微影成像蚀刻、(2)微影成像蚀刻(photolithography etching)-印刷、(3)印刷-微影成像蚀刻、(4)印刷-印刷的四种组合。
如其中的(1)和(3)，以微影成像蚀刻法形成第2焊料保护膜时，因可形成微细且精度良好的第2焊料保护膜，故可对应微细的电极图案。然而，第2焊料保护膜的形成步骤中，例如，必须选择适当蚀刻液，避免蚀刻液等破坏第1焊料保护膜。尤其是(1)时，必须改变形成第1焊料保护膜和第2焊料保护膜的绝缘层的材料。
另一方面，(2)和(4)中，用于第2焊料保护膜的蚀刻液和第2焊料保护膜材料的选择就不必十分严格。而且，第2焊料保护膜的厚度可自由变更。然而，印刷法时，则必须准备新的印刷掩模。又，不易实施如光刻技术等微细加工。因此，至少为在位于芯片组件下方的基板电极间形成的第1焊料保护膜时，在芯片组件小型化的场合，则很难以印刷法处理。
另外，在第2图中，以2阶段方式来形成位于Cu图案2间的焊料保护膜，然而，并非一定需要第2焊料保护膜。即，形成第2焊料保护膜的目的，只是为进一步防止已超越第1焊料保护膜的钎焊膏。
前面是针对形成芯片组件1的识别标志的压印步骤和形成第2焊料保护膜的步骤的说明。若第2焊料保护膜使用的材料采用和压印使用的材料相同的材料，可以在同一步骤中形成识别标志和第2焊料保护膜。这样，不必另外设置第2焊料保护膜的形成步骤，却可进一步防止焊锡的流出，且可以较便宜的成本制造高可靠性的配线基板。
发明者在140℃～165℃、1h的条件下实施第1焊料保护膜的固化，然后，在30℃、900～1500mj/cm2、30s的条件下利用紫外线实施第2焊料保护膜的固化，形成电路基板。
第3图为应用于3225大型芯片时的平面图的模式。第2焊料保护膜(压印焊料保护膜)的芯片侧面部涂敷范围，较小的芯片只需涂于芯片端部即可。而较大芯片的涂敷幅度应较广，以便使端部容易发生焊锡滴垂的位置位于焊料保护膜涂敷区域内。
又，位于芯片组件的下部，也即横切过相对电极部的第1焊料保护膜和第2焊料保护膜的端部距离，不论大、小芯片，最好为0.1～0.2mm。
因此，大型芯片的场合，位于芯片组件下方的第2焊料保护膜宽度必然会变大。如果宽度变大，则形成上不必采用第3图所示的H形，而可采用背面相接的コ字形。
大型芯片的场合，因为必须确保充分的焊锡量，而采用在电极(Cu图案)后方的周围涂敷较多量的方式。这样，在电极后方涂敷较多焊锡时，也不会出现不必要的焊锡球残留的情形。
此种防止焊锡球发生、和防止焊锡桥发生的效果，已在1005、2125、3216、3225等从小到大的芯片得到确认。在传统方法中，较大焊锡球残留机率方面，传统的Sn-Pb共晶焊锡虽然低于无Pb焊锡，然而，当条件较差时仍会发生。即，使用本实施例的电路基板，不但对传统Sn-Pb共晶焊锡具有防止不必要的焊锡球的发生和防止电极间短路的效果，对无铅焊锡也有效。
前面是针对具有2个电极的芯片组件进行的说明。然而，本实施例并未限定于此，如第4图所示，也可应用于安装着具有4个电极的芯片组件的基板上，当然也会获得相同的效果。
又，不但可应用于芯片组件，也可应用于如第5图和第6图所示的安装着半导体装置和基板的基板上。第5图表示安装着具有***电极的半导体装置的基板的第1焊料保护膜的形状，第6图则表示安装着具有平面阵列式电极构造的半导体装置的基板的第1焊料保护膜的形状。
有多数的电极的芯片组件和半导体装置时，对应基板电极形成的第1焊料保护膜的开口部，并不一定要相同。例如，如第5图所示，因半导体装置的下方容易产生不必要的焊锡球，故形成第1焊料保护膜时，最好在半导体装置的中央部形成较大的焊锡积存部。
在前面说明的电路基板上载置半导体装置、芯片组件，形成电子机器。第7图为电子机器的制造步骤的流程图。
此时，用于电子机器的电路基板，至少对应芯片组件的电极应具有前述说明所示的第1焊料保护膜形状。又，当然也可采用前述说明的第2焊料保护膜形状。
又，针对载置所有电子构件(芯片组件、半导体装置等)的基板电极以及第1和第2焊料保护膜，也可应用前面说明的电路基板实施例的内容。
本实施例的电子机器，因可防止在电路基板上形成不必要的残留焊锡和焊锡桥，故可提高电子装置的成品率，并提高可靠性。
以上，是依据实施例具体说明本发明者的发明，本发明并未限定为前述实施例，只要在未脱离其要点的范围内，可实施各种变更。
综上，前述实施例所揭示的发明构思归纳如下：
(1)本发明的电路基板具有和芯片组件的电极相连的第1电极和第2电极、在对应该第1电极和该第2电极的位置设置开口部形成的第1绝缘层，其特征为，该第1绝缘层的开口部的形状，至少在该第1电极的边缘部和该第2电极的边缘部当中，位于该芯片组件的下方区域不被该第1绝缘层覆盖。
(2)如前述(1)的电路基板，在前述芯片组件的的下方区域内，前述第1电极和前述第1绝缘层之间具有第1间隙部，前述第2电极和前述第1绝缘层之间具有第2间隙部。
(3)本发明的电路基板具有和芯片组件的电极相连的第1电极和第2电极、在对应该第1电极和第2电极的位置设置开口部的第1绝缘层，其特征为，在该芯片组件的下方区域内，该第1电极和第1绝缘层间具有第1间隙部，且该第2电极和第1绝缘层之间具有第2间隙部。
(4)如前述(2)或(3)的电路基板，前述第1间隙部和前述第2间隙部，是为了防止前述第1电极和前述第2电极的短路设置的。
(5)如前述(2)或(3)的电路基板，前述第1间隙部和前述第2间隙部，是用以积存从前述第1电极和前述第2电极挤压出的焊锡设置的。
(6)如前述(1)或(3)的电路基板，在前述第1绝缘层上的前述第1电极和前述第2电极之间的区域上，具有第2绝缘层。
(7)如前述(6)的电路基板，在前述第1电极和前述第2电极的侧面部形成前述第2绝缘层。
(8)如前述(6)的电路基板，前述第1绝缘层的材料和前述第2绝缘层的材料为不同材料。
(9)如前述(6)的电路基板，前述第2绝缘层的高度为不会接触到载置前述芯片组件时的该芯片组件的下面。
(10)如前述(1)或(3)的电路基板，前述第1电极上有第1钎焊膏，前述第2电极上有第2钎焊膏，该第1钎焊膏和该第2钎焊膏皆为无铅焊锡材料。
(11)如前述(1)或(3)的电路基板，前述第1电极上有第1钎焊膏，前述第2电极上有第2钎焊膏，在前述芯片组件的下方，该第1钎焊膏和该第2钎焊膏为相对突出的形状。
(12)本发明为具有和芯片组件的电极相连的第1电极和第2电极、以及和该第1电极和第2电极电性相连的配线的电路基板制造方法，其特征为，具有在基板上形成配线和电极的步骤、在对应该电极的位置设置开口部的在该基板上形成的第1绝缘层的步骤，又，该开口部，至少在该第1电极的边缘部和该第2电极的边缘部当中，位于该芯片组件的下方的区域不被该第1绝缘层覆盖。
(13)如前述(12)的电路基板制造方法，具有在前述第1绝缘层上的前述第1电极和前述第2电极之间的区域上形成第2绝缘层的步骤。
(14)如前述(13)的电路基板制造方法，以不同方法形成前述第1绝缘层和前述第2绝缘层。
(15)如前述(13)的电路基板制造方法，前述第1绝缘层以微影成像蚀刻法形成，前述第2绝缘层也以微影成像蚀刻法形成。
(16)如前述(13)的电路基板制造方法，前述第1绝缘层以微影成像蚀刻法形成，前述第2绝缘层则以印刷法形成。
(17)如前述(13)的电路基板制造方法，前述第1绝缘层以印刷法形成，前述第2绝缘层以微影成像蚀刻法形成。
(18)如前述(13)的电路基板制造方法，前述第1绝缘层以印刷法形成，前述第2绝缘层也以印刷法形成。
(19)如前述(13)的电路基板制造方法，在前述第2绝缘层的形成步骤中，在基板上形成载置于前述基板上的电子构件的识别标志。
(20)在如前述(1)至(9)的其中任一项的电路基板上载置前述芯片组件的电子机器。
(21)如前述(19)的电子机器，前述电路基板载置着其它半导体装置。
又，本发明为具有钎焊膏涂敷用电极构造的电子电路基板及利用其的电子机器，在形成特定配线图案电极的电路基板上印刷钎焊膏而成的电子电路基板中，焊料保护膜开放部不但位于该配线图案的上方，也在该配线图案的部分外侧，以两极相向对着的方式形成凸形形状。
又，本发明为具有无铅焊锡膏涂敷用电极构造的电子电路基板及利用该电子电路基板的电子机器，在形成特定配线图案电极的电路基板上印刷钎焊膏而成的电子电路基板中，焊料保护膜开放部不但位于该配线图案的上方，也在该配线图案的部分外侧，以两极相向对着的方式形成凸形形状，同时在电极间的中央部和芯片两侧面部，用压印树脂等涂成H形或背面相接コ字形，且其范围最多到芯片的端部为止。
又，本发明为具有无铅焊锡膏涂敷用电极构造的电子电路基板及利用其的电子机器，前述电子电路基板利用金属掩模使焊锡形状成为在相对电极方向上呈凸形、中央部为倒V形、或具有弧度的突出形状，在印刷后，该焊锡形状的周围的焊锡浸润扩大而配线图案也扩大。
利用本专利申请的发明中具代表性者可获得的效果，简单说明如下。
提供一种电路基板，将芯片组件或半导体装置安装于基板上时，不会形成不必要的焊锡球。尤其是，提供一种电路基板，可在使用无Pb焊锡时不会形成不必要的焊锡球。
又，提供具有不会形成不必要的焊锡球的连接部且拥有高可靠性的电子机器。
又，可提高电子机器的制造方法的成品率。

Claims (19)

1、一种电路基板，具有：
基板；
第1电极和第2电极，各自形成于上述基板的表面上并和芯片组件的各自的电极连接；以及
第1绝缘层，形成于基板的上述表面上，具有在对应于该第1电极和该第2电极的位置提供的开口部，其特征在于：
第1电极和第2电极的边缘部具有彼此相对的部分；
每个第1电极和第2电极的边缘部的上述部分与对应于每个第1电极和第2电极的第1绝缘层的开口部在位于上述芯片组件的下方的区域被分开，形成间隙部，同时，每个第1电极和第2电极的边缘部的其他部分被第1绝缘层覆盖；以及
该第1绝缘层的每个开口部具有一形状，其中，第1绝缘层在上述芯片组件的下方区域没有覆盖该第1电极和该第2电极的其中一个对应的边缘部。
2、一种电路基板，具有：
基板；
第1电极和第2电极，各自形成于上述基板的表面上并和芯片组件的各自的电极连接；以及
第1绝缘层，形成于基板的上述表面上，具有提供在对应于该第1电极的位置的第1开口部和提供在对应于该第2电极的位置的第2开口部，其特征在于：
第1电极周围具有第1部分，第2电极周围具有与第1电极的第1部分相对的第2部分；
第1电极周围的第1部分在芯片组件的下方区域与第1绝缘层的第1开口部的边缘分开，同时，第1电极周围的其他部分被第1绝缘层覆盖；
第2电极周围的第2部分在芯片组件的下方区域与第1绝缘层的第1开口部的边缘分开，同时，第2电极周围的其他部分被第1绝缘层覆盖；
该第1电极周围的第1部分和第1绝缘层的第1开口部的边缘之间提供有第1间隙部，该第2电极周围的第2部分和第1绝缘层的第2开口部的边缘之间提供有第2间隙部。
3、根据权利要求2的电路基板，其特征在于：
前述第1间隙部和前述第2间隙部，是为了防止前述第1电极和前述第2电极的短路设置的。
4、根据权利要求2的电路基板，其特征在于：
前述第1间隙部和前述第2间隙部，是用以积存从前述第1电极和前述第2电极挤出的焊锡而设置的。
5、根据权利要求1的电路基板，其特征在于：
第2绝缘层提供在前述第1绝缘层上的、位于前述第1电极和前述第2电极之间的区域上。
6、根据权利要求5的电路基板，其特征在于：
在前述第1电极和前述第2电极的侧面部形成前述第2绝缘层。
7、根据权利要求5的电路基板，其特征在于：
前述第1绝缘层材料与前述第2绝缘层材料为不同的材料。
8、根据权利要求5的电路基板，其特征在于：
当芯片组件安装在基板的表面上使其底面与基板的上述表面相对时，前述第2绝缘层的高度为不会接触到该芯片组件的底面。
9、根据权利要求1的电路基板，其特征在于：
前述第1电极上有第1钎焊膏，前述第2电极上有第2钎焊膏，该第1钎焊膏和该第2钎焊膏皆为无铅焊锡材料。
10、根据权利要求1的电路基板，其特征在于：
前述第1电极上有第1钎焊膏，前述第2电极上有第2钎焊膏，在前述芯片组件的下方该第1钎焊膏和该第2钎焊膏彼此面对的方向上，该第1钎焊膏和该第2钎焊膏为相对突出的形状。
11、一种电路基板的制造方法，该电路基板具有和芯片组件的电极相连的第1电极和第2电极、以及和该第1电极和第2电极电性相连的配线，其特征在于具有步骤：
在基板的一表面上形成配线、第1电极和第2电极，使得第1电极和第2电极各自的边缘部，在将安装在基板的该表面上的芯片组件的下方区域，具有彼此相对的部分；
在该基板上形成第1绝缘层，该第1绝缘层具有提供在相应于第1电极的位置的第1开口部和提供在相应于第2电极的位置的第2开口部；
其中，第1开口部的形成使得，第1绝缘层在该芯片组件的下方区域不覆盖第1电极的边缘部的上述部分，同时，第1绝缘层覆盖第1电极边缘部的除该上述部分以外的其他部分；以及
第2开口部的形成使得，第1绝缘层在该芯片组件的下方区域不覆盖第2电极的边缘部的上述部分，同时，第1绝缘层覆盖第2电极的边缘部的除该上述部分以外的其他部分。
12、根据权利要求11的电路基板的制造方法，其特征在于：
具有在前述第1绝缘层上的前述第1电极和前述第2电极之间的区域上形成第2绝缘层的步骤。
13、根据权利要求12的电路基板的制造方法，其特征在于：
以不同方法形成前述第1绝缘层和前述第2绝缘层。
14、根据权利要求12的电路基板的制造方法，其特征在于：
前述第1绝缘层以微影成像蚀刻法形成，前述第2绝缘层也以微影成像蚀刻法形成。
15、根据权利要求12的电路基板的制造方法，其特征在于：
前述第1绝缘层以微影成像蚀刻法形成，前述第2绝缘层则以印刷法形成。
16、根据权利要求12的电路基板的制造方法，其特征在于：
前述第1绝缘层以印刷法形成，前述第2绝缘层以微影成像蚀刻法形成。
17、根据权利要求12的电路基板的制造方法，其特征在于：
前述第1绝缘层以印刷法形成，前述第2绝缘层也以印刷法形成。
18、根据权利要求12的电路基板的制造方法，其特征在于：
在形成前述第2绝缘层的步骤中，在基板上形成载置于前述基板上的电子构件的识别标志。
19、一种电子机器，其特征在于：
前述芯片组件通过使用不含铅的焊锡焊接在权利要求1中的电路基板上。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050269384A1 (en) * 2004-06-04 2005-12-08 Inventec Corporation Method of preventing flashing between solder pads on circuit board
JP4211986B2 (ja) 2004-12-02 2009-01-21 パナソニック株式会社 プリント基板およびプリント基板の設計方法、ｉｃパッケージの接続端子設計方法、ｉｃパッケージの接続方法
DE112006000153B4 (de) * 2005-03-29 2009-11-26 Murata Mfg. Co., Ltd., Nagaokakyo-shi Anordnung mit einer elektronischen Komponente und einer Schaltungsplatine
JP2006303173A (ja) * 2005-04-20 2006-11-02 Mitsubishi Electric Corp 回路基板デバイスおよびその製造方法
US7967184B2 (en) * 2005-11-16 2011-06-28 Sandisk Corporation Padless substrate for surface mounted components
JP2008041995A (ja) * 2006-08-08 2008-02-21 Yazaki Corp プリント配線基板及びプリント配線基板の製造方法
JP2008060182A (ja) * 2006-08-30 2008-03-13 Hitachi Ltd 車載用電子回路装置
WO2008069714A1 (en) * 2006-12-05 2008-06-12 Telefonaktiebolaget Lm Ericsson (Publ) A surface-mountable waveguide arrangement
JP2008147458A (ja) * 2006-12-11 2008-06-26 Nec Electronics Corp プリント配線板およびその製造方法
TW200938033A (en) * 2008-02-27 2009-09-01 Micro Star Int Co Ltd Printed circuit board and fabrication process capable of increasing the yield rate of lead-free fabrication process
DE102009040022B3 (de) * 2009-09-03 2011-03-24 Beru Ag Verfahren zum Ausbilden einer Schmelzsicherung und Leiterplatte mit Schmelzsicherung
TW201124007A (en) * 2009-12-30 2011-07-01 Au Optronics Corp Substrate and substrate bonding device using the same
KR20120131726A (ko) * 2011-05-26 2012-12-05 삼성전기주식회사 적층형 캐패시터 및 그 제조방법
KR20130073714A (ko) * 2011-12-23 2013-07-03 삼성전자주식회사 반도체 패키지
JP5751245B2 (ja) * 2012-11-30 2015-07-22 Tdk株式会社 チップ部品の実装構造及びこれを用いたモジュール製品
JP6152816B2 (ja) * 2014-03-26 2017-06-28 ソニー株式会社 半導体デバイス、表示パネル、表示装置、電子装置、および、半導体デバイスの製造方法
JP6476871B2 (ja) * 2014-05-22 2019-03-06 株式会社村田製作所 回路基板、蓄電装置、電池パックおよび電子機器
AT516750B1 (de) * 2014-12-18 2016-08-15 Zizala Lichtsysteme Gmbh Verfahren zur Voidreduktion in Lötstellen
JP2017103367A (ja) * 2015-12-02 2017-06-08 ローム株式会社 実装基板およびその製造方法、ならびに、実装基板および電子部品を備えた実装構造
WO2017165525A1 (en) * 2016-03-24 2017-09-28 BOT Home Automation, Inc. Jumpers for pcb design and assembly
CN111684867A (zh) * 2018-02-09 2020-09-18 株式会社村田制作所 电子部件安装基板、电池组及电子设备
US11412616B2 (en) * 2019-03-26 2022-08-09 Canon Kabushiki Kaisha Printed circuit board and electronic device
WO2021019867A1 (ja) * 2019-07-30 2021-02-04 三菱電機株式会社 チップ部品、チップ部品の製造方法、および電子機器の製造方法
JP7215982B2 (ja) * 2019-09-17 2023-01-31 株式会社東芝 プリント基板及びディスク装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4164778A (en) * 1976-07-20 1979-08-14 Matsushita Electric Industrial Co., Ltd. Printed circuit board
US5311405A (en) * 1993-08-02 1994-05-10 Motorola, Inc. Method and apparatus for aligning and attaching a surface mount component
US5410184A (en) * 1993-10-04 1995-04-25 Motorola Microelectronic package comprising tin-copper solder bump interconnections, and method for forming same
DE69621983T2 (de) * 1995-04-07 2002-11-21 Shinko Electric Ind Co Struktur und Verfahren zur Montage eines Halbleiterchips
JP3011233B2 (ja) * 1997-05-02 2000-02-21 日本電気株式会社 半導体パッケージ及びその半導体実装構造
US6084782A (en) * 1997-06-02 2000-07-04 Motorola, Inc. Electronic device having self-aligning solder pad design
US5889655A (en) * 1997-11-26 1999-03-30 Intel Corporation Integrated circuit package substrate with stepped solder mask openings
US6204490B1 (en) * 1998-06-04 2001-03-20 Hitachi, Ltd. Method and apparatus of manufacturing an electronic circuit board
US6169253B1 (en) * 1998-06-08 2001-01-02 Visteon Global Technologies, Inc. Solder resist window configurations for solder paste overprinting
US6316736B1 (en) * 1998-06-08 2001-11-13 Visteon Global Technologies, Inc. Anti-bridging solder ball collection zones
JP2001183687A (ja) * 1999-12-22 2001-07-06 Hitachi Ltd 液晶表示装置

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Publication number Publication date
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