CN1279602C - 形成半导体器件的方法 - Google Patents
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Abstract
本发明公开了一种形成半导体器件的方法。该方法包括在半导体衬底(100)中形成第一阱区域(104)。半导体衬底(100)包括一个处于第一阱区域(104)下面的第一掺杂区域(102)。第一阱区域(104)和第一掺杂区域(102)掺了第一导电类型掺杂物，并且第一阱区域(104)与第一掺杂区域(102)保持电连接。在第一阱区域(104)和第一掺杂区域(102)之间形成一绝缘区域(206)。绝缘区域(206)与第二阱区域(404)保持电连接。绝缘区域(206)和第二阱区域(404)掺了第二导电类型掺杂物。第一导电类型掺杂物与第二导电类型掺杂物相反。在一个实施方案中，第一导电类型掺杂物包括p型掺杂物，而第二导电类型掺杂物包括n型掺杂物。该方法可以进一步包括，在第一阱区域(104)中低于绝缘区域(206)的地方形成第二掺杂区域(310)。可以在绝缘区域(206)的上面形成第一导电类型掺杂剂的第三掺杂区域(312)。该方法可以进一步包括在半导体衬底(100)上形成栅结构(504)，邻近栅结构(504)形成源/漏区(604)并且在栅极结构(504)和源/漏区域(604)下面形成保护电荷再结合区域(610)。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种减少半导体电路中软错误率的方法和结构。
背景技术
半导体存储器产品容易发生数据丢失现象，通常称作软错误。半导体产品中的软错误可能是由于环境辐射改变了储存在半导体电路例如静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)中的电荷总量而产生的。在许多包括SRAM和DRAM的集成电路中，集成电路的逻辑状态依赖于储存电荷的极小的总量。来源于多种源的环境粒子辐射能够改变储存在存储器器件的一个单元或元件中的电荷总量。一般认为软错误率随存储在存储器件的存储节点中的电荷总量而变化。当存储器件的功率供应电压和单元尺寸减小时，存储的电荷总量相应地减小，从而增加了软错误事件的可能性。因此，很值得采用不需要大大增加工艺的成本和复杂性而能够充分减小软错误率的方法和设备。
发明内容
本发明即为满足上述要求而提出。
根据本发明，提供一种形成半导体器件的方法，包括：在半导体晶片(100)中形成第一阱区域(104)，该半导体晶片(100)在位于第一阱区域(104)下面的地方具有第一掺杂区域(102)，其中第一阱区域(104)和第一掺杂区域(102)包括来源于第一导电类型掺杂剂的掺杂剂，该第一导电类型掺杂剂从由p型掺杂剂和n型掺杂剂组成的组中选出，其中，在第一阱区域(104)之下第一掺杂区域(102)中形成绝缘区域(206)之后，第一阱区域(104)与第一掺杂区域(102)电隔离；并且在第一阱区域(104)之下第一掺杂区域(102)中形成该绝缘区域(206)，绝缘区域(206)与第二阱区域(404)在绝缘区域(206)的每一侧上电连接，其中绝缘区域(206)和第二阱区域(404)包括来源于第二导电类型掺杂剂的掺杂剂，并且第二导电类型掺杂剂与第一导电类型掺杂剂相反。
根据本发明的上述方法，其中：绝缘区域(206)的峰值掺杂浓度所处范围近似为1E17-1E19原子/cm3；第二阱区域(404)的峰值掺杂浓度所处范围近似为1E17-1E19原子/cm3；并且进一步包括：在绝缘区域(206)和第一掺杂区域(102)之间形成第二掺杂区域(310)，其中第二掺杂区域(310)包括第一导电类型掺杂剂，并且其中第二掺杂区域(310)的峰值浓度的范围近似为1E17-1E19原子/cm3；并且在绝缘区域(206)上面形成第三掺杂区域(312)，其中第三掺杂区域(312)包括第一导电类型掺杂剂，并且其中第三掺杂区域(312)的峰值浓度的范围近似为1E17-1E19原子/cm3。
根据本发明的上述方法，进一步包括：在半导体晶片(100)上形成栅极结构(504)；邻近栅极结构(504)形成源/漏区域(604)；并且在栅极结构(504)和源/漏区域(604)下面形成保护电荷再结合区域(610)。
根据本发明的上述方法，其中保护电荷再结合区域(610)包括从由氩，硅，锗，氮和氧组成的组中选出的元素。
根据本发明的上述方法，其中保护电荷再结合区域(610)包括氩，而其中用来形成保护电荷再结合区域(610)的离子注入程序具有的剂量所处范围近似为1E12-1E15原子/cm2。
附图说明
本发明通过采用实例的方法来阐明，而且不局限于附图，其中相同的标记表示相同的元件，并且其中：
图1是半导体衬底的部分横截面图；
图2是接着图1中的工序的工序，其中在半导体衬底的选定区域中，在p型衬底中引进n型绝缘层；
图3是接着图2的工序的部分横截面图，其中往半导体衬底中注入第二p型杂质；
图4是接着图3的工序的部分横截面图，其中往半导体衬底除了已引入以上提到杂质的区域外的其它区域中引入第二n型杂质；
图5是接着图4的工序，其中在半导体衬底上制造包括栅结构和源/漏区的晶体管；
图6是接着图5的工序，其中在半导体衬底中引入保护电荷收集层；
图7是接着图6的工序，其中在图5的晶体管的活性栅区形成硅化物区域；
图8是半导体晶片的部分顶视图；以及
图9是图8的半导体晶片的部分横截面图。
本领域技术人员懂得图中的元件是为了简单和清楚而阐明的，不必按照比例来绘制。例如，图中某些元件的尺寸可以相对其他器件来放大，以便于增加对本发明的实施方案的理解。
具体实施方式
现在转向附图，图1描述了半导体晶片100的部分横截面图。更适宜地，半导体衬底(晶片)100包括一单晶硅片或者其它合适的半导体材料。
在描述的实施方案中，晶片100包括第一掺杂区，它是一个p型衬底102的形式，其中在衬底102(构成第一掺杂区)的第一阱区(p阱区)104的每一侧形成场结构106。场结构106可以包括浅沟道绝缘(STI)结构，硅的定位氧化(LOCOS)结构，或者那些在半导体制造领域有见知的人所熟悉的任何其它合适的绝缘结构。虽然半导体衬底102描述的实施方式描述了p型衬底，应当认为本发明适合用在使用包含n型衬底的原始材料的方法中。
图1进一步显示了在半导体衬底102的上表面103上形成的牺牲氧化物层108。形成牺牲氧化物层108是为了把在接下来的步骤中对半导体衬底102的损害降到最小。制造牺牲氧化物层108可以使用热氧化工序或低温淀积工序。
现在转向图2，描述了图1的100晶片进一步的处理。在此描述的实施方式中，以第一注入202，在p阱区域104和半导体衬底102之间的晶片100中引入n型杂质分布(绝缘区域)206。在优选实施方案中，第一注入202是磷注入，它在范围近似为500-1000KeV的能量，剂量近似为1E13到10E13原子/cm2的条件下进行，以使产生的最高杂质浓度在近似为1E17到1E19原子/cm3的范围内。第一注入202适合于正好在半导体衬底102的上表面(主表面)103下形成绝缘区域206。n型绝缘区域206，如在本发明中预期的，用来使p型衬底区域102局部绝缘于p阱区域104。p型衬底102绝缘于p阱区域104，通过提供一电势垒阻止了在衬底102中由于环境辐射产生的电子空穴对(或由于其它机制产生)与接下来在晶片100的p阱区域104中形成的晶体管互相影响，从而有效地减少了软错误率。
如图2所描述的，进行参数204表示的第二注入，以在n型杂质层206邻近形成p型杂质层208。在一个优选实施方案中，第二注入204是硼注入，使用范围近似为100-400KeV的能量，注入剂量近似为1E13到10E13原子/cm2的条件。更好的是，第二注入204使用200KeV的注入能量和3.2E13原子/cm2的注入剂量。第一和第二注入202和204更适宜接着在牺牲氧化物层108上形成的用标号200表示的注入掩模进行。注入掩模200用通常的光刻工序形成，当在晶片100的p阱区域104下面同时开始形成杂质分布206和208时，用来阻止注入202和204穿透衬底102中绝缘(场)区域106下面的区域。在本发明的实施方案中，晶片100用来制造存储器件例如SRAM和DRAM，当在晶片100的存储阵列区域开始形成杂质分布206和208时，注入掩模200可以进一步阻止第一和第二注入在存储器件的边缘区域形成杂质分布。虽然描述的实施方案显示p型衬底102以及描述杂质类型用来作第一和第二注入202和204，但是衬底102可以包括n型衬底，同时第一和第二注入202和204的掺杂类型颠倒，使得第一杂质分布206是p型杂质分布而第二杂质分布是n型杂质分布。另外，在此详述中使用的掺杂物可以延伸到包括来源于元素周期表中同一族掺杂物的其它掺杂物(例如III族掺杂物或者V族掺杂物)。
接着绝缘区域206的形成，从晶片100上清除注入掩模200并且使晶片100进行热处理(退火)使半导体衬底102重新结晶并且激活第一和第二杂质分布206和208。在优选实施方案中，晶片100进行的热处理包括快速热退火，其中半导体衬底102加热到范围近似为900℃到1100℃内的温度持续时间近似范围为5到60秒。在优选实施方案中热处理程序的快速热退火短的持续时间足够激活第一和第二杂质分布206和208，同时阻止杂质分布发生大的重新分布。在另一个实施方案中，热处理可以包括通常的炉子退火。同样在另外一实施方案中，退火可以延迟到下面图4描述的n阱区域404的形成之后。这个实施方案有效降低了处理中退火循环的总次数。
现在转向图3，在晶片100的牺牲氧化物108上形成第二掩模301。第二掩模层301充分地曝光阵列中晶片100与第一掩模层200在图2中描述的工序曝光的区域相同的区域。另外，第二掩模301使器件的边缘区域(例如，无阵列区域)中的p阱区域(没有显示)曝光。接着第二掩模301的形成，在本发明的一实施方案中执行参数302，304，306和308表示的一组注入，用来在衬底102和p阱区域104中引入不同的p型杂质分布。在一实施方式中，执行第三注入302，用来往p型衬底102中引入标号310表示的第二p型杂质分布(掺杂区)。在优选实施方案中，第二p型杂质分布310通过一注入处理获得，其中第二p型分布310的深度大于n型杂质分布206的深度，并且其中杂质分布310的最高浓度所处范围近似为1E17到1E19原子/cm3。p型杂质分布310引起的分布峰值在杂质分布206的峰之下，进一步提高了形成在n型绝缘区域206和p型衬底102之间的p-n结的电势垒特性。如图3中所描述的第四注入304产生第三杂质分布(掺杂区域)312，它与图2的第一杂质分布208结合，导致这样的p型杂质分布，它的峰值浓度的深度低于衬底102的上表面103，并且小于绝缘区域分布206的深度(即，第三杂质分布312高于绝缘区域206)。在优选实施方案中，第四注入过程304是硼注入，使用注入能量处于范围为近似150-250KeV。在优选实施方案中，用作第四注入过程304的注入能量近似等于图2中描述的第二注入过程204中使用的注入能量。在注入过程204和注入过程304中使用相同的注入能量，导致杂质分布312峰值杂质浓度位于杂质分布206峰值杂质浓度之上，并且最好处于约1E17到1E19原子/cm3的范围。在此实施方案中，杂质分布的峰值杂质浓度来源于第二注入工序204和第四注入工序304处于约为的1E17到1E19原子/cm3范围。更可取的是，峰值杂质浓度近似为1E18原子/cm3。第五和第六注入工序306和308适合于伴随着相对低的p型杂质分布的能量注入，以在晶片100的p阱区域104中产生p阱杂质分布314。在具体实施方式中，第五注入过程306是硼注入，使用注入能量处于范围为近似50-150KeV，注入剂量近似为2E12-3E12原子/cm2。更可取的是，第五注入306使用近似为100KeV的注入能量和近似为2.5E12原子/cm2的剂量。在所描述的实施方案中，进一步通过第六注入308形成p阱杂质分布314，它包括在近似为25-75KeV的能量范围内的硼注入和近似为2E12到3E12原子/cm2的注入剂量。在优选实施方案中，第六注入308的能量近似为50KeV而注入剂量近似为2.5E12原子/cm2。在本实施方式中，第五和第六注入306和308的结合产生一个相对一致的p阱杂质分布314，它从晶片100的上表面103延伸到近似为250纳米的深度。
现在转向图4，使用第三掩模步骤在晶片100的牺牲氧化物层108上产生第三掩模400。第三掩模400定义了衬底102的区域，其中引入n型杂质分布以形成晶片100的n阱区域404。在优选实施方案中，n阱区域404的各部分通过绝缘区域206相互电连接。第二杂质分布206的每一侧上的n阱区域404的结合使p阱区域104局部绝缘于p衬底102。p阱104到p衬底102的局部绝缘提供了一个有效的势垒，它充分地阻止了在衬底102中由于环境辐射产生的电子空穴对穿透p阱区域104并影响在那里形成的器件的运行。虽然p阱区域104局部地绝缘于晶片100的阵列区域中的p衬底区域102，每一个p阱区域104都通过p阱接触(在图4中没有显示)与p衬底区域102连接。
转向图8，描述了晶片100的一个区域的顶视图，它说明了在n阱区域404和p阱杂质分布314之间形成的p阱接触区域800。在晶片100除了接触区域800之外的所有区域，n型杂质区域206在p阱杂质分布314下面延伸。然而，在区域800中，第二类型杂质分布206被阻止进入晶片100。在n型杂质分布206缺乏的时候，通常使p阱杂质分布314与p型衬底102电接触。本发明中p阱区域314和p型衬底102之间的电接触有利地减少了每一个p阱杂质分布314的串联电阻并且提供了一个机制，使得每一个p阱杂质分布314与大地保持电接触。
参考图9的部分横截面图，可以看出区域800定义了一个窗口，在那里n型杂质分布206的形成被阻止从而使得p阱杂质分布314能够与p型衬底102电接触。在优选实施方案中，区域800由图2中描述的第一掩模200来定义。换句话说，第一掩模200包括区域800，其中光刻胶阻止第一和第二注入202和204进入下面的衬底中。
现在回到图4，除了在n型杂质分布206的每一侧上形成n阱区域外，注入402在半导体晶片100的阵列和边缘区域为p型晶体管形成n阱区域。在另一个实施方案中，使用另外一个光学工序(没有显示)提供一个分离的注入工序用来控制器件100边缘部分中的n阱的形成。
现在转向图5，描述了晶片100的部分横截面图，它阐述了在图4中描述的注入处理402之后的进一步处理。在图4中的注入402之后，从晶片100上清除掩模层400和牺牲氧化物层108。然后，执行热处理工序以在晶片100的上表面形成栅极氧化物502。通常，栅极氧化物502的氧化物厚度处在约为20-75埃的范围。在栅极氧化物502的形成之后，在栅极氧化物502上形成栅结构504。栅极结构504定义了沟道区506与晶片100的p阱区域104中的源/漏区域508的分界。在一个实施方案中，栅结构504由多晶硅组成。或者，栅结构可以使用包含金属的材料形成，例如难熔金属和它们的合金。在使用淀积层用来形成栅结构504之后，进行掩模和蚀刻处理以使栅结构504形成图案。在栅结构504形成之后，进行再氧化处理，在栅结构504的外部区域形成电介质材料的狭窄区域(由标号510表示)。接着栅结构504的再氧化，把栅结构504作为注入掩模进行源/漏扩充注入，在沟道区域506的每一侧形成源/漏扩充区域512。在优选实施方案中，用来形成源/漏扩充区域512的源/漏扩充注入伴随着n型杂质注入例如磷或砷。在一个实施方案中，可以执行光圈注入，以在p阱区域104的源/漏区域508引入相对轻的掺杂p型杂质分布。
现在转向图6，在栅结构504的侧壁上形成间隔结构602。在一个实施方案中，间隔结构602的形成伴随着氮化硅的化学汽相淀积，接着一各向异性蚀刻处理。间隔结构602的形成后，向p阱区域104的源/漏区域508中引入源/漏杂质分布604，源/漏注入用图6中的标号606表示。更适宜地是，源/漏注入606包括一n型注入，使用剂量足够形成一重型掺杂源/漏区域604(例如，一个掺杂浓度超过1E19原子/cm3近似的源/漏区)。
根据一个实施方案，通过形成一保护电荷收集层610，能够进一步减小软错误率。该电荷收集层610能够与本发明的实施方案一起使用，或者与与传统的半导体器件结构一起，来减少软错误率。保护电荷收集层610引进到p阱区域314中，保护电荷收集层注入用标号608表示。保护电荷收集层610适宜地包括p阱区域104中的杂质分布，它使得由环境辐射产生的电子空穴对的间接再结合变得容易。在一实施方案中，保护电荷收集层(也称作保护电荷再结合区域)610包括处在栅极结构504之下的第一区域和源/漏区域512之下的第二区域。在此实施方案中，处于晶片100的上表面103之下的保护电荷收集层610的第一区域的深度小于第二区域的深度。在一个实施方案中，通过注入杂质例如氩，硅，锗，氮，氧或其它适合使再结合容易的合适的注入元素来制造保护电荷收集层610。保护电荷收集层610注入的合适的剂量在约1E12到1E15原子/cm2的范围之内。根据一个实施方案，保护电荷收集层注入608使用氩注入，剂量在1E13到5E13原子/cm2的范围之内，而能量在约200KeV到800KeV的范围之内。
根据一个实施方案，在源/漏区扩充区512的形成和源/漏区域604的形成之后进行快速热退火。在一个具体的实施方案中，源/漏区扩充区512的快速热退火伴随着一个使用温度近似为950℃的快速热退火，而源/漏区域604的快速热退火适合于伴随着近似为1025℃的退火。源/漏区扩充区512和源/漏杂质分布604的快速热退火激活了相应的杂质分布，并且适宜在退火时间内完成，退火时间足够短，能够阻止p阱杂质分布314发生大的再分布。在一个实施方案中，执行保护电荷收集层注入608可以先于源/漏杂质分布604的快速热退火。在此实施方案中，由保护电荷收集层注入608引起的晶格损伤可以通过快速热退火处理而退火掉。在另一个实施方案中，保护电荷收集层注入608的执行可以接着源/漏区域604的快速热退火之后，以阻止保护电荷收集层610的大的再分布。
现在转向图7，阐明了晶片100进一步的处理。在图7中，源/漏杂质分布604和栅结构504暴露的部分通过在整个晶片表面淀积导电材料例如钴然后在相对低的温度下退火(例如，约400到600℃的温度范围内的温度)而硅化。紧接着硅化退火后，通过通常的蚀刻处理清除与绝缘材料例如氧化物和氮化物保持接触的淀积金属的部分。部分与硅接触的导电材料在退火过程中与硅结合形成导电材料例如CoSi，它不受蚀刻工序影响。接着在近似为700-900℃的温度下进行另一个快速热退火处理。硅化物形成之后，图1-7所描述的半导体制造过程导致器件700的形成，它具有改善的软错误免疫性。通过使p阱区域104和晶片100的p型衬底102局部地绝缘，在衬底102中产生的电子空穴对电绝缘于p阱区域104和器件700的源/漏区域。另外，通过引入一保护电荷收集层610，使p阱区域104中产生的电子空穴对的间接结合变得容易，使得软错误率进一步减少。与通常形成的半导体器件相比，保护电荷收集层610和绝缘n阱/n型杂质分布结构的结合提供了一个减小很大的软错误率。
在前述的说明书中，参照具体的实施方案描述了本发明。然而，不离开如下面的权利要求书所阐明本发明的范围，本领域的技术人员也可以进行各种修改和改变。因此，本详述和图表的意义应该是举例说明而不是限定，所有这样的修改都规定为包含在本发明的范围之内。
好处，其它优势和问题的解决方法在上面都参照具体的实施方案做了描述。然而，这些好处，其它优势，问题的解决方法，以及任何可能导致任何好处，优势或解决方法发生或者更加显著的要素，不应该被认为是任何一个或所有权利要求的首要的，必须的，或基本的特征或要素。这里使用的术语“包括”“包含”以及所有它的变化，都是为了覆盖不唯一的包含，例如包括一系列要素的一个程序，方法，物品或仪器，都不仅仅包括那些要素而且还包括许多其它要素，他们没有明确地列出或本来就是这些程序，方法，物品或仪器所固有的。
Claims (5)
1.一种形成半导体器件的方法，包括：
在半导体晶片(100)中形成第一阱区域(104)，该半导体晶片(100)在位于第一阱区域(104)下面的地方具有第一掺杂区域(102)，其中第一阱区域(104)和第一掺杂区域(102)包括来源于第一导电类型掺杂剂的掺杂剂，该第一导电类型掺杂剂从由p型掺杂剂和n型掺杂剂组成的组中选出，其中，在第一阱区域(104)之下第一掺杂区域(102)中形成绝缘区域(206)之后，第一阱区域(104)与第一掺杂区域(102)电隔离；并且
在第一阱区域(104)之下第一掺杂区域(102)中形成该绝缘区域(206)，绝缘区域(206)与第二阱区域(404)在绝缘区域(206)的每一侧上电连接，其中绝缘区域(206)和第二阱区域(404)包括来源于第二导电类型掺杂剂的掺杂剂，并且第二导电类型掺杂剂与第一导电类型掺杂剂相反。
2.权利要求1中的方法，其中：
绝缘区域(206)的峰值掺杂浓度所处范围近似为1E17-1E19原子/cm3；
第二阱区域(404)的峰值掺杂浓度所处范围近似为1E17-1E19原子/cm3；
并且进一步包括：在绝缘区域(206)和第一掺杂区域(102)之间形成第二掺杂区域(310)，其中第二掺杂区域(310)包括第一导电类型掺杂剂，并且其中第二掺杂区域(310)的峰值浓度的范围近似为1E17-1E19原子/cm3；并且
在绝缘区域(206)上面形成第三掺杂区域(312)，其中第三掺杂区域(312)包括第一导电类型掺杂剂，并且其中第三掺杂区域(312)的峰值浓度的范围近似为1E17-1E19原子/cm3。
3.权利要求1中的方法，进一步包括：
在半导体晶片(100)上形成栅极结构(504)；
邻近栅极结构(504)形成源/漏区域(604)；并且
在栅极结构(504)和源/漏区域(604)下面形成保护电荷再结合区域(610)。
4.权利要求3中的方法，其中保护电荷再结合区域(610)包括从由氩，硅，锗，氮和氧组成的组中选出的元素。
5.权利要求4中的方法，其中保护电荷再结合区域(610)包括氩，而其中用来形成保护电荷再结合区域(610)的离子注入程序具有的剂量所处范围近似为1E12-1E15原子/cm2。
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