FR2839202A1 - Zone active de circuit integre mos - Google Patents

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FR2839202A1
FR2839202A1 FR0205286A FR0205286A FR2839202A1 FR 2839202 A1 FR2839202 A1 FR 2839202A1 FR 0205286 A FR0205286 A FR 0205286A FR 0205286 A FR0205286 A FR 0205286A FR 2839202 A1 FR2839202 A1 FR 2839202A1
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Olivier Menut
Herve Jaouen
Guillaume Bouche
Thomas Skotnicki
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STMicroelectronics SA
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STMicroelectronics SA
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Abstract

L'invention concerne un ensemble de transistors MOS de dimension minimale inférieure à 0, 1 m, comprenant un substrat de silicium (1) dont la surface supérieure est plane. Chaque zone active est délimitée par une couche isolante (25) déposée au-dessus de la surface supérieure du substrat. La partie active (28) de la grille de chaque transistor MOS est formée d'une double couche conductrice, la couche inférieure (23) ayant la même épaisseur que la couche isolante (25) et la couche supérieure (26) s'étendant aussi sur la couche isolante pour former une tête de grille (29).

Description

recuit b).
ZONE ACT[VE DE CIRCUIT INTÉGRÉ MOS
La présente invention concerne le domaine des circuits intégrés comprenant des transistors de type MOS ou circuits intégrés MOS, et plus particulièrement de tels circuits intégrés dans lesquels les dimensions minimales des transistors MOS sont inférieures à 0,1 m (100 nm). Dans un circuit intégré comprenant un grand nombre de transistors MOS, chaque transistor MOS est réalisé dans une zone active séparée des zones actives voisines par une périphérie isolante. Dans les années 70, les premiers circuits intégrés MOS étaient réalisés de la façon représentée schématiquement en figures 1A et 1B qui sont des vues en coupe respectivement réalisoes perpendiculairement à la longueur de grille et le long de la grille. Sur un substrat de silicium monocristallin 1 est formée une couche d'oxyde de champ 2 d'une épaisseur supérieure ou égale au micromètre dans laquelle est ménagée une ouverture 3 constituant une zone active dans laquelle on souhaite réaliser un transistor MOS. A l'époque, la dimension minimale des transistors MOS, c'est-à-dire la longueur de grille d, était supérieure à 8 m. La grille 5 était réalisée en aluminium sur une couche d'oxyde de grille 6. Le métal de grille 5 était utilisé pour réaliser des connexions. On a également représenté en figure 1A, de façon simplifiée, des régions de drain et de source 8 et 9 et des métallisations de drain et de source qui
étaient également réalisées en aluminium.
Cette structure a présenté de nombreux inconvénients dès que l'on a cherché à miniaturiser les transistors MOS, c'est-à-dire à passer à des longueurs de grille inférieures à 3 m. Un premier inconvénient est que deux transistors voisins doivent étre séparés d'une distance relativement importante pour éviter tout perçage sous la couche d'oxyde épais ou oxyde de champ 2. Un deuxième inconvénient est que la couche conductrice formant la grille 5 et la connexion 7 doit franchir une marche en passant au-dessus de l'isolant 2 ce qui constitue une zone de fragilité. Ainsi, quand les dimensions des transistors MOS se sont réduites en deçà de 3 m, on a développé une technologie dite LOCOS selon laquelle l'isolant entre transistors était formé par oxydation du silicium, l'oxyde pénétrant sous la surface supérieure du substrat. Cette structure a été largement utilisée jusqu'à ce que les dimensions des transistors MOS atteignent des valeurs inférieures à 0,35 m. Toutefois, la technologie LOCOS présente divers inconvénients et notamment une mauvaise définition des limites de chaque zone active, liée à la
formation d'un "bac d'oiseau".
Quand on est arrivé à des dimensions de transistors MOS submicroniques, on a été amené à utiliser de nouvelles techniques de définition des zones actives dont la technique
désignce par le sigle "STI", de l'anglais "Shallow Trench Isola-
tion" ou isolement par tranchées peu profondes.
Une structure de transistors MOS à isolement de type STI est illustrée en figures 2A et 2B, la figure 2A étant une vue en coupe schématique perpendiculairement à la longueur de grille et la figure 2B étant une vue en coupe le long de la grille. Selon la technologie STI, on creuse dans un substrat de silicium 1 des tranchées peu profondes 11 qui sont remplies d'oxyde de silicium. Ces tranchées entourent des zones actives 13 dont chacune comprend un transistor MOS comportant une grille sur un isolant de grille 16. On a également représenté en figure 2A, de façon simplifiée, des régions de drain et de source 17, 18.
Dans la vue en coupe de la figure 2B, on voit un avan-
tage de la technologie dite STI qui est que la tête 19 de la grille 15 est pratiquement dans le méme plan que cette grille 15 et n'a pas à franchir de marche. Un autre avantage de la techno logie STI se voit en figure 2A: les tranchées 11 sont plus profondes que les régions de source et de drain 17 et 18 (de méme en technologie LOCOS, la pénétration de 1'oxyde sous la surface de silicium était de préférence plus grande que la profondeur des régions de source et de drain). Ainsi, l'isole ment entre transistors adjacents est plus efficace puisque des
courants parasites susceptibles de circuler entre deux transis-
tors voisins doivent suivre un trajet plus grand, ce trajet comprenant une portion de trajet vertical. La technologie STI a donné des résultats très satisfaisants dans la réalisation de transistors MOS pouvant avoir des longueurs de grille minimales
allant jusqu'à 0,1 m.
Toutefois, en deçà de cette dimension, il se pose divers problémes. L'un de ces problémes est que l'on ne peut pas réduire indéfiniment la largeur des tranchées tout en remplis sant de façon satisfaisante ces tranchéss d'un isolant plana risé. On est donc amené à prévoir des zones isolantes entre transistors voisins plus larges que ce qui est nécessaire, d'o il résulte une perte de surface. De plus, le creusement des
tranchées peut perturber la surface cristalline du substrat.
Ainsi, un objet de la présente invention est de prévoir une nouvelle technologie d'isolement entre transistors MOS dans un circuit intogré qui pallie les divers inconvénients des techniques antérieures et qui est adaptée à la réal i sat ion de transistors MOS dont la longueur de grille est inférieure à
0,1 m.
Un autre objet de la présente invention est plus particulièrement de réaliser des transistors MOS dont les
caissons sont auto-alignés sur les zones actives.
Un autre objet de la présente invention est de prévoir un procédé de fabrication de transistors MOS dans lequel la
grille est auto-alignée au centre de la zone active.
Pour atteindre ces objets, la présente invention prévoit un ensemble de transistors MOS de dimension minimale inférieure à 0,1 m, comprenant un substrat de silicium dont la surface supérieure est plane. Chaque zone active est délimitée par une couche isolante déposée au-dessus de la surface
supérieure du substrat.
Selon un mode de réalisation de la présente invention, la partie active de la grille de chaque transistor MOS est formée d'une double couche conductrice, la couche inférieure ayant la méme épaisseur que la couche isolante et la couche supérieure s'étendant aussi sur la couche isolante pour former
une tête de grille.
Selon un mode de réalisation de la présente invention, la double couche conductrice est constituée de deux couches de
silicium polycristallin.
Selon un mode de réalisation de la présente invention,
la couche isolante est en nitrure de silicium.
La présente invention prévoit aussi un procédé de fabrication d'un ensemble de transistors MOS, comprenant les étapes suivantes: a) former sur un substrat de silicium une couche d'isolant de grille; b) former sur la couche d'isolant de grille des blocs d'un premier matériau conducteur correspondant aux emplacements o l'on veut former des zones actives de transistors MOS; c) remplir les espaces entre les blocs d'une couche isolante; d) déposer une couche d'un deuxième matériau conduc teur; et s e) graver le deuxi maL6riau conducLeur eL le premier matAriau conducteur pour tormer les grilles et les tAtes de
gr111e des transistors OS.
Selon un mode de rdalisation de la pr6sente invention, le procdA c e raod, entre les Atapes c) et d), les ALapes consis- tant dAlimiter des transistors MOS d'un type de conductivit
donnA par une couche de rAsine prdsenLant des ouvertures d6bor-
dant par rapport la pAripb6rie des blocs; et procAder une implantation de caisson, le mat6riau de la couche isolante ayant un pouvoir d'arrAt trAs supArieur celui du premier mat6riau conducteur. Selon un mode de rdalisation de la prAsente invention, 1' implantation de caisson est ralise en deux temps, une premire implantaLion Atant rdalise une Anergie plus impor tante que la deuxi implantation qui tournit une couche depe
de surtace.
Selon un mode de rdalisation de la prAsente invention, la tormation de blocs d'un premier matAriau dAtinit des zones lAgAr _ nt plus petites que les zones actives, et 1'6tape e) comprend les Atapes consistant prvoir un masque comprenant une ouverture lAgAr _ nt plus grande gue lesdits blocs, cette
ouverture Atant traverse par une port10n de masque correspon-
dant au contour de la grille; graver les matriaux conducteurs pour dAtinir la grille; et Aliminer 1'isolant confo=mment
l'ouverture du masque.
Selon un mode de rdalisation de la prAsente 1nvent10n, le procdA comprend en outre les Atapes consistant masquer les rAgions correspondant la grille et la tAte de grille; et
611miner les parties apparentes du deux1 _ matAriau conducLeur.
Ces dbjets, caractAristigues et avantages, ainsi gue d'auLres de la prAsente invenLion seronL exposs en d6Lail dans
la description suivante de modes de rdalisation particuliers
taite titre non-limitatit en relation avec les tigures joinLes pa=mi lesquelles: les figures 1A et 1B sont des vues en coupe tranever sale et longitudinale illustrant la réalisation d'une zone active selon une technologie utilisée pour des transistors MOS primitifs ayant des longueurs de grille supérieures à 8 m; les figures 2A et 2B sont de s vue s en coupe transver sale et longitudinale illustrant la réalisation d'une zone active par la technologie dite STI; les figures 3, 4, 5 et 6A illustrent des étapes successives de réalisation de zones actives selon la présente invention; la figure 6B est une w e en perspective schématique correspondant à la vue en coupe de la figure 6A; la figure 7 illustre un procédé de formation de caisson selon un aspect de la présente invention; et les figures 8 à 11 illustrent des étapes successives
d'un procédé selon une variante de la présente invention.
La figure 3 est une vue en coupe et en perspective
d'une tranche de silicium 1 revêtue d'une couche mince 20 desti-
née à constituer l'isolant de grille d'un transistor MOS. Cette couche est classiquement en oxyde de silicium mais pourra être en tout matériau choisi pour assurer la fonction d'isolement de
grille, par exemple en un matériau à forte constante diélec-
trique. Au-dessus de la couche d'isolement de grille 2 est déposoe une couche d'un matériau conducteur qui est gravé en
blocs 23 correspondant aux zones dont on veut qu'elles consti-
tuent des zones actives de transistors MOS. Le conducteur 23 sera de façon classique du silicium polycristallin mais pourra être tout conducteur choisi apte à constituer la grille d'un transistor MOS et sélectivement gravable par rapport aux autres
matériaux utilisés.
A une étape suivante illustrée en figure 4, on dépose une couche d'un matériau isolant qui est planarisée, par exemple par un procédé mécanochimique (CMP), pour remplir les inters
tices 25 entre les blocs 23.
A une étape suivante illustrée en figure 5, on dépose une couche uniforme d'un matériau conducteur 26, de préférence identique au matériau conducteur constituant les blocs 23, par exemple du silicium polycristallin. Toutefois, il pourra s'agir de tout matériau conducteur présentant des qualités de gravure sélective compatibles avec les autres étapes du procédé qui
seront décrites ci-après.
A une étape ultérieure illustrée en figure 6A, on grave les couches 26 et 23 selon un masque correspondant au
dessin des grilles et des têtes de grille des transistors MOS.
On forme ainsi dans l' ensemble des couches conductrices 23 et 26
les régions de grille des transistors MOS désignées par la réfé-
rence 28 et des régions de tête de grille désignées par la
référence 29.
La structure obtenue est représentée en demi perspec tive en figure 6B dans laquelle on a utilisé de mêmes références qu'en figure 6A. On voit que les zones actives correspondent au contour des blocs 23 décrits en relation avec la figure 3. La partie de grille 28 proprement dite de chaque transistor MOS 2 0 correspond à deux couches de matériau conducteur gravées en une seule étape dans la couche 26 et dans les blocs 23 (ou en deux
étapes successives mais alignées si les deux matériaux conduc-
teurs sont distincts).
Selon un avantage de la présente invention, la partie
supérieure de la grille 28 et la tête de grille 29 sont consti-
tuées d'une seule couche 26 déposée sur une surface sensiblement plane comme cela est illustré en figure 5. I1 n'y a donc pas de
probléme de passage de marche et la tête de grille 29 est conve-
nablement séparée du substrat par la couche isolante 25 pour
éviter les effets capacitifs.
La dimension latérale de la zone isolante entre deux transistors MOS peut être aussi petite que possible. Elle peut
notamment avoir la dimension minimale imposoe par la structure.
Le fait que la zone située entre deux transistors MOS adjacents ne soit pas creusée ne constitue pas un inconvénient pour des transistors de très petites dimensions car ces transistors sont généralement alimentés sous de très faibles tensions de l'ordre du volt et les risques de perçage entre transistors voisins sont réduits. Selon un autre avantage de la présente invention, aucune étape critique n'est impliquée et le fait notamment que l'on évite de creuser le substrat entraîne que l'on n'y crée pas de contraintes et que la qualité cristalline du silicium 1 sera particulièrement bonne, exempte de dislocations et autres défauts, ce qui contribue également à réduire les risques de
claquage parasite.
A titre d'exemple numérique, et sans que cela ne constitue une limitation de la présente invention, on pourra prévoir un dispositif ayant les dimensions suivantes: - longueur de grille: 80 nm, - longueur de la zone active: 300 nm, - largeur de la zone active: 100 nm, - distance recouverte d'isolant entre zones actives: 100 nm, - épaisseur de la couche isolante 25, par exemple en nitrure de silicium, et des blocs conducteurs 23, par exemple en silicium polycristallin: 50 nm, - épaisseur de la seconde couche conductrice 26, par exemple en silicium polycristallin: 100 nm,
- épaisseur de l'isolant de grille 20: 2 nm.
Une fois obtenue la structure des figures 6A et 6B, on pourra continuer de facon classique les étapes de réalisation d'un transistor MOS, par exemple, en procédant successivement à une implantation faiblement dopée de drain et de source, à la formation d'espaceurs, à l' implantation de régions fortement
dopées de drain et de source, et à la réalisation de contacts.
Bien entendu, à une étape du procédé, par exemple après l'étape illustrée en figure 4, on aura formé dans le substrat 1 des caissons N et P destinés à la formation des transistors à canal P et à canal N. La présente invention, contrairement à un préjugé
couramment admis, ne prévoit pas des isolements de champ péné-
trant sous la surface du substrat, ce qui était considéré comme nécessaire par l'homme de l'art pour des transistors de petite dimension. Selon l'un de ses aspects, la présente invention prévoit, pour des transistors de longueur de grille inférieure à 0,1 m, une technique à dépôt d'isolant de champ au-dessus de la
surface du substrat qui avait été abandonnée pour des transis-
tors MOS de longueur de grille inférieure à 3 m.
Bien que l'on ait mentionné dans la présente descrip tion la fabrication de transistors MOS, il sera clair que le procédé décrit s 'applique à des circuits intégrés MOS comprenant d'autres éléments que des transistors MOS, par exemple des transistors bipolaires ou des points mémoire. Les blocs 23 ou la couche isolante complémentaire 25 pourront être utilisés dans
ces autres éléments, par exemple pour masquer des implantations.
Réalisation de caissons auto-aliqnés La figure 7 illustre un procédé de définition de zones actives de transistors MOS à caissons auto-alignés selon un
aspect de la présente invention.
Comme l'illustre la figure 7, on part de la structure dans l'état illustré à la figure 4 et on la revêt d'une couche de résine 30 ouverte aux endroits o l'on veut former des transistors MOS d'un certain type de conductivité, par exemple des transistors MOS à canal N. Pour cela, il faut former un caisson de type P convenablement dopé. La couche de résine 30 est ouverte de façon à découvrir toutes les zones actives des transistors MOS à canal N que l'on veut former. Les ouvertures dans la résine sont légèrement plus larges que les zones actives correspondantes, c'est-à-dire qu'elles s'arrêtent, comme cela est représenté, sur les zones isolantes 25. Ceci présente un avantage important car il n'est pas nacessaire d'aligner ces
ouvertures de façon précise.
On aura choisi au prénlable un isolant 25 qui a un pouvoir d'arrêt vis-àvis d'une implantation d' ions dopants
nettement plus important que celui de la couche conductrice 23.
C' est par exemple le cas si la couche conductrice est du sili-
cium polycristallin et la couche isolante est du nitrure de silicium, le pouvoir d'arrêt du nitrure de silicium étant sensi blement trois fois plus élevé que celui du silicium polycristal- lin. Toutefois, l'homme de l'art saura choisir d'autres couples
conducteur-isolant présentant des caractéristiques similaires.
On procède alors successivement à une première implan-
tation à une énergie relativement élevée pour implanter une région P1 relativement profonde puis à une deuxième implantation à plus faible énergie pour implanter une région P2 superficielle de dopage soigneusement contrôlé. Après diffusion, on obtiendra une structure comprenant des zones P1 et P2 sensiblement
alignées sur le contour des blocs conducteurs 23.
A titre d'exemple, si le substrat initial a un niveau de dopage de l'ordre de 1015 atomes/cm3, la région profonde P1 aura un niveau de dopage moyen de l'ordre de 1017 atomes/cm3 et la région P2 aura un niveau de dopage de l'ordre de
1018 atomes/cm3.
Une fois les caissons d'un type de conductivité formés, on forme les caissons du type de conductivité opposé et on revient aux étapes de formation de grille et de source et de
drain décrites en relation avec les figures 5 et 6.
Réalisation d'une qrille auto-centrée les figures 8 à 11 illustrent des étapes successives d'un procédé selon une variante de la présente invention. Cette variante propose une alternative aux étapes illustrces en
figures 6A et 6B.
Comme l'illustre la figure 8, après l'étape décrite en figure 5, on forme un masque de grille 30 comportant une ouver ture débordant de tous côtés par rapport au contour du bloc 23 et comportant une partie de masquage 31 traversant l'ouverture
et ayant la forme de la grille que l'on veut former.
Comme l'illustre la figure 9, on grave selon le contour de ce masque la deuxième couche conductrice 26 et la première couche conductrice 23 de façon à former la grille centrale 28 et à dégager la périphérie de l'ouverture dans la couche d'isolement 25 (à l' exception de la portion recouverte
par le raccordement entre la grille et la tête de grille).
Ensuite, comme le représente la figure 10, on procède à une gravore sélective de l'isolant 25 de sorte que la grille se trouve parfaitement centrée au milieu de la zone active,
comme cela est défini par le masque 30.
A l'étape suivante illustrée en figure 11, on a protégé la partie de grille 28 et la partie de tête de grille (non représentée) et éliminé les parties restantes de la
deuxième couche conductrice 26.
Un avantage du procédé selon cette variante de l' invention est qu'il permet de facon simple la réalisation d'une grille auto-centrée sur une zone active et qu'il permet également d'auto-aligner d'autres étapes d'implantation utiles à
la réalisation dun transistor MOS. Par exemple, on pourra ré-
aliser les implantations de drain et de source faiblement dopées (LDD) après l'étape illustrée en figure 9, les implantations de drain et de source plus fortement dopées étant réalisées seulement après l'étape illustrée en figure 11 et la réalisation d'espaceurs. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, divers modes et nombres d'étapes
d' implantation pourront être sélectionnés.

Claims (11)

REVENDICATIONS
1. Ensemble de transistors MOS de dimension minimale
inférieure à 0,1 m, caractérisé en ce qu'il comprend un subs-
trat de silicium (1) dont la surface supérieure est plane et en ce que chaque zone active est délimitée par une couche isolante (25) déposée audessus de la surface supérieure du substrat.
2. Ensemble de transistors MOS selon la revendication 1, caractérisé en ce que la partie active (28) de la grille de
chaque transistor MOS est formée d'une double couche conduc-
trice, la couche inférieure (23) ayant la méme épaisseur que la couche isolante (25) et la couche supérieure (26) s'étendant aussi sur la couche isolante pour former une tête de grille (29).
3. Ensemble de transistors MOS selon la revendication 2, caractérisé en ce que la double couche conductrice (23, 26)
est constituée de deux couches de silicium polycristallin.
4. Ensemble de transistors MOS selon la revendication 1, caractérisé en ce que la couche isolante (25) est en nitrure
de silicium.
5. Procédé de fabrication d'un ensemble de transistors MOS, caractérisé en ce qu'il comprend les étapes suivantes: a) former sur un substrat de silicium (1) une couche d'isolant de grille (20); b) former sur la couche d'isolant de grille (20) des blocs d'un premier matériau conducteur (23) correspondant aux emplacements o l'on veut former des zones actives de transistors MOS; c) remplir les espaces entre les blocs (23) d'une couche isolante (25); d) déposer une couche (26) d'un deuxième matériau conducteur; et e) graver le deuxième matériau conducteur et le premier matériau conducteur pour former les grilles (28) et les têtes de
grille (29) des transistors MOS.
6. Procédé selon la revendication 5, caractérisé en ce que les premier et deuxième matériaux conducteurs (23, 26) sont
du silicium polycristallin.
7. Procédé selon la revendication 5, caractérisé en ce
que la couche isolante (25) est en nitrure de silicium.
8. Procédé selon la revendication 5, caractérisé en ce qu'il comprend, entre les étapes c) et d), les étapes suivantes: délimiter des transistors MOS d'un type de conductivité donné par une couche de résine (30) présentant des ouvertures débordant par rapport à la périphérie des blocs (23); et procéder à une implantation de caisson, le matériau de la couche isolante (25) ayant un pouvoir d'arrêt très supérieur
à celui du premier matériau conducteur (23).
9. Procédé selon la revendication 8, caractérisé en ce que l' implantation de caisson est réalisé en deux temps, une première implantation (P2) étant réalisée à une énergie plus importante que la deuxième implantation (P1) qui fournit une
couche dopée de surface.
10. Procédé selon la revendication 5, dans lequel la formation de blocs (23) d'un premier matériau définit des zones légèrement plus petites que les zones actives, caractérisé en ce que l'étape e) comprend les étapes suivantes: prévoir un masque (30) comprenant une ouverture légère ment plus grande que lesdits blocs, cette ouverture étant traversée par une portion de masque (31) correspondant au contour de la grille; graver les matériaux conducteurs pour définir la grille (28); et éliminer l'isolant conformément à l'ouverture du masque.
11. Procédé selon la revendication 10, caractérisé en ce qu'il comprend en outre les étapes suivantes: masquer les régions correspondant à la grille et à la tête de grille; et éliminer les parties apparentes du deuxième matériau
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