JP3657915B2 - 半導体装置および半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置および半導体装置の製造方法に関する。
【0002】
【従来の技術】
MOS(Metal Oxide Semiconductor)トランジスタを有する集積回路は微細化され、その動作は高速化されている。MOSトランジスタの微細化に伴うパンチスルー等の短チャネル効果を防止するために、ソースおよびドレインの拡散層は比較的浅く形成される。
【0003】
また、MOSトランジスタの動作を高速化させるために、これらの拡散層上にシリサイド層を自己整合的に形成することによって拡散層と金属との接触抵抗を低下させるサリサイド(SALICIDE(Self Aligned Silicide))技術が頻繁に用いられる。サリサイド技術においては、堆積された金属と基板の材料であるシリコンとが反応してシリサイドが形成される。従って、浅く形成されたソースおよびドレインの拡散層上に金属を直接堆積した場合には、シリサイドは、これらの拡散層の下へ突き抜けるように形成されてしまうことがある。それによって、ソースおよびドレインの拡散層と基板との間にリークが生じる。
【0004】
そこで、Elevated Source Drain技術が開発された。Elevated Source Drain技術は、ソースおよびドレインの拡散層上に選択的に形成されたシリコン単結晶層上に金属を堆積してシリサイド層を形成する技術である。このシリコン単結晶層のシリコンが金属と反応してシリサイドを形成するので、シリサイドがソースまたはドレインの拡散層を過度に侵食することがない。それによって、シリサイドがソースまたはドレインの拡散層下へ突き抜けることがない。
【0005】
【発明が解決しようとする課題】
Elevated Source Drain技術においては、シリコンが半導体基板の表面のうちソースおよびドレインの拡散層上に選択的にエピタキシャル成長される。このエピタキシャル成長において充分な膜厚のシリコン単結晶層を得るためには、気相エピタキシャル成長(VPE(Vapor Phase Epitaxy))法では800℃以上の高温の熱処理が必要である。
【0006】
しかし、このような高温の熱処理は、ソースおよびドレインの拡散層内の不純物を熱拡散させてしまう。エピタキシャル成長の工程においてこれらの拡散層が過度に拡散されると、微細化されたMOSトランジスタは短チャネル効果を生じてしまう場合がある。よって、ソースおよびドレインを形成した後に、半導体基板に高温の熱処理を施すことは好ましくない。
【0007】
一方、半導体基板上に非晶質シリコンを堆積した後、約600℃で熱処理を施してシリコンを単結晶化する固相エピタキシャル成長(SPE(Solid Phase Epitaxy))法がある。この固相エピタキシャル成長法によっても、ソースおよびドレインの拡散層上にシリコン単結晶層が形成され得る。このように約600℃という比較的低温での熱処理によれば、ソースおよびドレインの拡散層の熱拡散は問題にならない。
【0008】
しかし、固相エピタキシャル成長法においては、半導体基板の表面にシリコン酸化物が残存するときに、シリコン酸化物上に堆積された非晶質シリコンが単結晶化しない場合が生ずる。それによって、ソースおよびドレインの拡散層上の非晶質シリコンは部分的にしか単結晶化せず、Elevated Source Drain技術に使用できる程度に充分には単結晶化し得ない。かかる場合、半導体基板の表面上に堆積された非晶質シリコンを選択的にエッチングする工程において、ソースおよびドレインの拡散層上にある単結晶化していないシリコンも同時にエッチングされてしまう。従って、Elevated Source Drain技術の効果が充分に得られなくなってしまうという問題があった。
【0009】
特に、ボロン等を不純物として含むp型の半導体基板は酸化され易いので、ボロン等を含むp型の半導体基板の表面に堆積された非晶質シリコンは充分に単結晶化し難い。
【0010】
以下、図面において従来の問題点を示す。
【0011】
図20から図24は、従来の半導体装置の製造方法を工程順に示した半導体基板の拡大断面図である。
【0012】
図20を参照して、半導体基板10に素子分離部30が形成されている。半導体基板10の表面上には、ゲート絶縁膜40が形成され、ゲート絶縁膜40上にゲート電極60が形成されている。ゲート電極60の側壁には側壁保護層85が形成されている。また、半導体基板10には、拡散層70、72がソースおよびドレイン層として形成されている。
【0013】
拡散層70、72における半導体基板10の表面は、その表面上にシリコン単結晶層をエピタキシャル成長させるために露出される。しかし、半導体基板10の表面は、空気と接触することによって酸化されてしまう。従って、シリコン酸化物90が半導体基板10の表面に形成されてしまう。
【0014】
図21を参照して、半導体基板10の表面上およびゲート電極60上に非晶質シリコン層100が堆積される。
【0015】
図22を参照して、非晶質シリコン層100が熱処理される。しかし、半導体基板10の表面と非晶質シリコン層100との間にシリコン酸化物90が存在する。シリコン酸化物90によって、非晶質シリコン層100は部分的に半導体基板10の表面と接触することができない。非晶質シリコン層100は半導体基板10の表面の結晶に沿ってエピタキシャル成長する。よって、非晶質シリコン100に熱処理が施されても、半導体基板10の表面と接触していない非晶質シリコン層100の部分はエピタキシャル成長することができない。したがって、非晶質シリコン層100が熱処理によって変質したシリコン単結晶層120の膜厚や膜質は半導体基板10の表面において均一に形成されない。
【0016】
図23を参照して、シリコン単結晶層と非晶質シリコンまたは多結晶シリコンとの選択比を利用してエッチングを行うと、非晶質シリコン100または非晶質シリコン100から生じた多結晶シリコンはエッチングされ、シリコン単結晶層120は残存する。
【0017】
図24を参照して、その後、金属が半導体基板10上に堆積されシリコンと反応し、シリサイド層130が形成される。シリコン単結晶層120の膜厚が薄い部分においては、堆積された金属は、シリコン単結晶層120のシリコンと反応するだけでなく、拡散層70、72のシリコンと反応する。よって、シリサイド層130の形成のために、拡散層70、72が過度に侵食されてしまう。さらに、シリサイド層130が拡散層70、72を突き抜けてしまうこともある。従って、Elevated Source Drain技術の効果が充分に得られなくなってしまう。
【0018】
そこで、本発明の目的は、ソースおよびドレインの拡散層上にElevated Source Drain技術に充分に使用し得るシリコン単結晶層を比較的低温で形成することができる半導体装置の製造方法を提供することである。
【0019】
また、本発明の目的は、膜厚および膜質が均一なElevated Source Drain技術によるシリサイド層を備え、ソースおよびドレインの拡散層とソースおよびドレイン電極との接触抵抗が低く維持されかつ従来よりも微細化が可能な半導体装置を提供することである。
【0020】
【課題を解決するための手段】
本発明に従った実施の形態による半導体装置は、半導体基板と、該半導体基板の表面上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板に形成されたソース層およびドレイン層となる拡散層と、前記拡散層の上方に形成されたシリサイド層とを備えた半導体装置であって、当該半導体装置の表面に対して垂直な断面において、前記半導体基板の表面と前記シリサイド層を形成するために前記拡散層上に堆積された非晶質層との間の境界を通して注入されたゲルマニウムまたはその同族元素、ヒ素またはその同族元素、ボロンまたはその同族元素、若しくは、アルゴンまたはその同族元素の注入物質濃度ピーク、および、酸素の濃度が最大となる酸素濃度ピークは、前記半導体基板の表面よりも下にある。
【0021】
本発明に従った実施の形態による半導体装置の製造方法は、半導体基板の表面上にゲート絶縁膜を形成するステップと、該ゲート絶縁膜上にゲート電極を形成するステップと、該ゲート電極の両側にある前記半導体基板に自己整合的に拡散層を形成するステップと、前記拡散層における前記半導体基板の表面上に非晶質層を形成する非晶質層形成ステップと、前記半導体基板の表面と前記非晶質層との境界を通して前記半導体基板へ注入物質をイオン注入する注入ステップと、前記半導体基板を600℃以下の温度で熱処理することによって前記非晶質層の一部分を単結晶層にさせる熱処理ステップと、前記単結晶層上に金属をスパッタリングすることによって該単結晶および該金属からシリサイド層を形成するステップと、を具備する。
【0022】
さらに好ましくは、前記半導体基板の表面からの前記酸素濃度ピークの深さまたは前記半導体基板の表面からの前記不活性物質濃度ピークの深さのうちいずれか一方若しくは両方は、前記半導体基板の表面からの前記拡散層の深さよりも浅い。
【0023】
好ましくは、前記半導体基板の単位表面積当たりの前記半導体基板内に含まれる不活性物質濃度は、前記半導体基板の単位表面積当たりの前記半導体基板内に含まれる酸素濃度以上である。
【0024】
好ましくは、本実施の形態による半導体装置は、前記不活性物質は、ゲルマニウムまたはその同族元素、ヒ素またはその同族元素、ボロンまたはその同族元素、若しくは、アルゴンまたはその同族元素である。
【0025】
本実施の形態による半導体装置は、前記ゲート電極の側面を被覆する側面保護層または前記ゲート電極の上面を被覆する上面保護層のうちいずれか一方または両方をさらに備えていてもよい。
【0026】
好ましくは、本実施の形態による半導体装置は、前記拡散層上に形成されたエピタキシャル単結晶層をさらに備え、該エピタキシャル単結晶層上に前記シリサイド層が形成されている。
【0027】
本発明に従った実施の形態による半導体装置の製造方法は、半導体基板の表面上にゲート絶縁膜を形成するステップと、該ゲート絶縁膜上にゲート電極を形成するステップと、該ゲート電極の両側にある前記半導体基板に自己整合的に拡散層を形成するステップと、前記拡散層における前記半導体基板の表面上に非晶質層を形成する非晶質層形成ステップと、前記半導体基板の表面と前記非晶質層との境界を通して前記半導体基板へ不活性物質をイオン注入する注入ステップと、前記半導体基板を比較的低温で熱処理することによって前記非晶質層の一部分を単結晶層にさせる熱処理ステップと、前記単結晶上に金属をスパッタリングすることによって該単結晶および該金属からシリサイド層を形成するステップとを具備する。
【0028】
好ましくは、前記熱処理ステップにおいて、前記非晶質層のうち、前記拡散層上にある非晶質層のみを単結晶層にし、それ以外の非晶質層を非晶質層のまま、若しくは多結晶層にし、
前記熱処理ステップの後、前記非晶質層または前記多結晶層を選択的に除去するエッチングステップをさらに備える。
【0029】
好ましくは、前記不活性物質は、ゲルマニウムまたはその同族元素、ヒ素またはその同族元素、ボロンまたはその同族元素、若しくは、アルゴンまたはその同族元素である。
【0030】
好ましくは、前記熱処理ステップにおいて、前記半導体基板は600℃以下の温度で熱処理される。
【0031】
前記非晶質層形成ステップ以前に、前記ゲート電極の側壁および該ゲート電極の上面を被覆する保護層を形成する保護層形成ステップをさらに具備してもよく、この場合、前記エッチングステップにおいて、前記非晶質層または前記多結晶層は、700℃以上の温度でエッチングされる。
【0032】
【発明の実施の形態】
以下、図面を参照し、本発明による実施の形態を説明する。尚、本実施の形態は本発明を限定するものではない。また、図面は、構成要素をスケールどおりに示すものではない。
【0033】
図1から図10は、本発明に従った第1の実施の形態による半導体装置の製造方法を工程順に示した半導体基板の拡大断面図である。本実施の形態では、p型のMOSトランジスタが形成される。
【0034】
図1を参照して、半導体基板10にヒ素またはリン等の不純物を注入し、熱処理することによって、n型ウェル領域20が形成される。本実施の形態においては、n型ウェル領域20の半導体基板10の表面12からの深さは約1μmである。
【0035】
次に、所定の領域に酸化物を埋め込み、素子分離部30が形成される。本実施の形態において、素子分離部30は、STI(Shallow Trench Isolation)法により形成される。半導体基板10の表面12からの素子分離部30の深さは約400nmである。
【0036】
図2を参照して、次に、基板保護酸化膜48が半導体基板10の表面12に形成される。基板保護酸化膜48は続くチャネルイオン注入58の衝撃から基板を保護するために設けられる。本実施の形態において、基板保護酸化膜48の厚みは約10nmである。さらに、MOSトランジスタのしきい値電圧を調節するチャネルイオン注入58が行われる。
【0037】
図3を参照して、次に、基板保護酸化膜48を除去し、その後、ゲート絶縁膜40が半導体基板10の表面12に形成される。ゲート絶縁膜40の厚みは約数nmである。ゲート絶縁膜は、シリコン酸化膜でもよいが、シリコン酸化膜に窒素が数%含まれたオキシナイトライド膜、TaO2、ZrOx、HfOx(xは正の整数)等の高誘電体を用いてもよい。
【0038】
次に、多結晶シリコンが、例えば、CVD(Chemical Vapor Deposition)法等を用いて、ゲート絶縁膜40上に堆積される。その後、フォトリソグラフィ技術を用いて、堆積された多結晶シリコンをパターニングすることによって、ゲート電極60が形成される。本実施の形態において、ゲート電極60の厚みは約150nmである。
【0039】
図4を参照して、次に、拡散層70を形成するためにイオン注入75が行われる。拡散層70は、ゲート絶縁膜40を通して半導体基板10の表面12へ注入され、ゲート電極60の両側に自己整合的に形成される。
【0040】
拡散層70は、ソース層またはドレイン層として用いられる拡散層であり、LDD(Lightly Doped Drain)構造としてよい。本実施の形態によれば、拡散層70は、ソース層またはドレイン層を二重にしたLDD構造にするためのエクステンション層として用いられる。ソース層およびドレイン層をLDD構造にすることによって、ホットエレクトロンの発生を抑制し、短チャネル効果が防止される。
【0041】
本実施の形態において、エクステンション・イオン注入75に用いられる不純物は、例えば、ボロン等である。ボロンの注入量は、例えば、約5×1014cm−2であり、注入エネルギーは、例えば、約10keVである。よって、拡散層70は、p型の導電性を有する。拡散層70の表面12からの深さは約40nmである。
【0042】
次に、シリコン酸化膜が表面12およびゲート電極60を被覆するように堆積され、さらに、その上にシリコン窒化膜が堆積される。これらのシリコン酸化膜およびシリコン窒化膜は、ともに、例えば、LP−CVD法等によって堆積される。シリコン酸化膜は、ライナ(liner)層として、シリコン窒化膜をエッチングする際のエッチングストッパとしての役割を有する。
【0043】
図5を参照して、シリコン窒化膜およびシリコン酸化膜はエッチングされ、ゲート電極60の側壁に、それぞれ側壁ライナ層80および側壁保護層85として残置される。側壁ライナ層80および側壁保護層85の厚さは、例えば、それぞれ約5nmおよび約50nmである。
【0044】
側壁ライナ層80および側壁保護層85は、ゲート電極60の側壁を保護し、かつソースおよびドレインの拡散層72を形成するためのイオン注入におけるスペーサとしても作用する。即ち、ソースおよびドレインの拡散層72は、側壁保護層85によって自己整合的に形成される。それによって、拡散層70および拡散層72はLDD構造を形成する。本実施の形態において、拡散層72の深さは、約50nmである。
【0045】
これらのシリコン酸化膜およびシリコン窒化膜が除去された後、半導体基板10の表面12上の拡散層70または拡散層72は露出される。半導体基板10の表面12の結晶面を露出させることによって、シリコン単結晶層が表面12上にエピタキシャル成長され得る。
【0046】
一方で、半導体基板10の表面12の結晶面が空気中に晒されることによって、表面12のシリコンが酸化され、シリコン酸化物90が生成してしまう。
【0047】
図6を参照して、次に、露出された表面12上およびゲート電極60上に非晶質シリコン層100が堆積される。非晶質シリコン100は、例えば、LP−CVD法等によってシラン(SiH4)等を用いて約600℃の雰囲気中において形成される。本実施の形態において、非晶質シリコン100の厚みは約50nmである。
【0048】
図7を参照して、次に、半導体基板10と非晶質シリコン100との間の境界を通して半導体基板10へイオンが注入される。このイオン注入110に用いられる物質は、例えば、ゲルマニウム、ヒ素、ボロンまたはアルゴン、若しくはそれらの同族元素である。本実施の形態によれば、イオン注入110に用いられる物質はゲルマニウムである。イオン注入110における物質の注入量は、例えば、約1×1015cm−2であり、注入エネルギーは、例えば、約7keVである。
【0049】
イオン注入110によって加速されたゲルマニウムイオンは、非晶質シリコン層100を通して、シリコン酸化物90に衝突する。それによって、ゲルマニウムイオンは、シリコン酸化物90に含まれている酸素を半導体基板10と非晶質シリコン層100との間の境界から半導体基板10の表面12の下方へ反跳させる。即ち、イオン注入されたゲルマニウムが、半導体基板10と非晶質シリコン層100との境界にある界面酸素を表面12の下方へノックオンする。
【0050】
ここで、ゲルマニウムの注入量は、シリコン酸化物90の量または界面酸素の量によって決定される。シリコン酸化物90の量または界面酸素の量は、半導体基板10の表面12を空気中に晒したときの諸条件、例えば、表面12を空気中に晒した時間、気温、空気中の酸素濃度等の条件に依存する。これらの諸条件は、通常、半導体装置を製造する工程内においては、一定に維持されている。よって、ゲルマニウムの注入量は、半導体装置の製造工程内の諸条件に適するように設定してもよい。
【0051】
本実施の形態においては、半導体基板10と非晶質シリコン層100との間の境界にある界面酸素の量は、約1×1015cm−2としている。よって、ゲルマニウムの注入量も界面酸素の量と同じ約1×1015cm−2である。尚、より多くの界面酸素を表面12の下方へ確実にノックオンするために、ゲルマニウムの注入量は半導体基板10と非晶質シリコン層100との間の境界にある界面酸素と等しいか、それより多くすることが好ましい。
【0052】
逆に、半導体基板10を過度に損傷することを防止するために、ゲルマニウムの注入量を界面酸素の量よりも少なくしてもよい。
【0053】
ゲルマニウムの注入エネルギーは、ゲルマニウムが非晶質シリコン層100を通過する程度のエネルギーを要する。一方、ゲルマニウムおよび酸素が拡散層72の深さよりも深く注入またはノックオンされることによって、拡散層72とウェル領域20との間の接合部でリークが生じる場合がある。従って、ゲルマニウムの注入エネルギーは、ゲルマニウムが拡散層72を通過しない程度のエネルギーであることが好ましい。
【0054】
本実施の形態によれば、ゲルマニウムまたは酸素は、それぞれ拡散層72の深さよりも浅く注入またはノックオンされることが好ましい。しかし、ソースおよびドレイン層としての拡散層72が無く、エクステンション層としての拡散層70のみを有する場合には、ゲルマニウムおよび酸素は、それぞれ拡散層70の深さよりも浅く注入またはノックオンされることが好ましい。この場合、拡散層70は拡散層72よりも浅いので、ゲルマニウムの注入エネルギーは本実施の形態による注入エネルギーよりも低く設定する。
【0055】
図8を参照して、非晶質シリコン層100に熱処理が施される。この熱処理によって、拡散層70、72上の非晶質シリコン層100はエピタキシャル成長せられシリコン単結晶層120になる。即ち、シリコン単結晶層120を得るためにSPE法が採用されている。本実施の形態において、熱処理は、LP−CVD用の装置内において、水素雰囲気の中で約600℃にて行われる。
【0056】
熱処理時には既に、界面酸素は、半導体基板10の表面下へノックオンされ、シリコン酸化物90は、半導体基板10と非晶質シリコン層100との間に存在しない。従って、非晶質シリコン層100の全体が、ソースおよびドレインの拡散層70、72の表面12にあるシリコン結晶に接触している。よって、非晶質シリコン層100は、拡散層70、72上において充分な厚みにかつ均質にエピタキシャル成長し、シリコン単結晶層120になり得る。
【0057】
一方、素子分離部30、ゲート電極60および側壁保護層85の表面は、それぞれシリコン酸化物、多結晶シリコンおよびシリコン窒化膜によって形成されている。よって、素子分離部30、ゲート電極60および側壁保護層85の上の非晶質シリコン層100は、エピタキシャル成長せず、非晶質シリコン層のままであるか、または多結晶シリコン層になる。
【0058】
図9を参照して、非晶質シリコンおよび多結晶シリコンの層100´がシリコン単結晶層120に対して選択的にエッチングされる。本実施の形態においては、このエッチングは、非晶質シリコン層100を堆積したチャンバと同一のチャンバ内にて、水素によって約10%希釈された塩素ガスを用いて、LP−CVD法により行われる。シリコン単結晶に対する非晶質シリコンのエッチングの選択比は10以上である。
【0059】
本実施の形態によれば、同一のチャンバ内にて、シリコン単結晶層120のエピタキシャル成長、並びに、非晶質シリコン層および多結晶シリコン層100´の選択エッチングをする。従って、半導体装置の製造工程が短縮化され、生産性が向上し、製造コストが低下する。また、シリコン単結晶層120の膜質が向上する。
【0060】
尚、異なるチャンバを用いる場合であっても、いわゆるクラスタツールを用いることによって、一連のエピタキシャル成長や選択エッチング等の処理を行っても同様の効果を得ることができる。
【0061】
非晶質シリコン層および多結晶シリコン層100´が選択的にエッチングされる際には、ゲート電極60の側壁は、側壁ライナ層80および側壁保護層85によって保護されている。また、ゲート電極60の上面には、多結晶シリコン層100´が直接接している。しかし、ゲート電極60は多結晶シリコンにより形成されているので、多結晶シリコン層100´が完全に除去されることなく残存しても差し支えない。一方で、ゲート電極60は非晶質シリコン層および多結晶シリコン層100´に対して充分に厚いので、ゲート電極60の上面が多少オーバーエッチングされても差し支えない。
【0062】
図10を参照して、次に、シリコン単結晶層120上へ金属が堆積される。金属は、例えば、コバルト、ニッケル、チタンなどである。堆積された金属はシリコン単結晶層120のシリコンと反応して、コンタクト抵抗を低下させるために用いられるシリサイド層130が形成される。
【0063】
金属は、シリコン単結晶層120のシリコンと反応するので、半導体基板10の表面12の下にある拡散層70、72内のシリコンを侵食しない。拡散層70、72内のシリコンを侵食する場合であっても、金属は拡散層70、72の表面12上の僅かな量のシリコンを侵食するだけである。従って、シリサイド層130が拡散層70、72の下へ突き抜けることがない。それによって、ソースおよびドレインの拡散層70、72と基板10またはウェル領域20ウェルとの間にリークが生じない。即ち、本実施の形態によれば、シリコン単結晶層120によって、Elevated Source Drain技術の効果を充分に得ることができる。
【0064】
続いて、コンタクトを形成する工程や配線を形成する工程(図示せず)等を経て、本実施の形態による半導体装置が完成する。
【0065】
上述の通り、本実施の形態による半導体装置の製造工程において、拡散層70、72が形成された後、半導体基板10が600℃以上の温度で熱処理されることがない。よって、拡散層70、72が大きく拡散されることがない。従って、半導体基板10の表面12からの深さが比較的浅い拡散層70、72を形成することができ、非常に微細化された半導体装置においてもパンチスルー等の短チャネル効果を防止することができる。
【0066】
以下、第1の実施の形態による半導体装置の製造方法によって製造された半導体装置200の構成を説明する。
【0067】
図11(A)は、第1の実施の形態による半導体装置の製造方法によって製造された半導体装置200の断面図である。本実施の形態による半導体装置200は、半導体基板10と、半導体基板10の表面上に形成されたゲート絶縁膜40と、ゲート絶縁膜40上に形成されたゲート電極60とを備える。ゲート電極60の一方側の半導体基板10にはソース電極に接続されるソース側エクステンション層70aがゲート電極60の側壁を利用して自己整合的に形成されている。また、同様に、ゲート電極60の他方側の半導体基板10にはドレイン電極に接続されるドレイン側エクステンション層70bがゲート電極60の側壁を利用して自己整合的に形成されている。
【0068】
ゲート電極60の側壁には、ゲート電極60を保護するためにライナ層80を介して側壁保護層85が設けられている。ゲート電極60の一方側の半導体基板10には側壁保護層85をスペーサとしてソース層72aが自己整合的に形成されている。同様に、ゲート電極60の他方側の半導体基板10には側壁保護層85をスペーサとしてドレイン層72bが自己整合的に形成されている。
【0069】
本実施の形態において、ソース側エクステンション層70aおよびドレイン側エクステンション層70b(以下、これらを拡散層70ともいう)、並びに、ソース層72aおよびドレイン層72b(以下、これらを拡散層72ともいう)は、両方共に形成されている。しかし、拡散層70または拡散層72のいずれか一方のみが形成されている場合であっても本発明の効果は失われない。
【0070】
半導体装置200は、拡散層70または拡散層72の上方に形成されたシリサイド層130をさらに備えている。シリサイド層130は、拡散層70、72とソースまたはドレイン電極との接触抵抗を低くするために、拡散層70、72へ直接接続されていることが好ましい。
【0071】
しかし、シリサイド層130を形成するときに拡散層70、72内のシリコンが侵食されることを完全に防止するために、シリサイド層130と拡散層70、72との間にシリコン単結晶層(図示せず)を残存させてもよい。この場合には、シリサイド層130と拡散層70、72との間に介在するシリコン単結晶層は不純物によってドーピングされる。
【0072】
図11(B)は、半導体装置200の表面12からの深さに対する酸素およびゲルマニウムの濃度を示したグラフである。表面12の深さを0(ゼロ)として、酸素の濃度が最大となる酸素濃度ピークおよびゲルマニウムの濃度が最大となるゲルマニウム濃度ピークの深さをd1、拡散層72の深さをd2とする。
【0073】
図11(B)のグラフによれば、酸素濃度ピークおよびゲルマニウム濃度ピークは表面12よりも下にある。また、ゲルマニウムおよび界面酸素は、それぞれ表面12からほぼ同じ深さd1まで注入およびノックオンされている。従って、半導体基板10の表面12からの酸素濃度ピークの深さおよび半導体基板10の表面12からのゲルマニウム濃度ピークの深さはほぼ等しい。
【0074】
また、ゲルマニウムおよび酸素が拡散層72を突き抜けてnウェル20へ到達しないように、ゲルマニウムの注入エネルギーは調節されている。従って、本実施の形態によれば、酸素濃度ピークおよびゲルマニウム濃度ピークの表面12からの深さd1は、ともに拡散層72の深さd2よりも浅い。
【0075】
上述の通り、ゲルマニウムの注入量は界面酸素の量によって決定される。例えば、ゲルマニウムが界面酸素の量以上に注入された場合には、半導体基板10の単位表面積当たりの半導体基板10内に含まれるゲルマニウム濃度は、半導体基板10の単位表面積当たりの半導体基板10内に含まれる酸素濃度以上になる。即ち、ゲルマニウム濃度ピークの値は、酸素濃度ピークの値と等しいか、またはそれより大きくなる。
【0076】
本実施の形態によれば、ゲルマニウムの注入量は、ほぼ界面酸素の量に等しい。従って、図11(B)において、ゲルマニウム濃度ピークの値は酸素濃度ピークの値とほぼ等しい。それによって、ゲルマニウムは、表面12を必要以上に損傷することなく、ほぼ総ての界面酸素をノックオンできる。
【0077】
酸素濃度ピークが半導体基板10の表面12より下方にあることは、シリコン酸化物が表面12上に存在しないことを意味する。従って、シリコン単結晶層が拡散層70、72上に充分な厚みにかつ均質に形成される。充分な厚みを有しかつ均質なシリコン単結晶層よって、充分な厚みを有しかつ均質なシリサイド層130が、拡散層70、72のシリコンを過度に侵食することなく形成され得る。
【0078】
半導体装置200がより微細化された場合、不純物濃度がより高く、浅い拡散層70、72が必要になる。本実施の形態によれば、浅い拡散層70、72を侵食することなく接触抵抗を低く維持するシリサイド層130が形成され得る。
【0079】
よって、本実施の形態による半導体装置は、短チャネル効果や接触抵抗の上昇など微細化に伴う課題を解決することができる。
【0080】
図12から図19は、本発明に従った第2の実施の形態による半導体装置の製造方法を工程順に示した半導体基板の拡大断面図である。第1の実施の形態における半導体装置の構成要素と同じ構成要素には、同一の参照番号が付されている。
【0081】
第2の実施の形態によれば、ゲート電極60の上面に上面保護層88が形成される点で異なる(図13から図19参照)。
【0082】
図12を参照して、第1の実施の形態と同様に、半導体基板10にn型ウェル領域20、素子分離部30およびゲート絶縁膜40が形成される。ゲート絶縁膜40の上に多結晶シリコン層65が形成される。
【0083】
図13を参照して、次に、シリコン窒化膜88が形成される。シリコン窒化膜88は、シリコン窒化物が堆積された後フォトリソグラフィを用いてパターニングされることによって形成される。本実施の形態において、シリコン窒化膜88の厚みは約50nmである。
【0084】
図14を参照して、次に、シリコン窒化膜88をマスクとして多結晶シリコン層65がエッチングされ、ゲート電極60が形成される。
【0085】
図15を参照して、次に、第1の実施の形態と同様に、ライナ層80、側壁保護層85および拡散層70、72が形成される。さらに、半導体基板10の表面12およびゲート電極60の上に、非晶質シリコン層100が形成される。表面12と非晶質シリコン層100との間には、シリコン酸化物90が生成してしまう。
【0086】
図16を参照して、次に、物質が半導体基板10と非晶質シリコン100との間の境界を通して半導体基板10へイオン注入される。それによって、界面酸素が半導体基板10の表面12の下方へノックオンされる。
【0087】
図17を参照して、次に、半導体基板10は約600℃の温度で熱処理される。界面酸素は半導体基板10の表面下へノックオンされているので、非晶質シリコン層100は、拡散層70、72上において充分な厚みを有しかつ均質なシリコン単結晶層120になる。
【0088】
一方、素子分離部30、側壁保護層85および上面保護層88の上の非晶質シリコン層100は、エピタキシャル成長せず、非晶質シリコン層のままであるか、または多結晶シリコン層になる。
【0089】
図18を参照して、次に、非晶質シリコン層または多結晶シリコン層100´がシリコン単結晶層120に対して選択的にエッチングされる。
【0090】
本実施の形態によれば、上面保護層88が存在することによって、ゲート電極60がエッチングされない。即ち、上面保護層88がエッチングストッパの作用をする。それによって、ゲート電極60がエッチングされることなく、非晶質シリコン層100´が充分にエッチングされ得る。従って、本実施の形態は、ゲート電極60が比較的薄い場合であっても、ゲート電極60をオーバーエッチングすることがない。
【0091】
また、本実施の形態において、非晶質シリコン層または多結晶シリコン層100´のエッチングは、700℃以上の高温で行われてもよい。それによって、エッチング速度が速くなり、非晶質シリコン層または多結晶シリコン層100´のエッチング工程が第1の実施の形態における非晶質シリコン層または多結晶シリコン層100´のエッチング工程よりも短時間になる。従って、半導体装置の生産性が向上し、製造コストが低下する。
【0092】
図19を参照して、次に、第1の実施の形態と同様に、シリコン単結晶層120上へ金属が堆積され、シリサイド層130が形成される。
【0093】
さらに、コンタクトを形成する工程や配線を形成する工程(図示せず)等を経て、本実施の形態による半導体装置が完成する。
【0094】
本実施の形態も、第1の実施の形態と同様の効果を有する。本実施の形態は、ゲート電極60の側面および上面が保護されているので、ゲート電極60のオーバーエッチングを考慮する必要がない。また、非晶質シリコン層または多結晶シリコン層100´をエッチングする時間が第1の実施の形態よりも短くすることができるという効果をさらに有する。
【0095】
以上の実施の形態において、p型の半導体に代えてn型の半導体を採用しかつn型の半導体に代えてp型の半導体を採用しても、本発明の効果は失われない。
【0096】
【発明の効果】
本発明に従った半導体装置の製造方法によれば、ソースおよびドレインの拡散層上にElevated Source Drain技術に充分に使用し得るシリコン単結晶層を比較的低温で形成することができる。
【0097】
また、本発明に従った半導体装置は、Elevated Source Drain技術によって膜厚および膜質が均一なシリサイド層を有し、ソースおよびドレインの拡散層とソースおよびドレイン電極との接触抵抗を低く維持したまま従来よりも微細化を可能とする。
【図面の簡単な説明】
【図1】本発明に従った第1の実施の形態による半導体装置の製造方法を示した半導体基板の拡大断面図。
【図2】図1に続く半導体装置の製造方法を示した半導体基板の拡大断面図。
【図3】図2に続く半導体装置の製造方法を示した半導体基板の拡大断面図。
【図4】図3に続く半導体装置の製造方法を示した半導体基板の拡大断面図。
【図5】図4に続く半導体装置の製造方法を示した半導体基板の拡大断面図。
【図6】図5に続く半導体装置の製造方法を示した半導体基板の拡大断面図。
【図7】図6に続く半導体装置の製造方法を示した半導体基板の拡大断面図。
【図8】図7に続く半導体装置の製造方法を示した半導体基板の拡大断面図。
【図9】図8に続く半導体装置の製造方法を示した半導体基板の拡大断面図。
【図10】図9に続く半導体装置の製造方法を示した半導体基板の拡大断面図。
【図11】第1の実施の形態による半導体装置の製造方法によって製造された半導体装置200の断面図。
【図12】本発明に従った第2の実施の形態による半導体装置の製造方法を示した半導体基板の拡大断面図。
【図13】本発明に従った第2の実施の形態による半導体装置の製造方法を示した半導体基板の拡大断面図。
【図14】図13に続く半導体装置の製造方法を示した半導体基板の拡大断面図。
【図15】図14に続く半導体装置の製造方法を示した半導体基板の拡大断面図。
【図16】図15に続く半導体装置の製造方法を示した半導体基板の拡大断面図。
【図17】図16に続く半導体装置の製造方法を示した半導体基板の拡大断面図。
【図18】図17に続く半導体装置の製造方法を示した半導体基板の拡大断面図。
【図19】図18に続く半導体装置の製造方法を示した半導体基板の拡大断面図。
【図20】従来の半導体装置の製造方法を工程順に示した半導体基板の拡大断面図。
【図21】従来の半導体装置の製造方法を工程順に示した半導体基板の拡大断面図。
【図22】従来の半導体装置の製造方法を工程順に示した半導体基板の拡大断面図。
【図23】従来の半導体装置の製造方法を工程順に示した半導体基板の拡大断面図。
【図24】従来の半導体装置の製造方法を工程順に示した半導体基板の拡大断面図。
【符号の説明】
10 半導体基板
12 表面
20 n型ウェル領域
30 素子分離部
40 ゲート絶縁膜
60 ゲート電極
70、72 拡散層
80 側壁ライナ層
85 側壁保護層
90 シリコン酸化物
100 非晶質シリコン層
110 イオン注入
120 シリコン単結晶層
130 シリサイド層
200 半導体装置
Claims (8)
- 半導体基板と、
該半導体基板の表面上に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板に形成されたソース層およびドレイン層となる拡散層と、
前記拡散層の上方に形成されたシリサイド層とを備えた半導体装置であって、
当該半導体装置の表面に対して垂直な断面において、前記半導体基板の表面と前記シリサイド層を形成するために前記拡散層上に堆積された非晶質層との間の境界を通して注入された注入物質濃度ピークと、酸素の濃度が最大となる酸素濃度ピークとは、前記半導体基板の表面よりも下にあることを特徴とする半導体装置。 - 前記半導体基板の表面に対して垂直な断面において、前記酸素濃度ピークおよび前記注入物質濃度ピークは、前記半導体基板の表面からの深さにおいて等しいことを特徴とする請求項1に記載の半導体装置。
- 前記半導体基板の表面からの前記酸素濃度ピークの深さまたは前記半導体基板の表面からの前記注入物質濃度ピークの深さのうちいずれか一方若しくは両方は、前記半導体基板の表面からの前記拡散層の深さよりも浅いことを特徴とする請求項1に記載の半導体装置。
- 前記半導体基板の表面からの前記酸素濃度ピークの深さおよび前記半導体基板の表面からの前記注入物質濃度ピークの深さの両方は、前記半導体基板の表面からの前記拡散層の深さよりも浅いことを特徴とする請求項2に記載の半導体装置。
- 前記注入物質は、ゲルマニウムまたはその同族元素、ヒ素またはその同族元素、ボロンまたはその同族元素、若しくは、アルゴンまたはその同族元素であることを特徴とする請求項1から請求項4のいずれかに記載の半導体装置。
- 半導体基板の表面上にゲート絶縁膜を形成するステップと、
該ゲート絶縁膜上にゲート電極を形成するステップと、
該ゲート電極の両側にある前記半導体基板に自己整合的に拡散層を形成するステップと、
前記拡散層における前記半導体基板の表面上に非晶質層を形成する非晶質層形成ステップと、
前記半導体基板の表面と前記非晶質層との境界を通して前記半導体基板へ注入物質をイオン注入する注入ステップと、
前記半導体基板を600℃以下の温度で熱処理することによって前記非晶質層の一部分を単結晶層にさせる熱処理ステップと、
前記単結晶層上に金属をスパッタリングすることによって該単結晶および該金属からシリサイド層を形成するステップと、
を具備した半導体装置の製造方法。 - 前記熱処理ステップにおいて、前記非晶質層のうち、前記拡散層上にある非晶質層のみを単結晶層にし、それ以外の非晶質層を非晶質層のまま、若しくは多結晶層にし、
前記熱処理ステップの後、前記非晶質層または前記多結晶層を選択的に除去するエッチングステップをさらに備えたことを特徴とする請求項6に記載の半導体装置の製造方法。 - 前記注入物質は、ゲルマニウムまたはその同族元素、ヒ素またはその同族元素、ボロンまたはその同族元素、若しくは、アルゴンまたはその同族元素であることを特徴とする請求項6または請求項7に記載の半導体装置の製造方法。
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