KR101069671B1 - 신호 주파수 변경 회로 및 그 주파수 변경 방법 - Google Patents

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Abstract

본 발명은 클럭 신호를 지연 제어 신호에 상응하는 제 1 지연시간만큼 지연시켜 지연 신호를 생성하고, 상기 클럭 신호를 상기 제 1 지연시간에 비해 적은 제 2 지연시간만큼 지연시켜 예비 주파수 변경 클럭 신호들을 생성하는 딜레이 라인; 위상 고정 완료 신호를 생성하는 검출부; 상기 위상 고정 완료 신호의 활성화 시점 이전까지 공급되는 상기 클럭 신호를 이용하여 상기 지연 제어 신호 및 다중화 제어 신호를 순차적으로 시프트시키는 제어부; 상기 다중화 제어 신호에 따라 상기 예비 주파수 변경 클럭 신호들 중에서 하나를 선택하여 출력하는 다중화부; 및 상기 클럭 신호와 상기 다중화부의 출력 신호를 이용하여 상기 클럭 신호의 주파수와 다르게 변경된 주파수를 갖는 주파수 변경 클럭 신호를 생성하는 출력부를 구비하는 신호 주파수 변경 회로 및 그 주파수 변경 방법을 제공한다.
Figure R1020090032898
클럭 신호, 주파수

Description

신호 주파수 변경 회로 및 그 주파수 변경 방법{CIRCUIT FOR CHANGING FREQUENCY OF A SIGNAL AND FREQUENCY CHANGE METHOD THEREOF}
본 발명은 반도체 집적회로에 관한 것으로서, 특히 신호 주파수 변경 회로 및 그 주파수 변경 방법에 관한 것이다.
반도체 집적회로는 그 동작 테스트를 위해 외부의 컨트롤러에서 제공되는 클럭 신호의 주파수에 비해 높은 주파수를 갖는 클럭 신호를 필요로 한다.
반도체 테스트 장비는 반도체 집적회로의 테스트에 적합할 정도로 높은 주파수의 클럭 신호를 제공하지 못한다.
따라서 외부에서 제공되는 클럭 신호의 주파수를 예를 들어, 2배의 주파수로 변경하기 위한 신호 주파수 변경 회로가 반도체 집적회로 내부에 구비된다.
도 1은 종래 기술의 일 예에 따른 신호 주파수 변경 회로(1)의 회로도이고, 도 2는 종래 기술의 다른 예에 따른 신호 주파수 변경 회로(10)의 블록도이다.
도 1에 도시되 바와 같이, 종래 기술의 일 예에 따른 신호 주파수 변경 회로(1)는 지연소자(DLY) 및 XOR 게이트(XOR1)로 구성된다.
도 1에 도시된 신호 주파수 변경 회로(1)는 클럭 신호(CLK)와 지연소자(DLY) 의 출력 신호(A)를 배타적 논리합하여 상기 클럭 신호(CLK)에 비해 2배의 주파수를 갖는 출력 신호(OUT)를 생성한다.
도 2에 도시된 바와 같이, 종래 기술의 다른 예에 따른 신호 주파수 변경 회로(10)는 카운터(11), 발진기(12) 및 로직 회로(13)를 구비한다.
도 2에 도시된 신호 주파수 변경 회로(10)는 발진기(12)가 클럭 신호(CLK)에 비해 높은 주파수를 갖는 발진 신호(OSC)를 생성하고, 카운터(11)가 상기 발진 신호(OSC)를 카운트하여 출력한다. 그리고 로직 회로(13)가 상기 카운터(11)의 출력을 이용하여 상기 클럭 신호(CLK)의 한 주기의 절반에 해당하는 주기를 갖는 즉, 클럭 신호(CLK)의 2배의 주파수를 갖는 출력 신호(OUT)를 생성한다.
그러나 종래의 기술에 따른 신호 주파수 변경 회로(1)는 구조는 간단하나, 지연소자(DLY)에 따라 출력 신호(OUT)의 듀티 싸이클(duty cycle) 변동이 심하여 듀티 싸이클 오류 발생 확률이 높으며, 클럭 신호(CLK)의 듀티 오류가 출력 신호(OUT)의 라이징 엣지(rising edge)에서 지터(jitter)로 나타나는 문제점이 있다.
또한 종래의 기술에 따른 신호 주파수 변경 회로(10)는 발진기(12)의 동작에 따른 전류소모가 커지며, 카운터(11)의 출력 신호의 비트 수 증가에 따라 회로 면적이 커지는 문제가 있다.
본 발명은 듀티 싸이클 오류를 최소화하고, 소비 전류를 감소시킬 수 있도록 한 신호 주파수 변경 회로 및 그 주파수 변경 방법을 제공함에 그 목적이 있다.
본 발명에 따른 신호 주파수 변경 회로는 클럭 신호를 지연 제어 신호에 상응하는 제 1 지연시간만큼 지연시켜 지연 신호를 생성하고, 상기 클럭 신호를 상기 제 1 지연시간에 비해 적은 제 2 지연시간만큼 지연시켜 예비 주파수 변경 클럭 신호들을 생성하는 딜레이 라인; 상기 지연 신호를 이용하여 상기 클럭 신호의 특정 위상을 검출하여 위상 고정 완료 신호를 생성하는 검출부; 상기 위상 고정 완료 신호의 활성화 시점 이전까지 공급되는 상기 클럭 신호를 이용하여 상기 지연 제어 신호 및 다중화 제어 신호를 순차적으로 시프트시키는 제어부; 상기 다중화 제어 신호에 따라 상기 예비 주파수 변경 클럭 신호들 중에서 하나를 선택하여 출력하는 다중화부; 및 상기 클럭 신호와 상기 다중화부의 출력 신호를 이용하여 상기 클럭 신호의 주파수와 다르게 변경된 주파수를 갖는 주파수 변경 클럭 신호를 생성하는 출력부를 구비함을 특징으로 한다.
본 발명에 따른 신호 주파수 변경 회로는 각각 논리소자 체인 구조를 갖는 복수개의 딜레이 셀을 구비하고, 지연 제어 신호에 따라 활성화된 딜레이 셀들을 통해 클럭 신호를 지연시켜 지연 신호를 생성하며, 상기 복수개의 딜레이 셀의 논리소자 체인 구조에서 단위 지연시간의 절반에 해당하는 논리소자의 출력 신호들을 예비 주파수 변경 클럭 신호들로서 출력하는 딜레이 라인; 상기 지연 신호를 이용하여 상기 클럭 신호의 특정 위상을 검출하여 위상 고정 완료 신호를 생성하는 검출부; 상기 위상 고정 완료 신호의 활성화 시점 이전까지 공급되는 상기 클럭 신호를 이용하여 상기 지연 제어 신호 및 다중화 제어 신호를 순차적으로 시프트시키는 제어부; 상기 다중화 제어 신호에 따라 상기 예비 주파수 변경 클럭 신호들 중에서 하나를 선택하여 출력하는 다중화부; 및 상기 클럭 신호와 상기 다중화부의 출력 신호를 이용하여 상기 클럭 신호의 주파수와 다르게 변경된 주파수를 갖는 주파수 변경 클럭 신호를 생성하는 출력부를 구비함을 다른 특징으로 한다.
본 발명에 따른 신호 주파수 변경 회로의 주파수 변경 방법은 단위 지연시간만큼 입력 신호를 지연시켜 출력하는 복수개의 딜레이 셀을 갖는 신호 주파수 변경 회로의 주파수 변경 방법으로서, 외부 클럭 신호를 상기 복수개의 딜레이 셀을 통해 지연시켜 제 1 지연 신호를 생성하고, 상기 외부 클럭 신호를 상기 단위 지연시간에 비해 소정 비율만큼 감소된 지연시간만큼 상기 복수개의 딜레이 셀 각각을 통해 지연시켜 제 2 지연 신호들을 생성하는 단계; 및 상기 제 2 지연 신호들 중에서 상기 제 1 지연 신호와 상기 외부 클럭 신호가 기설정된 위상차를 갖는 타이밍에 해당하는 제 2 지연 신호를 선택하고, 상기 선택된 제 2 지연 신호와 상기 외부 클럭 신호를 조합하여 상기 외부 클럭 신호의 주파수를 변경하는 단계를 포함함을 특징으로 한다.
본 발명에 따른 신호 주파수 변경 회로 및 그 주파수 변경 방법은 출력신호 의 듀티 싸이클 오류를 최소화할 수 있으므로 이를 사용하는 반도체 집적회로의 테스트 성능을 향상시킬 수 있다.
본 발명에 따른 신호 주파수 변경 회로는 소비 전류가 감소되므로 이를 사용하는 반도체 집적회로의 총 소비 전류를 줄일 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 3은 본 발명에 따른 신호 주파수 변경 회로(100)의 블록도이다.
도 3에 도시된 바와 같이, 본 발명에 따른 신호 주파수 변경 회로(100)는 입력부(110), 딜레이 라인(120), 검출부(130), 분주부(140), 제어부(150), 다중화부(160) 및 출력부(170)를 구비한다.
상기 입력부(110)는 제 1 앤드 게이트(AND11) 및 제 2 앤드 게이트(AND12)를 구비한다.
상기 제 1 앤드 게이트(AND11)는 제 1 입력단에 전원 전압(VDD)이 인가되므로 제 2 입력단을 통해 입력된 클럭 신호(CLK)를 딜레이 라인(120)에 제 1 입력 신호(CLKI)로서 제공한다.
상기 제 2 앤드 게이트(AND12)는 위상 고정 완료 신호(LOCK)에 따라 클럭 신호(CLK)를 검출부(130)에 전달 또는 차단한다. 즉, 상기 제 2 앤드 게이트(AND12)는 상기 위상 고정 완료 신호(LOCK)가 하이 레벨로 비활성화되면 제 2 입력 신호(CLKI2)를 클럭 신호(CLK)로서 상기 검출부(130)로 전달한다. 상기 제 2 앤드 게 이트(AND12)는 상기 위상 고정 완료 신호(LOCK)가 로우 레벨로 활성화되면 제 2 입력 신호(CLKI2)를 로우 레벨로 고정시킴으로써 상기 클럭 신호(CLK)가 상기 검출부(130)에 입력되는 것을 차단한다.
상기 제 1 앤드 게이트(AND11)는 더미 소자(dummy device)로서, 회로설계 방식에 따라 선택적으로 사용될 수 있다. 즉, 상기 클럭 신호(CLK)가 상기 딜레이 라인(120)에 입력되는 타이밍과, 상기 클럭 신호(CLK)가 상기 검출부(130)에 입력되는 타이밍은 일치하는 것이 바람직하다. 따라서 클럭 신호(CLK)의 입력 타이밍 일치를 위해 상기 제 2 앤드 게이트(AND12)의 신호 지연시간과 동일한 신호 지연시간을 갖도록 제 1 앤드 게이트(AND11)를 구성한 것이다. 결국, 제 1 입력 신호(CLKI)와 제 2 입력 신호(CLKI2)는 타이밍 측면에서 동일한 신호로 볼 수 있다.
상기 딜레이 라인(120)은 상기 제 1 입력 신호(CLKI) 및 지연 제어 신호(SEL<0:n>)를 입력 받고, 지연 신호(CLKO) 및 예비 주파수 변경 클럭 신호(M<0:n>)를 출력한다.
상기 지연 신호(CLKO)는 상기 제 1 입력 신호(CLKI)가 상기 딜레이 라인(120)을 통해 상기 지연 제어 신호(SEL<0:n>)에 해당하는 시간만큼 지연된 신호이다.
상기 검출부(130)는 플립플롭으로 구성할 수 있으며, 리셋 신호(RST)에 따라 초기화된다.
상기 검출부(130)는 상기 지연 신호(CLKO)의 라이징 엣지(rising edge)에 따라 상기 제 2 입력 신호(CLKI2)의 폴링 엣지(falling edge)를 검출하여 상기 위상 고정 완료 신호(LOCK)를 로우 레벨로 활성화시킨다.
상기 분주부(140)는 상기 제 2 입력 신호(CLKI2)를 분주하여 분주 클럭 신호(CLK_DIV)를 생성한다.
상기 제어부(150)는 상기 분주 클럭 신호(CLK_DIV)를 이용하여 상기 지연 제어 신호(SEL<0:n>) 및 다중화 제어 신호(C<0:n>)를 생성한다.
상기 다중화부(160)는 상기 다중화 제어 신호(C<0:n>)에 따라 상기 예비 주파수 변경 클럭 신호(M<0:n>) 중에서 하나를 선택하여 출력한다. 예를 들어, 다중화 제어 신호(C<n>)이 활성화된 경우, 상기 다중화부(160)는 상기 예비 주파수 변경 클럭 신호(M<n>)를 선택하여 출력한다.
상기 출력부(170)는 리플리카 딜레이(replica delay)(171) 및 XOR 게이트(XOR11)를 구비한다.
상기 리플리카 딜레이(171)는 본 발명의 신호 주파수 변경 회로의 내부 지연시간을 모델링한 모델링(modeling) 지연시간 즉, 상기 제 1 입력 신호(CLKI)가 입력되어 상기 다중화부(160)의 출력 신호가 생성될 때까지의 지연시간만큼의 지연시간을 갖도록 구성된 지연소자이다. 상기 리플리카 딜레이(171)는 제 1 입력 신호(CLKI)를 상기 모델링 지연시간만큼 지연시켜 출력 신호(CLK_RD)를 생성한다.
상기 XOR 게이트(XOR11)는 상기 리플리카 딜레이(171)의 출력 신호(CLK_RD)와 상기 다중화부(160)의 출력 신호를 배타적 논리합하여 주파수 변경 클럭 신호(CLKFC)를 출력한다.
도 4는 도 3의 딜레이 라인(120)의 회로도이다.
도 4에 도시된 바와 같이, 딜레이 라인(120)은 낸드 게이트(ND10) 및 복수개의 딜레이 셀(DC0 ~ DCn)을 구비한다.
상기 낸드 게이트(ND10)는 딜레이 라인(120)을 경유한 지연 신호(CLKO)가 제 1 입력 신호(CLKI)에 비해 반전된 위상을 가지므로 이를 다시 반전시켜 원래의 위상을 갖도록 하기 위해 구성된다.
상기 복수개의 딜레이 셀(DC0 ~ DCn)에 지연 제어 신호(SEL<0:n>)가 한 비트씩 입력되며, 상기 복수개의 딜레이 셀(DC0 ~ DCn) 각각에서 예비 주파수 변경 클럭 신호(M<0:n>)가 한 비트씩 출력된다. 상기 지연 제어 신호(SEL<0:n>)는 상기 복수개의 딜레이 셀(DC0 ~ DCn) 각각의 활성화 여부를 결정하는 신호이다.
상기 복수개의 딜레이 셀(DC0 ~ DCn)은 동일하게 구성할 수 있으며, 그 중 하나의 딜레이 셀(DC0)의 구성을 살펴보면, 기본적으로 낸드 게이트 체인 구조를 갖는다. 즉, 체인(chain) 구조의 복수개의 낸드 게이트(ND11 ~ ND13) 및 인버터(IV11)로 구성된다. 낸드 게이트(ND11)의 두 입력단 중 하나에 제 1 입력 신호(CLKI)가 인가되며, 다른 하나의 입력단에 지연 제어 신호(SEL<0>)가 인가된다. 상기 딜레이 셀(DC0)은 디폴트(default) 동작상태로 설정되므로 지연 제어 신호(SEL<0>)로서 전원 전압(VDD)이 인가된다. 상기 낸드 게이트(ND11)의 출력 신호가 다중화 제어 신호(C<0>)로서 출력된다.
본 발명은 클럭 신호(CLK)의 주파수를 변경하여 출력하는 회로로서, 특히 본 발명의 실시예는 클럭 신호(CLK)에 비해 2배의 주파수를 갖는 주파수 변경 클럭 신호(CLKFC)를 출력하도록 구성한 것이다.
주파수 변경 클럭 신호(CLKFC)가 클럭 신호(CLK)에 비해 2배의 주파수를 갖도록 하기 위해서는 상기 예비 주파수 변경 클럭 신호(M<0>)의 지연시간이 단위 지연시간의 절반 즉, 딜레이 셀(DC0)의 지연시간의 절반이 되도록 설정해야 한다. 따라서 상기 딜레이 셀(DC0)을 구성하는 복수개의 낸드 게이트(ND11 ~ ND13) 중에서 단위 지연시간의 절반에 해당하는 지연시간을 갖는 어느 하나에서 상기 예비 주파수 변경 클럭 신호(M<0>)가 출력되도록 하며, 도 4의 실시 예에서는 상기 낸드 게이트(ND11)의 출력 신호를 예비 주파수 변경 클럭 신호(M<0>)로서 출력하도록 구성한 예를 들었다.
상술한 바와 같이, 본 발명은 상기 예비 주파수 변경 클럭 신호(M<0>)의 지연시간이 딜레이 셀(DC0)의 단위 지연시간의 절반에 해당하면 되므로 딜레이 셀(DC0)의 회로 변경 예를 들어, 상기 복수개의 낸드 게이트(ND11 ~ ND13)의 사이즈 조절 등을 통해 다른 낸드 게이트(ND12, ND13)의 출력을 예비 주파수 변경 클럭 신호(M<0>)로서 출력하는 것도 가능하다. 물론 낸드 게이트가 아닌 다른 논리 소자로 딜레이 셀을 구성하는 경우에도 상술한 원리에 따르면 된다.
결국, 예비 주파수 변경 클럭 신호(M<0:n>)는 상기 복수개의 딜레이 셀(DC0 ~ DCn) 중에서 활성화된 딜레이 셀들에 의한 총 지연시간의 절반에 해당하는 지연시간을 갖게 된다. 예를 들어, 예비 주파수 변경 클럭 신호(M<n>)는 복수개의 딜레이 셀(DC0 ~ DCn) 전체의 지연시간의 절반에 해당하는 지연시간을 갖게 된다.
도 5는 도 3의 제어부(150)의 회로도이다.
도 5에 도시된 바와 같이, 제어부(150)는 시프트 레지스터(151) 및 지연 제 어 신호 생성부(152)를 구비한다.
상기 시프트 레지스터(151)는 복수개의 인버터(IV21, IV22), 낸드 게이트(ND21) 및 복수개의 플립플롭(FF0~ FFn)으로 구성할 수 있다.
상기 지연 제어 신호 생성부(152)는 복수개의 노아 게이트(NR30_0 ~ NR30_n-1) 및 복수개의 인버터(IV30_0 ~ IV30_n-2)로 구성할 수 있다.
도 6은 도 3의 제어부(150)의 출력 파형도이다.
상기 시프트 레지스터(151)는 분주 클럭 신호(CLK_DIV)에 따라 전원 전압(VDD)을 시프트시켜 도 6과 같이, 다중화 제어 신호(C<0:n>)를 생성한다. 상기 시프트 레지스터(151)는 상기 다중화 제어 신호(C<0:n>)의 최상위 비트(C<n>)가 하이 레벨로 활성화되면 상기 분주 클럭 신호(CLK_DIV)의 입력을 차단하여 상기 전원 전압(VDD) 시프트 동작을 중지한다.
상기 지연 제어 신호 생성부(152)는 다중화 제어 신호(C<0:n-1>)를 비트(bit) 순번에 따라 2 비트씩 조합하여 도 6과 같이, 지연 제어 신호(SEL<1:n>)를 생성한다. 단, 지연 제어 신호(SEL<1>)는 접지 전압(VSS)과 다중화 제어 신호(C<0>)의 조합에 의해 생성된다. 예를 들어, 접지 전압(VSS)과 다중화 제어 신호(C<0>)를 부정 논리합하여 지연 제어 신호(SEL<1>)를 생성하고, 상기 다중화 제어 신호(C<0>)와 다음 순번의 다중화 제어 신호(C<1>)를 부정 논리합하여 지연 제어 신호(SEL<2>)를 생성한다.
이와 같이 구성된 본 발명에 따른 신호 주파수 변경 회로(100)의 동작을 설명하면 다음과 같다.
초기 동작상태에서 위상 고정 완료 신호(LOCK)는 하이 레벨로 비활성화된 상태이다. 따라서 제 2 앤드 게이트(AND12)에서 출력된 제 2 입력 신호(CLKI2)가 검출부(130) 및 분주부(140)에 입력된다.
도 4의 딜레이 라인(120)이 지연 제어 신호(SEL<0:n>)의 초기값에 따라 활성화된 딜레이 셀(예를 들어, DC0)의 지연시간만큼 제 1 입력 신호(CLKI)를 지연시켜 지연 신호(CLKO)를 출력한다. 이때 지연 제어 신호(SEL<0:n>)의 초기값은 모든 신호 비트 중에서 SEL<0>만이 활성화되어 있다.
도 5의 제어부(150)는 분주부(140)에서 발생되는 분주 클럭 신호(CLK_DIV)에 따라 도 6과 같이, 다중화 제어 신호(C<0:n>) 및 지연 제어 신호(SEL<0:n>)를 순차적으로 시프트시킨다.
한편, 검출부(130)는 딜레이 라인(120)에서 출력된 지연 신호(CLKO)의 라이징 엣지에 따라 제 2 입력 신호(CLKI2)의 폴링 엣지를 검출한다.
상기 순차적으로 활성화되는 지연 제어 신호(SEL<0:n>)에 따라 활성화되는 딜레이 셀의 수가 증가하고, 결국 딜레이 라인(120)의 지연시간이 증가된다.
도 7은 본 발명에 따른 신호 주파수 변경 회로(100)의 출력 파형도이다.
도 7과 같이, 지연 신호(CLKO)의 지연시간이 점차 증가하고 소정 타이밍에서 상기 검출부(130)가 상기 제 2 입력 신호(CLKI2)의 폴링 엣지를 검출하여 위상 고정 완료 신호(LOCK)를 로우 레벨로 활성화시킨다.
상기 위상 고정 완료 신호(LOCK)가 로우 레벨로 활성화됨에 따라 상기 제 2 앤드 게이트(AND12)가 제 2 입력 신호(CLKI2)를 로우 레벨로 고정시킴으로써, 상기 검출부(130) 및 분주부(140)에 클럭 신호(CLK)가 입력되는 것을 차단한다.
상기 제 2 입력 신호(CLKI2)가 로우 레벨로 고정되므로 상기 검출부(130)는 상기 위상 고정 완료 신호(LOCK)를 로우 레벨로 유지시키고, 제어부(150)는 다중화 제어 신호(C<0:n>) 및 지연 제어 신호(SEL<0:n>)의 시프트 동작을 중지한다.
예를 들어, 상기 위상 고정 완료 신호(LOCK)가 로우 레벨로 활성화된 시점에 제어부(150)가 다중화 제어 신호(C<4>)와 지연 제어 신호(SEL<4>)를 활성화시킨 상태라고 가정하면, 다중화 제어 신호(C<5:n>) 및 지연 제어 신호(SEL<5:n>)는 활성화되지 못한다.
다중화부(160)가 상기 활성화된 다중화 제어 신호(C<4>)에 따라 예비 주파수 변경 클럭 신호(M<0:n>) 중에서 예비 주파수 변경 클럭 신호(M<4>)를 선택하여 출력한다.
이때 지연 제어 신호(SEL<4>)가 활성화에 응답하여 활성화된 딜레이 셀들(DC0 ~ DC4) 중에서 딜레이 셀(DC4)을 통해 출력되는 예비 주파수 변경 클럭 신호(M<4>)의 지연시간은 상기 딜레이 셀들(DC0 ~ DC4)을 경유한 제 1 입력 신호(CLKI)의 지연시간의 절반에 해당한다.
출력부(170)의 XOR 게이트(XOR11)는 상기 예비 주파수 변경 클럭 신호(M<4>)와 리플리카 딜레이(171)를 통해 모델링 지연시간만큼 지연된 제 1 입력 신호(CLKI)를 배타적 논리합하여 도 7과 같이, 주파수 변경 클럭 신호(CLKFC)를 출력한다. 이때 예비 주파수 변경 클럭 신호(M<4>)는 리플리카 딜레이(171)의 출력 신호(CLK_RD)와 상기 출력 신호(CLK_RD)의 주기의 1/4에 해당하는 위상차를 갖게 된 다. 따라서 예비 주파수 변경 클럭 신호(M<4>)와 상기 출력 신호(CLK_RD)를 배타적 논리합하면 클럭 신호(CLK)에 비해 2배의 주파수를 갖는 주파수 변경 클럭 신호(CLKFC)를 생성할 수 있다.
도 7에 도시된 바와 같이, 위상 고정 완료 신호(LOCK)가 로우 레벨로 비활성화된 이후에는 상기 제 1 입력 신호(CLKI)에 비해 2배의 주파수를 가지며, 듀티 싸이클(duty cycle)이 일정한 주파수 변경 클럭 신호(CLKFC)가 생성됨을 알 수 있다.
본 발명은 딜레이 라인(120)와 검출부(130)을 통해 제 1 입력 신호(CLKI)와 지연 신호(CLKO)가 정확히 서로 반대 위상이 되는 타이밍을 검출하는 방식을 사용한다. 따라서 클럭 신호(CLK)의 주파수와 상관없이 상기 제 1 입력 신호(CLKI)에 비해 2배의 주파수를 가지며, 듀티 싸이클(duty cycle)이 일정한 주파수 변경 클럭 신호(CLKFC)를 생성할 수 있다.
상술한 본 발명은 입력 신호의 주파수를 2배로 변경하는 실시예를 기술하였으나, 본 발명이 2배의 주파수 변경으로만 한정되는 것이다. 상술한 본 발명의 동작원리 즉, “주파수 변경 클럭 신호(CLKFC)가 클럭 신호(CLK)에 비해 2배의 주파수를 갖도록 하기 위해서는 상기 예비 주파수 변경 클럭 신호(M<0>)의 지연시간이 단위 지연시간의 절반 즉, 딜레이 셀(DC0)의 지연시간의 절반이 되도록 설정해야 한다.”에서 알 수 있듯이, 딜레이 라인(120)의 설계 변경을 통해 다른 배수 예를 들어, 3배, 4배 등과 같이 입력 신호의 주파수를 변경하는 것도 가능하다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것 을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래 기술의 일 예에 따른 신호 주파수 변경 회로(1)의 회로도,
도 2는 종래 기술의 다른 예에 따른 신호 주파수 변경 회로(10)의 블록도,
도 3은 본 발명에 따른 신호 주파수 변경 회로(100)의 블록도,
도 4는 도 3의 딜레이 라인(120)의 회로도,
도 5는 도 3의 제어부(150)의 회로도,
도 6은 도 3의 제어부(150)의 출력 파형도이고,
도 7은 본 발명에 따른 신호 주파수 변경 회로(100)의 출력 파형도이다.
<도면의 주요 부분에 대한 부호 설명>
110: 입력부 120: 딜레이 라인
130: 검출부 140: 분주부
150: 제어부 160: 다중화부
170: 출력부

Claims (29)

  1. 클럭 신호를 지연 제어 신호에 상응하는 제 1 지연시간만큼 지연시켜 지연 신호를 생성하고, 상기 클럭 신호를 상기 제 1 지연시간에 비해 적은 제 2 지연시간만큼 지연시켜 예비 주파수 변경 클럭 신호들을 생성하는 딜레이 라인;
    상기 지연 신호에 따라 상기 클럭 신호를 래치하여 위상 고정 완료 신호를 생성하는 검출부;
    상기 위상 고정 완료 신호의 활성화 시점 이전까지 공급되는 상기 클럭 신호를 이용하여 상기 지연 제어 신호 및 다중화 제어 신호를 순차적으로 시프트시키는 제어부;
    상기 다중화 제어 신호에 따라 상기 예비 주파수 변경 클럭 신호들 중에서 하나를 선택하여 출력하는 다중화부; 및
    상기 클럭 신호와 상기 다중화부의 출력 신호를 이용하여 상기 클럭 신호의 주파수와 다르게 변경된 주파수를 갖는 주파수 변경 클럭 신호를 생성하는 출력부를 구비하는 신호 주파수 변경 회로.
  2. 제 1 항에 있어서,
    상기 제 2 지연시간은 상기 제 1 지연시간의 절반에 해당하는 신호 주파수 변경 회로.
  3. 제 1 항에 있어서,
    상기 딜레이 라인은
    복수개의 딜레이 셀을 구비하고,
    상기 복수개의 딜레이 셀 각각은 복수개의 논리소자 체인 구조를 가지며,
    상기 논리소자 체인 구조에서 상기 제 2 지연시간에 해당하는 신호 출력이 이루어지는 논리소자의 출력신호를 상기 예비 주파수 변경 클럭 신호의 신호 비트로서 생성하는 신호 주파수 변경 회로.
  4. 제 1 항에 있어서,
    상기 검출부는
    상기 지연 신호의 라이징 엣지를 이용하여 상기 클럭 신호의 폴링 엣지를 검출하여 상기 위상 고정 완료 신호를 활성화시키도록 구성된 신호 주파수 변경 회로.
  5. 제 4 항에 있어서,
    상기 검출부는
    입력단에 상기 클럭 신호를 입력 받고, 클럭 신호 단자에 상기 지연 신호를 입력 받으며, 출력단으로 상기 위상 고정 완료 신호를 출력하도록 구성된 플립플롭을 구비하는 신호 주파수 변경 회로.
  6. 제 1 항에 있어서,
    상기 제어부는
    상기 다중화 제어신호의 최상위 비트의 활성화에 응답하여 상기 다중화 제어신호의 시프트 동작이 중지되도록 구성된 신호 주파수 변경 회로.
  7. 제 1 항에 있어서,
    상기 제어부는
    상기 클럭 신호에 따라 전원 전압을 시프트시켜 상기 다중화 제어 신호를 생성하도록 구성된 시프트 레지스터, 및
    상기 다중화 제어 신호를 비트(bit) 순번에 따라 2 비트씩 조합하여 상기 지연 제어 신호를 생성하도록 구성된 지연 제어 신호 생성부를 구비하는 신호 주파수 변경 회로.
  8. 제 7 항에 있어서,
    상기 시프트 레지스터는
    상기 다중화 제어신호의 최상위 비트가 비활성화된 경우 상기 클럭 신호를 공급받도록 구성된 신호 주파수 변경 회로.
  9. 제 7 항에 있어서,
    상기 지연 제어 신호 생성부는
    상기 다중화 제어 신호의 최하위 비트를 제외한 나머지 비트들을 그 순번에 따라 2 비트씩 조합하여 상기 지연 제어 신호를 생성하도록 구성된 신호 주파수 변경 회로.
  10. 제 1 항에 있어서,
    상기 출력부는
    상기 클럭 신호가 입력되어 상기 다중화부의 출력 신호가 생성될 때까지의 지연시간만큼 상기 클럭 신호를 지연시킨 신호와 상기 다중화부의 출력 신호를 조합하여 상기 주파수 변경 클럭 신호를 생성하도록 구성된 신호 주파수 변경 회로.
  11. 제 1 항에 있어서,
    상기 출력부는
    상기 클럭 신호를 입력 받는 리플리카 딜레이, 및
    상기 리플리카 딜레이 출력과 상기 다중화부의 출력을 배타적 논리합하여 상기 주파수 변경 클럭 신호를 생성하는 논리 소자를 구비하는 신호 주파수 변경 회로.
  12. 제 1 항에 있어서,
    상기 클럭 신호를 상기 위상 고정 완료 신호의 비활성화 구간 동안 상기 검출부 및 상기 제어부에 제공하는 입력부를 더 구비하는 신호 주파수 변경 회로.
  13. 제 1 항에 있어서,
    상기 클럭 신호를 분주하여 상기 제어부에 제공하는 분주부를 더 구비하는 신호 주파수 변경 회로.
  14. 각각 논리소자 체인 구조를 갖는 복수개의 딜레이 셀을 구비하고, 지연 제어 신호에 따라 활성화된 딜레이 셀들을 통해 클럭 신호를 지연시켜 지연 신호를 생성하며, 상기 복수개의 딜레이 셀의 논리소자 체인 구조에서 단위 지연시간의 절반에 해당하는 논리소자의 출력 신호들을 예비 주파수 변경 클럭 신호들로서 출력하는 딜레이 라인;
    상기 지연 신호에 따라 상기 클럭 신호를 래치하여 위상 고정 완료 신호를 생성하는 검출부;
    상기 위상 고정 완료 신호의 활성화 시점 이전까지 공급되는 상기 클럭 신호를 이용하여 상기 지연 제어 신호 및 다중화 제어 신호를 순차적으로 시프트시키는 제어부;
    상기 다중화 제어 신호에 따라 상기 예비 주파수 변경 클럭 신호들 중에서 하나를 선택하여 출력하는 다중화부; 및
    상기 클럭 신호와 상기 다중화부의 출력 신호를 이용하여 상기 클럭 신호의 주파수와 다르게 변경된 주파수를 갖는 주파수 변경 클럭 신호를 생성하는 출력부를 구비하는 신호 주파수 변경 회로.
  15. 제 14 항에 있어서,
    상기 검출부는
    상기 지연 신호의 라이징 엣지를 이용하여 상기 클럭 신호의 폴링 엣지를 검출하여 상기 위상 고정 완료 신호를 활성화시키도록 구성된 신호 주파수 변경 회로.
  16. 제 15 항에 있어서,
    상기 검출부는
    입력단에 상기 클럭 신호를 입력 받고, 클럭 신호 단자에 상기 지연 신호를 입력 받으며, 출력단으로 상기 위상 고정 완료 신호를 출력하도록 구성된 플립플롭을 구비하는 신호 주파수 변경 회로.
  17. 제 14 항에 있어서,
    상기 제어부는
    상기 다중화 제어신호의 최상위 비트의 활성화에 응답하여 상기 다중화 제어신호의 시프트 동작이 중지되도록 구성된 신호 주파수 변경 회로.
  18. 제 14 항에 있어서,
    상기 제어부는
    상기 클럭 신호에 따라 전원 전압을 시프트시켜 상기 다중화 제어 신호를 생성하도록 구성된 시프트 레지스터, 및
    상기 다중화 제어 신호를 비트(bit) 순번에 따라 2 비트씩 조합하여 상기 지연 제어 신호를 생성하도록 구성된 지연 제어 신호 생성부를 구비하는 신호 주파수 변경 회로.
  19. 제 18 항에 있어서,
    상기 시프트 레지스터는
    상기 다중화 제어신호의 최상위 비트가 비활성화된 경우 상기 클럭 신호를 공급받도록 구성된 신호 주파수 변경 회로.
  20. 제 18 항에 있어서,
    상기 지연 제어 신호 생성부는
    상기 다중화 제어 신호의 최하위 비트를 제외한 나머지 비트들을 그 순번에 따라 2 비트씩 조합하여 상기 지연 제어 신호를 생성하도록 구성된 신호 주파수 변경 회로.
  21. 제 14 항에 있어서,
    상기 출력부는
    상기 클럭 신호가 입력되어 상기 다중화부의 출력 신호가 생성될 때까지의 지연시간만큼 상기 클럭 신호를 지연시킨 신호와 상기 다중화부의 출력 신호를 조합하여 상기 주파수 변경 클럭 신호를 생성하도록 구성된 신호 주파수 변경 회로.
  22. 제 14 항에 있어서,
    상기 출력부는
    상기 클럭 신호를 입력 받는 리플리카 딜레이, 및
    상기 리플리카 딜레이 출력과 상기 다중화부의 출력을 배타적 논리합하여 상기 주파수 변경 클럭 신호를 생성하는 논리 소자를 구비하는 신호 주파수 변경 회로.
  23. 제 14 항에 있어서,
    상기 클럭 신호를 상기 위상 고정 완료 신호가 비활성화된 구간 동안 상기 검출부 및 상기 제어부에 제공하는 입력부를 더 구비하는 신호 주파수 변경 회로.
  24. 제 14 항에 있어서,
    상기 클럭 신호를 분주하여 상기 제어부에 제공하는 분주부를 더 구비하는 신호 주파수 변경 회로.
  25. 단위 지연시간만큼 입력 신호를 지연시켜 출력하는 복수개의 딜레이 셀을 갖는 신호 주파수 변경 회로의 주파수 변경 방법으로서,
    외부 클럭 신호를 상기 복수개의 딜레이 셀을 통해 지연시켜 제 1 지연 신호를 생성하고, 상기 외부 클럭 신호를 상기 단위 지연시간에 비해 소정 비율만큼 감소된 지연시간만큼 상기 복수개의 딜레이 셀 각각을 통해 지연시켜 제 2 지연 신호들을 생성하는 단계; 및
    상기 제 2 지연 신호들 중에서 상기 제 1 지연 신호와 상기 외부 클럭 신호가 기설정된 위상차를 갖는 타이밍에 해당하는 제 2 지연 신호를 선택하고, 상기 선택된 제 2 지연 신호와 상기 외부 클럭 신호를 조합하여 상기 외부 클럭 신호의 주파수를 변경하는 단계를 포함하는 신호 주파수 변경 회로의 주파수 변경 방법.
  26. 제 25 항에 있어서,
    상기 기설정된 위상차는 상기 클럭 신호의 반주기만큼의 위상차인 신호 주파수 변경 회로의 주파수 변경 방법.
  27. 제 25 항에 있어서,
    상기 소정 비율만큼 감소된 지연시간은
    상기 단위 지연시간의 절반에 해당하는 지연시간인 주파수 변경 회로의 주파수 변경 방법.
  28. 제 25 항에 있어서,
    상기 외부 클럭 신호의 주파수 변경은
    상기 외부 클럭 신호의 주파수를 2배 증가시키는 것인 주파수 변경 회로의 주파수 변경 방법.
  29. 제 25 항에 있어서,
    상기 선택된 제 2 지연 신호와 상기 외부 클럭 신호의 조합은
    상기 외부 클럭 신호를 모델링 지연시간만큼 지연시킨 신호와 상기 선택된 제 2 지연 신호를 조합하는 것이며,
    상기 모델링 지연시간은 상기 외부 클럭 신호가 입력되어 상기 제 2 지연 신호가 선택되기까지의 지연시간인 주파수 변경 회로의 주파수 변경 방법.
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