KR101069671B1 - 신호 주파수 변경 회로 및 그 주파수 변경 방법 - Google Patents
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Abstract
Description
Claims (29)
- 클럭 신호를 지연 제어 신호에 상응하는 제 1 지연시간만큼 지연시켜 지연 신호를 생성하고, 상기 클럭 신호를 상기 제 1 지연시간에 비해 적은 제 2 지연시간만큼 지연시켜 예비 주파수 변경 클럭 신호들을 생성하는 딜레이 라인;상기 지연 신호에 따라 상기 클럭 신호를 래치하여 위상 고정 완료 신호를 생성하는 검출부;상기 위상 고정 완료 신호의 활성화 시점 이전까지 공급되는 상기 클럭 신호를 이용하여 상기 지연 제어 신호 및 다중화 제어 신호를 순차적으로 시프트시키는 제어부;상기 다중화 제어 신호에 따라 상기 예비 주파수 변경 클럭 신호들 중에서 하나를 선택하여 출력하는 다중화부; 및상기 클럭 신호와 상기 다중화부의 출력 신호를 이용하여 상기 클럭 신호의 주파수와 다르게 변경된 주파수를 갖는 주파수 변경 클럭 신호를 생성하는 출력부를 구비하는 신호 주파수 변경 회로.
- 제 1 항에 있어서,상기 제 2 지연시간은 상기 제 1 지연시간의 절반에 해당하는 신호 주파수 변경 회로.
- 제 1 항에 있어서,상기 딜레이 라인은복수개의 딜레이 셀을 구비하고,상기 복수개의 딜레이 셀 각각은 복수개의 논리소자 체인 구조를 가지며,상기 논리소자 체인 구조에서 상기 제 2 지연시간에 해당하는 신호 출력이 이루어지는 논리소자의 출력신호를 상기 예비 주파수 변경 클럭 신호의 신호 비트로서 생성하는 신호 주파수 변경 회로.
- 제 1 항에 있어서,상기 검출부는상기 지연 신호의 라이징 엣지를 이용하여 상기 클럭 신호의 폴링 엣지를 검출하여 상기 위상 고정 완료 신호를 활성화시키도록 구성된 신호 주파수 변경 회로.
- 제 4 항에 있어서,상기 검출부는입력단에 상기 클럭 신호를 입력 받고, 클럭 신호 단자에 상기 지연 신호를 입력 받으며, 출력단으로 상기 위상 고정 완료 신호를 출력하도록 구성된 플립플롭을 구비하는 신호 주파수 변경 회로.
- 제 1 항에 있어서,상기 제어부는상기 다중화 제어신호의 최상위 비트의 활성화에 응답하여 상기 다중화 제어신호의 시프트 동작이 중지되도록 구성된 신호 주파수 변경 회로.
- 제 1 항에 있어서,상기 제어부는상기 클럭 신호에 따라 전원 전압을 시프트시켜 상기 다중화 제어 신호를 생성하도록 구성된 시프트 레지스터, 및상기 다중화 제어 신호를 비트(bit) 순번에 따라 2 비트씩 조합하여 상기 지연 제어 신호를 생성하도록 구성된 지연 제어 신호 생성부를 구비하는 신호 주파수 변경 회로.
- 제 7 항에 있어서,상기 시프트 레지스터는상기 다중화 제어신호의 최상위 비트가 비활성화된 경우 상기 클럭 신호를 공급받도록 구성된 신호 주파수 변경 회로.
- 제 7 항에 있어서,상기 지연 제어 신호 생성부는상기 다중화 제어 신호의 최하위 비트를 제외한 나머지 비트들을 그 순번에 따라 2 비트씩 조합하여 상기 지연 제어 신호를 생성하도록 구성된 신호 주파수 변경 회로.
- 제 1 항에 있어서,상기 출력부는상기 클럭 신호가 입력되어 상기 다중화부의 출력 신호가 생성될 때까지의 지연시간만큼 상기 클럭 신호를 지연시킨 신호와 상기 다중화부의 출력 신호를 조합하여 상기 주파수 변경 클럭 신호를 생성하도록 구성된 신호 주파수 변경 회로.
- 제 1 항에 있어서,상기 출력부는상기 클럭 신호를 입력 받는 리플리카 딜레이, 및상기 리플리카 딜레이 출력과 상기 다중화부의 출력을 배타적 논리합하여 상기 주파수 변경 클럭 신호를 생성하는 논리 소자를 구비하는 신호 주파수 변경 회로.
- 제 1 항에 있어서,상기 클럭 신호를 상기 위상 고정 완료 신호의 비활성화 구간 동안 상기 검출부 및 상기 제어부에 제공하는 입력부를 더 구비하는 신호 주파수 변경 회로.
- 제 1 항에 있어서,상기 클럭 신호를 분주하여 상기 제어부에 제공하는 분주부를 더 구비하는 신호 주파수 변경 회로.
- 각각 논리소자 체인 구조를 갖는 복수개의 딜레이 셀을 구비하고, 지연 제어 신호에 따라 활성화된 딜레이 셀들을 통해 클럭 신호를 지연시켜 지연 신호를 생성하며, 상기 복수개의 딜레이 셀의 논리소자 체인 구조에서 단위 지연시간의 절반에 해당하는 논리소자의 출력 신호들을 예비 주파수 변경 클럭 신호들로서 출력하는 딜레이 라인;상기 지연 신호에 따라 상기 클럭 신호를 래치하여 위상 고정 완료 신호를 생성하는 검출부;상기 위상 고정 완료 신호의 활성화 시점 이전까지 공급되는 상기 클럭 신호를 이용하여 상기 지연 제어 신호 및 다중화 제어 신호를 순차적으로 시프트시키는 제어부;상기 다중화 제어 신호에 따라 상기 예비 주파수 변경 클럭 신호들 중에서 하나를 선택하여 출력하는 다중화부; 및상기 클럭 신호와 상기 다중화부의 출력 신호를 이용하여 상기 클럭 신호의 주파수와 다르게 변경된 주파수를 갖는 주파수 변경 클럭 신호를 생성하는 출력부를 구비하는 신호 주파수 변경 회로.
- 제 14 항에 있어서,상기 검출부는상기 지연 신호의 라이징 엣지를 이용하여 상기 클럭 신호의 폴링 엣지를 검출하여 상기 위상 고정 완료 신호를 활성화시키도록 구성된 신호 주파수 변경 회로.
- 제 15 항에 있어서,상기 검출부는입력단에 상기 클럭 신호를 입력 받고, 클럭 신호 단자에 상기 지연 신호를 입력 받으며, 출력단으로 상기 위상 고정 완료 신호를 출력하도록 구성된 플립플롭을 구비하는 신호 주파수 변경 회로.
- 제 14 항에 있어서,상기 제어부는상기 다중화 제어신호의 최상위 비트의 활성화에 응답하여 상기 다중화 제어신호의 시프트 동작이 중지되도록 구성된 신호 주파수 변경 회로.
- 제 14 항에 있어서,상기 제어부는상기 클럭 신호에 따라 전원 전압을 시프트시켜 상기 다중화 제어 신호를 생성하도록 구성된 시프트 레지스터, 및상기 다중화 제어 신호를 비트(bit) 순번에 따라 2 비트씩 조합하여 상기 지연 제어 신호를 생성하도록 구성된 지연 제어 신호 생성부를 구비하는 신호 주파수 변경 회로.
- 제 18 항에 있어서,상기 시프트 레지스터는상기 다중화 제어신호의 최상위 비트가 비활성화된 경우 상기 클럭 신호를 공급받도록 구성된 신호 주파수 변경 회로.
- 제 18 항에 있어서,상기 지연 제어 신호 생성부는상기 다중화 제어 신호의 최하위 비트를 제외한 나머지 비트들을 그 순번에 따라 2 비트씩 조합하여 상기 지연 제어 신호를 생성하도록 구성된 신호 주파수 변경 회로.
- 제 14 항에 있어서,상기 출력부는상기 클럭 신호가 입력되어 상기 다중화부의 출력 신호가 생성될 때까지의 지연시간만큼 상기 클럭 신호를 지연시킨 신호와 상기 다중화부의 출력 신호를 조합하여 상기 주파수 변경 클럭 신호를 생성하도록 구성된 신호 주파수 변경 회로.
- 제 14 항에 있어서,상기 출력부는상기 클럭 신호를 입력 받는 리플리카 딜레이, 및상기 리플리카 딜레이 출력과 상기 다중화부의 출력을 배타적 논리합하여 상기 주파수 변경 클럭 신호를 생성하는 논리 소자를 구비하는 신호 주파수 변경 회로.
- 제 14 항에 있어서,상기 클럭 신호를 상기 위상 고정 완료 신호가 비활성화된 구간 동안 상기 검출부 및 상기 제어부에 제공하는 입력부를 더 구비하는 신호 주파수 변경 회로.
- 제 14 항에 있어서,상기 클럭 신호를 분주하여 상기 제어부에 제공하는 분주부를 더 구비하는 신호 주파수 변경 회로.
- 단위 지연시간만큼 입력 신호를 지연시켜 출력하는 복수개의 딜레이 셀을 갖는 신호 주파수 변경 회로의 주파수 변경 방법으로서,외부 클럭 신호를 상기 복수개의 딜레이 셀을 통해 지연시켜 제 1 지연 신호를 생성하고, 상기 외부 클럭 신호를 상기 단위 지연시간에 비해 소정 비율만큼 감소된 지연시간만큼 상기 복수개의 딜레이 셀 각각을 통해 지연시켜 제 2 지연 신호들을 생성하는 단계; 및상기 제 2 지연 신호들 중에서 상기 제 1 지연 신호와 상기 외부 클럭 신호가 기설정된 위상차를 갖는 타이밍에 해당하는 제 2 지연 신호를 선택하고, 상기 선택된 제 2 지연 신호와 상기 외부 클럭 신호를 조합하여 상기 외부 클럭 신호의 주파수를 변경하는 단계를 포함하는 신호 주파수 변경 회로의 주파수 변경 방법.
- 제 25 항에 있어서,상기 기설정된 위상차는 상기 클럭 신호의 반주기만큼의 위상차인 신호 주파수 변경 회로의 주파수 변경 방법.
- 제 25 항에 있어서,상기 소정 비율만큼 감소된 지연시간은상기 단위 지연시간의 절반에 해당하는 지연시간인 주파수 변경 회로의 주파수 변경 방법.
- 제 25 항에 있어서,상기 외부 클럭 신호의 주파수 변경은상기 외부 클럭 신호의 주파수를 2배 증가시키는 것인 주파수 변경 회로의 주파수 변경 방법.
- 제 25 항에 있어서,상기 선택된 제 2 지연 신호와 상기 외부 클럭 신호의 조합은상기 외부 클럭 신호를 모델링 지연시간만큼 지연시킨 신호와 상기 선택된 제 2 지연 신호를 조합하는 것이며,상기 모델링 지연시간은 상기 외부 클럭 신호가 입력되어 상기 제 2 지연 신호가 선택되기까지의 지연시간인 주파수 변경 회로의 주파수 변경 방법.
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