CN1241010A - 层状电感器阵列 - Google Patents
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Abstract
一种层状电感器阵列由表面附有内导体的一绝缘层,表面附有内导体的另一绝缘层和一保护层相互逐层叠加所构成。当层状体沿其长度方向的端面至邻近端面电感器的距离小于一个固定值时,位于端面一侧上的电感器的内导体呈曲折线形状折向内侧电感器。
Description
本发明涉及一种层状电感器阵列,特别是在高频电子电路中及其它电路中用于噪音滤波器等的层状电感器阵列。
一个传统的层状电感器阵列的实例如图10和图11所示。这种层状电感器阵列15的构成如下:表面上附有内导体5a~8a的绝缘层1、表面上附有内导体5b~8b的绝缘层2和保护层3。直线状的内导体5a~8a和5b~8b分别贯穿于绝缘层1和2的两端面。
上述1~3层逐层叠放起来,然后整体烧制而成如图11所示的层状体10。在层状体10两对边的表面上分别有外部输入电极11a~14a和外部输出电极11b~14b。内导体5a和5b平行地与外电极11a和11b相连接,构成直线状电感器5;内导体6a和6b平行地与外电极12a和12b相连接,构成直线状电感器6;内导体7a和7b平行地与外电极13a和13b相连接,构成直线状电感器7;内导体8a和8b平行地与外电极14a和14b相连接,构成直线状电感器8。
在上述传统的层状电感器阵列15中,内导体5a,5b,6a,6b,7a,7b,8a和8b都分别具有同样的形状,电感器5~8也具有同样的形状。如果减小层状体10的外形尺寸从而使电感器阵列15小型化的话,邻近端面的电感器5和8到层状体10的长度方向的端面的距离d1(如图10和图11所示)就要小于电感器5~8相邻之间的距离d2。
正因为如此,层状体10端面一侧上的电感器5,8至端面之间用以通过电感器5和8的磁力线φ的磁通路的截面积会变得更小。因此电感器5和8对磁通路的磁阻会增加,从而造成电感器5和8比电感器6和7的电感性要小。举例说明,当层状体10的相对导磁率为20时的实际值如图13所示,当距离d1小于0.5毫米(mm)时,端面一侧上的电感器5和8的电感性就开始减小;当距离d1为0.2mm时,电感器5和8比电感器6和7的电感性要减小5%;而当距离d1为0.1mm时,电感器5和8比电感器6和7的电感性要减小13%。即使各层1~3的相对导磁率不是20,也会得出相同的结果。
由此可以看出,传统的层状电感器阵列15,存在有端面一侧上的电感器5和8与内侧电感器6和7的电感性不相同的问题,结果由于受电感器在层状体10内部位置不同的影响,电感器5~8消除噪音的能力这一电性能特性发生了偏移。
因此,本发明的目的是提供一种层状电感器阵列,其中每一个电感器不管处于层状体内的什么位置都具有相等的电感性。
为了达到上述目的,根据本发明,一个层状电感器阵列由如下部分构成:一个由绝缘材料层和基本上为直线形状的内导体相互叠加而成的层状体;多对位于层状体表面的外部输入和输出电极;多个由每个内导体两端与外部输入和输出电极相连接而构成的电感器;其中邻近层状体端面电感器的内导体的形状与位于邻近层状体端面电感器内侧的电感器内导体的形状不同,从而使每个电感器的电感性都相等。基于上述结构,每个电感器的内导体的形状依赖于其所在位置而不同,但电感性都是相等的。
具体讲,通过使邻近层状体端面电感器的内导体的长度大于位于邻近层状体端面电感器内侧的电感器内导体的长度,从而使端面一侧上的电感器所产生的磁力线增加。磁力线数量的增加恰好补偿了由于邻近层状体端面的电感器的磁通路截面积减小所引起的电感性能下降。
进一步讲,通过使邻近层状体端面电感器的内导体呈曲折线向位于邻近层状体端面电感器内侧的电感器方向弯曲,从而使邻近层状体端面电感器的磁通路截面积增加。由于截面积的增加,抑制了邻近层状体端面电感器对磁通路的磁阻。
再进一步讲,通过使位于邻近层状体端面电感器内侧的电感器内导体的宽度大于邻近端面电感器的内导体的宽度,使位于邻近层状体端面电感器内侧的电感器的用以通过磁力线的磁通路截面积减小,这样就增加了位于内侧的电感器对磁通路的磁阻。由于内侧电感器磁阻的增加,使得其与邻近层状体端面电感器的电感性接近相等。
更进一步讲,本发明层状电感器阵列具有如下特征:层状体为长方体形状,电感器沿层状体长边方向排列,层状体长边方向的端面与邻近该端面电感器的内导体之间的距离小于0.5mm。使用上述结构可以使电感器阵列小型化,并可使每个电感器的电感性都接近相等。
图1为根据本发明的层状电感器阵列的第一实施例的零件分解透视图;
图2为图1所示层状电感器阵列的外观透视图;
图3为沿图2中线III-III剖开的纵向截面图,用以示意磁通路;
图4为图1所示层状电感器阵列的内导体的平面图;
图5为根据本发明的层状电感器阵列的第二实施例的零件分解透视图;
图6为图5所示层状电感器阵列的内导体的平面图;
图7为根据本发明的层状电感器阵列的第三实施例的零件分解透视图;
图8为图7所示层状电感器阵列的内导体的平面图;
图9为根据本发明的层状电感器阵列的第四实施例的零件分解透视图;
图10为传统层状电感器阵列的零件分解透视图;
图11为图10所示层状电感器阵列的外观透视图;
图12为沿图11中线XII-XII剖开的纵向截面图,用以示意磁通路;以及
图13为表示层状体端面至邻近端面电感器间的距离d1和电感器的电感性变化率之间关系的测量曲线图。
下面参考附图对本发明的层状电感器阵列的实施例进行描述。在以下的每一个实施例中,同样的元件和部件具有同样的参考序号,并且省略重复的解释。
第一实施例:
如图1所示,一个层状电感器阵列35由如下部分组成:表面上附有内导体25a~28a的绝缘层21、表面上附有内导体25b~28b的绝缘层22和保护层23。上述长方形的各层21~23所用的材料为:铁氧体或类似磁性材料,陶瓷或类似介电材料,和绝缘材料。在第一实施例中,所使用材料的相对导磁率为20。采用印刷,溅射,气相沉积等方法在绝缘层21和22表面上形成内导体25a~28a和25b~28b,所用的材料可以为Ag,Ag-Pd,Ag合金,Cu,Cu合金,Ni,Ni合金等等。
内导体25a~28a和25b~28b分别贯穿于绝缘层21和22的两端面,并且沿绝缘层21和22的长边方向排列。内导体25a,25b,28a和28b分别邻近层21和22的右边缘和左边缘,并且呈曲折线折向位于上述内导体25a,25b,28a和28b内侧的内导体26a,26b,27a和27b均为接近直线形状。
上述层21~23逐层叠放起来,然后整体一起烧制而成如图2所示的长方体形状的层状体30。在层状体30两对边的表面上分别有外部输入电极31a~34a和外部输出电极31b~34b。这些外电极31a~34b的制备方法可以是施加并焙烧Ag,Ag-Pd,Ag合金,Cu,Cu合金等的导电浆料,或使用干镀法。
其两端部与外电极31a和31b电连接的内导体25a和25b平行地连接在外电极31a和31b之间,构成基本上为直线状的电感器25。以同样的方法,内导体26a和26b平行地电连接在外电极32a和32b之间,构成直线状电感器26;内导体27a和27b平行地电连接在外电极33a和33b之间,构成直线状电感器27;内导体28a和28b平行地电连接在外电极34a和34b之间,构成直线状电感器28。也即,在这些电感器25~28中,每个内导体25a~28b在同一层中都分别具有其输入端子和输出端子。
在上述结构的层状电感器阵列35中,电感器25~28是沿着长方体形状的层状体30的长边方向排列的。为了电感器阵列35小型化即使层状体30的每个端面至邻近端面电感器25和28的距离d1被设定为0.5或更小,电感器25和28的内导体25a,25b,28a和28b呈曲折线折向电感器26和27一侧,从而使电感器25和28与层状体30端面之间形成的磁通路截面积增加(见图3所示)。由于磁通路截面积的增加,抑制了电感器25和28对磁通路磁阻的提高。结果每个电感器25~28用以通过磁力线φ的磁通路的截面积都基本相等,并且它们的磁阻(磁场强度)也基本相等。在用这样方法制得的层状电感器阵列35中,每个电感器25~28的电感性都接近相等,偏差很小。
进一步讲,这种电感器阵列35是采用在一块母板上制作多个电感器阵列的大规模生产方法制作的。在这种情况下,由于电感器25和28到层状体30的端面之间的磁通路的截面积很大,因此在制作过程中,即使在从母板上切割电感器阵列35的切割工序中出现少许切割位置的偏差,电感器25和28的电感性能的变化率很小。结果,由于切割位置的偏差而引起的电感性能的变化被减小。
接下来通过实际数值作进一步说明。如图4所示,每个内导体25a~28b的宽度W为0.15mm。邻近边缘的内导体25a,25b,28a和28b至各层21和22左右两边缘之间的距离d1为0.15mm。在内导体25a-28a之间和25b-28b之间,其同层相邻的内导体之间的距离d2为0.7mm。
现在举例说明,如果上述距离d1为0.15mm并且每个内导体25a~28b都象传统层状电感器阵列那样呈相同的直线形状并且位置相等,从图13可清楚地看出,层状体30端面一侧上的电感器25和28电感性能要比内侧电感器26和27变小9.1%。然而,在第一实施例中,端面一侧上的内导体25a,25b,28a和28b在端面上的d1=0.15mm,而其曲折线向内侧电感器26和27折入的距离d3=0.43mm。在图4中,L1=1.2mm,L2=0.2mm。
第二实施例:
如图5所示,一个层状电感器阵列40由如下部分组成:表面上附有内导体45a~48a的绝缘层41,表面上附有内导体45b~48b的绝缘层42,和保护层43。内导体45a,45b,48a和48b分别邻近层41和42的右边缘和左边缘,并且呈直线形状。而位于内导体45a,45b,48a和48b内侧的内导体46a,46b,47a和47b为接近直线的导体,内导体46a,46b,47a和47b的导体宽度要大于内导体45a,45b,48a和48b的宽度。
上述层41~43逐层叠放起来,如第一实施例的层状体35那样,整体一起烧制而成一个长方体形状的层状体。然后,在层状体的表面上制备外部输入电极和输出电极。内导体45a,45b,46a,46b,47a,47b,48a和48b分别平行地电连接在外电极之间,构成近乎直线形状的电感器45,46,47和48。
在上述结构的层状电感器阵列40中,电感器46和47的内导体46a,46b,47a和47b的宽度要大一些,因而减小了电感器46和47用以通过磁力线φ的磁通路的截面积并增加了磁阻。在这里,为使层状电感器阵列40小型化,端面一侧上的邻近端面电感器45和48距离层状体端面的距离d1被设定为0.5mm或更小,从而使电感器45和48的磁阻也有所增加,因此,适当增加电感器46和47的磁阻就会使其与电感器45和48的磁阻相等。因此,在用这样方法制得的层状电感器阵列40中,每个电感器45~48的电感性都接近相等,偏差很小。
接下来用具体的图对电感器阵列作详细说明。如图6所示,每个内导体45a,45b,48a和48b的宽度W为0.15mm。邻近边缘的内导体45a,45b,48a和48b至各层41和42左右两边缘之间的距离d1为0.15mm。在内导体45a-48a之间和45b-48b之间,其同层相邻的内导体之间的距离d2为0.7mm。此时,电感器46和47的内导体46a,46b,47a和47b的导体宽度W1为0.25mm。在图6中,L1=1.2mm,L2=0.2mm。
第三实施例:
如图7所示,一个层状电感器阵列50由如下部分组成:表面上附有内导体55a~58a的绝缘层51,表面上附有内导体55b~58b的绝缘层52,和保护层53。内导体55a,55b,58a和58b分别邻近层51和52的右边缘和左边缘,为接近直线状的导体,并且呈曲折线折向位于内侧的内导体56a,56b,57a和57b一侧。而且,内导体56a,56b,57a和57b为接近于直线的形状,其导体宽度要大于内导体55a,55b,58a和58b的宽度。
上述层51~53逐层叠放起来,如第一实施例中的层状体35那样,整体一起烧制成为长方体形状的层状体。然后,在层状体的表面上制备外部输入电极和输出电极。内导体55a,55b,56a,56b,57a,57b,58a和58b分别平行地电连接在外电极之间,构成近乎于直线状的电感器55,56,57和58。
在上述结构的层状电感器阵列50中,电感器55和58的内导体55a,55b,58a和58b呈曲折线折向内导体56和57一侧,从而使电感器55和58距离层状体端面的磁通路截面积增加并抑制了对磁通路磁阻的提高。另一方面,电感器56和57的内导体56a,56b,57a和57b的宽度要大一些,因而减小了电感器56和57用以通过磁力线φ的磁通路的截面积并增加了磁阻。为使层状电感器阵列50小型化,邻近两端面电感器55和58距离层状体端面的距离d1被设定为0.5mm或更小,从而增加了电感器55和58的磁通路的磁阻,因此,适当增加电感器56和57的磁阻就会使其与电感器55和58的磁阻相等。在用这样方法制得的层状电感器阵列50中,每个电感器55~58的电感性都接近相等,偏差很小。进一步讲,上述电感器阵列50如同第一实施例中的电感器阵列35一样,可以减小由于切割位置的偏差而引起的电感性能的变化。
接下来通过具体的图作进一步解释。如图8所示,内导体55a,55b,58a和58b的宽度W为0.15mm。邻近边缘内导体55a,55b,58a和58b至各层21和22左右两边缘的距离d1为0.15mm。在内导体55a-58a之间和55b-58b之间,其同层相邻的内导体之间的距离d2为0.7mm。此时,端面一侧上的电感器55和58的内导体55a,55b,58a和58b向电感器56和57一侧折入的距离d3=0.2mm,电感器56和57的内导体56a,56b,57a和57b的宽度W1为0.2mm。在图8中,L1=1.2mm,L2=0.2mm。
第四实施例,如图9所示,一个层状电感器阵列60由如下部分组成:表面上附有内导体65a~68a的绝缘层61,表面上附有内导体65b~68b的绝缘层62,和保护层63。内导体65a,65b,68a和68b分别邻近层61和62的右边缘和左边缘,并且为接近于直线导体,以曲折线分别折向66a,66b,67a和67b一侧。
上述各层61~63逐层叠放起来,如第一实施例中的电感器阵列35那样,整体一起烧制成为长方体形状的层状体。然后,在层状体的表面上制备外部输入电极和输出电极。内导体65a,65a,66a,66b,67a,67b,68a和68b分别平行地电连接在外电极之间,构成近乎于直线状的电感器65,66,67和68。
在上述结构的层状电感器阵列60中,电感器65和68的内导体65a,65b,68a和68b呈曲折线分别折向内导体66a,66b,67a和67b一侧,电感器65和68的内导体65a,65b,68a和68b的导体长度大于电感器66和67的内导体66a,66b,67a和67b的长度。这样,就增加了电感器65和68所产生的磁力线φ的数量,从而补偿了由于为了电感器阵列小型化使邻近端面电感器65和68至层状体端面的距离d1被设定为0.5mm或更小而引起的电感性的减小。结果,在用这样方法制得的层状电感器阵列60中,每个电感器65~68的电感性都接近相等,偏差很小。
其它实施例:
在上述实施例中,为增加电流容量,电感器可以由多个内导体平行连接而构成。可是,一个电感器也可以由一个基于说明书的一个内导体构成。
此外,当制作多个层状电感器阵列时,并不局限于将制备具有内导体的各绝缘层逐层叠成一体再烧制的工艺,也可以使用先烧制成的绝缘层。进一步讲,层状电感器阵列可以用如下工艺制作:首先用印刷绝缘浆料的方法制备一层绝缘层,然后在其上施加导电浆料制备内导体;接下来在内导体的上面涂覆绝缘浆料从而形成内部具有内导体的绝缘层。用上述方法逐层地涂覆制备成一个层状电感器阵列。
在上面的叙述中需要注意的是,根据本发明,通过使邻近端面电感器的内导体的长度大于位于上述电感器内侧的电感器的内导体的长度,通过使邻近端面电感器的内导体呈曲折线折向位于上述电感器内侧的电感器一侧,通过使邻近层状体端面电感器内侧的电感器的内导体的宽度大于邻近层状体端面的内导体的导体宽度,以及通过其它措施,使所制作的层状电感器阵列中每个电感器的电感性几乎相等,偏差很小。特别是本发明的层状电感器阵列具有其邻近端面电感器至层状体长度方向端面的距离为0.5mm或更小这样一个突出优点。
Claims (9)
1.一种层状电感器阵列,其特征在于,它由如下部分构成:
一个由绝缘材料层和基本上为直线形状的内导体相互叠加而成的层状体;
多对位于层状体表面的外部输入和输出电极;
多个由每个内导体两端与外部输入和输出电极相连接而构成的电感器;
其中所述邻近层状体端面电感器的内导体的形状与位于邻近层状体端面电感器内侧的电感器内导体的形状不同,从而使每个电感器的电感性能都相等。
2.根据权利要求1所述的层状电感器阵列,其特征在于,邻近层状体端面电感器内导体的导体长度大于位于邻近层状体端面电感器内侧的电感器内导体的长度。
3.根据权利要求1或2所述的层状电感器阵列,其特征在于,邻近层状体端面电感器的内导体呈曲折线向位于邻近层状体端面电感器内侧的电感器一侧弯曲。
4.根据权利要求1或2所述的层状电感器阵列,其特征在于,位于邻近层状体端面电感器内侧的电感器内导体的宽度大于邻近层状体端面电感器的内导体的宽度。
5.根据权利要求3所述的层状电感器阵列,其特征在于,位于邻近层状体端面电感器内侧的电感器内导体的宽度大于邻近层状体端面电感器的内导体的宽度。
6.根据权利要求1或2所述的层状电感器阵列,其特征在于,层状体具有长方体形状,其中电感器沿着层状体长边方向排列,并且其中层状体长边方向的端面与邻近端面电感器的内导体之间的距离为0.5mm或更小。
7.根据权利要求3所述的层状电感器阵列,其特征在于,层状体具有长方体形状,其中电感器沿着层状体长边方向排列,并且其中层状体长边方向的端面与邻近端面电感器的内导体之间的距离为0.5mm或更小。
8.根据权利要求4所述的层状电感器阵列,其特征在于,层状体具有长方体形状,其中电感器沿着层状体长边方向排列,并且其中层状体长边方向的端面与邻近端面电感器的内导体之间的距离为0.5mm或更小。
9.根据权利要求5所述的层状电感器阵列,其特征在于,层状体具有长方体形状,其中电感器沿着层状体长边方向排列,并且其中层状体长边方向的端面与邻近端面电感器的内导体之间的距离为0.5mm或更小。
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