CN1518227A - 带有跟踪模数转换器的模拟延迟锁定环 - Google Patents

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Abstract

一种模拟DLL器件，包括：延迟模型，用于对缓冲外部时钟信号所需的延迟时间进行建模；相位比较器，用于比较参考时钟信号的相位和延迟模型的输出信号的相位；电荷泵，用于泵浦电荷；环形滤波器，用于产生参考电压；电压控制延迟线和跟踪数模转换器，该数模转换器将参考电压转换成数字值，并存储该数字值，以安全地保持参考电压。

Description

带有跟踪模数转换器的模拟延迟锁定环
技术领域
本发明涉及一种半导体存储器，尤其涉及一种模拟延迟锁定环(delay locked loop，DLL)器件，用于实现外部和内部时钟信号的同步。
背景技术
一个与外部时钟信号同步工作的同步半导体存储器，通过使用一个时钟缓冲器和一个时钟驱动器，产生一个内部时钟信号。该内部时钟信号是通过延迟外部时钟信号产生的。  因此，该同步半导体存储器的工作性能下降。
因此，该同步半导体存储器配备有：一个DLL器件，用于同步内部和外部时钟信号。一般来讲，有两种不同类型的DLL器件，一种是模拟DLL器件，一种是数字DLL器件。
图1所示为传统的数字DLL器件的框图。
如图所示，该数字DLL器件包括一个延迟模型50、一个相位比较器20、一个缓冲器10、一个移位寄存器40和一个数字延迟线30。延迟模型50用于对外部时钟信号CKIN通过缓冲器10所需的延迟时间进行建模。相位比较器20用于比较参考时钟信号CKR的相位和延迟模型50的输出信号的相位，并控制参考时钟信号CKR的延迟时间。移位寄存器40接收来自相位比较器20的左移信号SHIFT-LEFT或者右移信号SHIFT-RIGHT，并通过SHIFT-LEFT和SHIFT-RIGHT来控制延迟线30。也就是说，根据移位寄存器40的输出信号，数字延迟线30的延迟时间被得以控制。
图2所示为图1中的数字延迟线30的原理电路图，其中数字延迟线30有三个延迟单元。
如图所示，数字延迟线30包括：一个控制单元32、一个延迟单元31和一个输出单元33。控制单元32被第一移位信号SL1、第二移位信号SL2和第三移位信号SL3所控制，将参考时钟信号CKR传送给延迟单元31。这里，第一到第三移位信号SL1-SL3来自移位寄存器40。延迟单元31将参考时钟信号CKR延迟一段预定的时间，该预定的时间取决于控制单元32中单位延迟部的数量。输出单元33用于输出延迟单元31输出的信号。
控制单元32包括三个NAND门：第一NAND门32A，用于接收参考时钟信号CKR和第一移位信号SL1；第二NAND门32B，用于接收参考时钟信号CKR和第二移位信号SL2；第三NAND门32C，用于接收参考时钟信号CKR和第三移位信号SL3。
延迟单元31包括三个单位延迟部：第一单位延迟部、第二单位延迟部和第三单位延迟部。
第一单位延迟部包含一个NAND门31A和一个NAND门31B，这里，NAND门31A和NAND门31B接收电源电压VCC，NAND门31A接收NAND门32C的一个输出信号，NAND门31B接收NAND门31A的一个输出信号。
第二单位延迟部包含一个NAND门31C和一个NAND门31D，这里，NAND门31C接收NAND门32B和NAND门31B的输出信号，NAND门31D接收电源电压VCC和NAND门31C的一个输出信号。
第三单位延迟部包含一个NAND门31E和一个NAND门31F，这里，NAND门31E接收NAND门32A和NAND门31D的输出信号，NAND门31F接收电源电压VCC和NAND门31E的输出信号。
图2所示的延迟单元31包括三个单位延迟部，且每个单位延迟部具有两个NAND门。当参考时钟信号CKR通过数字延迟线30的时候，单位延迟部的数量和每个单位延迟部中的NAND门的数量确定总延迟时间。
参考图1和图2，描述了数字DLL器件的工作过程。
外部时钟信号CKIN在流经缓冲器10期间被延迟一段预定的时间，缓冲器10输出参考时钟信号CKR，这里的参考时钟信号CKR是通过在预定时间内延迟外部时钟信号CKIN预定的时间而产生的。参考时钟信号CKR被输入到相位比较器20和数字延迟线30中。数字延迟线30将参考时钟信号CKR延迟一段预定的时间，通过将参考时钟信号CKR延迟预定的时间来输出反馈时钟信号CKF。反馈时钟信号CKR被输入到延迟模型50，该延迟模型50的设计旨在对外部时钟信号CKIN通过缓冲器10所需的延迟时间建模。
相位比较器20在比较参考时钟信号CKR和延迟模型50的输出信号之后，输出右移信号SHIFT-RIGHT或者左移信号SHIFT-LEFT，该左移信号SHIFT-LEFT和右移信号SHIFT-RIGHT被输入到移位寄存器40。移位寄存器40根据左移信号SHIFT-LEFT和右移信号SHIFT-RIGHT，输出第一移位信号SL1、第二移位信号SL2和第三移位信号SL3。上述三个移位信号SL1、SL2、和SL3被输入到延迟线30。
接下来，数字延迟线30通过将参考时钟信号CKR延迟预定的延迟时间来产生反馈时钟信号CKF，该延迟时间取决于第一到第三移位信号SL1到SL3；然后，反馈时钟信号CKF被输入到延迟模型50中。
接着，延迟模型50将反馈时钟信号CKF输出至相位比较器20，相位比较器20比较参考时钟信号CKR和延迟模型50的输出信号。
如果相位比较器20监测到参考时钟信号CKR的相位和延迟模型50的输出信号的相位相同，就产生一个保持信号HOLD，并将该保持信号HOLD输入至移位寄存器40，该保持信号用于保持参考时钟信号CKR转换为反馈时钟信号CKF的延迟时间。
接着，延迟线30的一个内部通道被锁定，延迟锁定反馈时钟信号CKF被输入到半导体存储器的内部电路中。
数字DLL器件将一个延迟锁定值存储在移位寄存器40中，并以待定模式变化。因此，一旦DLL被锁定，通过阻止外部时钟信号在待定模式下进入延迟线，就能降低功耗。如果待定模式结束，此时，反馈时钟信号CKF与外部时钟信号CKIN不同步，数字DLL能够通过应用存储的延迟锁定值将反馈时钟信号CKF与外部时钟信号CKIN再一次实现同步。
因此，数字DLL具有一个优点，就是通过在待定模式下使数字延迟线30失效来实现功耗的降低。
然而，由于数字DLL器件的性能依赖于延迟线30中单位延迟部的数量，所以应当增加单位延迟部的数量来改善数字器件的性能。因此，延迟单元的增加导致了数字DLL器件的尺寸增大。
数字DLL器件也存在其它方面的问题。因为每个延迟单元的单位延迟时间是数字DLL器件能够调整的最精密值，所以数字DLL器件不能精密调整延迟时间。在数字DLL器件中，由于时钟信号应通过许多逻辑门，因此操作过程中会产生许多抖动现象。
数字DLL器件存在的问题可以通过使用模拟DLL器件来解决。
图3是一个模拟DLL器件的框图。
如图所示，模拟DLL器件包括一个延迟模型65、一个电压控制延迟线(VCDL)70、一个相位比较器75、一个电荷泵80和一个环形滤波器90。
延迟模型65用于对外部时钟信号CKIN通过输入缓冲器60所需的延迟时间进行建模。通过对输入缓冲器60输出的参考时钟信号CKR延迟一段预定的延迟时间，电压控制延迟线70产生一个反馈时钟信号CKF。这里，该预定的延迟时间取决于参考电压VC。在比较参考时钟信号CKR的相位和延迟模型65的输出信号的相位后，相位比较器75产生一个向上信号UP和一个向下信号DOWN。依靠向上信号UP和向下信号DOWN，电荷泵80泵浦电荷给环形滤波器90。环形滤波器90存储来自电荷泵的电荷，并将参考电压VC输出给电压控制延迟线70，这里参考电压VC与所存储的电荷对应。
图4所示为模拟DLL器件中电荷泵80和环形滤波器90的原理电路示意图。
如图所示，电荷泵80包括：第一MOS晶体管MP1，第二MOS晶体管MP2，第三MOS晶体管MN1和第四MOS晶体管MN2。
第一MOS晶体管由电源电压VCC和第一偏压VBIASP供电工作。第二MOS晶体管MP2的漏极与第一MOS晶体管MP1的源极相连，第二MOS晶体管MP2的门极接收到向上信号UP。第三MOS晶体管MN1的漏极与第二MOS晶体管MP2的源极相连，第三MOS晶体管MN1的门极接收到向下信号DOWN。第四MOS晶体管MN2的漏极与第三MOS晶体管MN1的源极相连，第四MOS晶体管MN2的门极由第二偏压VBIASN供电工作，第四MOS晶体管MN2的源极与接地电压相连。
环形滤波器90包括：一个电容C和一个电阻R，这里电容C存储从电荷泵80泵浦的电荷，电阻R将电荷传送给电容C。
参考图3和图4，描述了模拟DLL器件的工作过程。
输入缓冲器60将外部时钟信号CKIN延迟预定的时间，将延迟后的外部时钟信号CKIN作为参考时钟信号CKR输出。参考时钟信号CKR被输入到相位比较器75和电压控制延迟线70中。电压控制延迟线70将参考时钟信号CKR延迟一段预定的时间，并将延迟后的参考时钟信号CKR作为反馈时钟信号CKF输出。反馈时钟信号CKF被输入到延迟模型65中，该延迟模型的设计旨在对输入缓冲器60延迟外部时钟信号所需的延迟时间进行建模。
接着，通过比较参考时钟信号CKR的相位和延迟模型65的输出信号的相位，相位比较器75产生向上信号UP和向下信号DOWN。
依靠向上信号UP和向下信号DOWN，由第一偏压VBIASP和第二偏压VBIASN激活的电荷泵80对环形滤波器90的电容C进行充放电。参考电压VC被传送给电压控制延迟线70，该参考电压VC取决于充入到电容C中的电荷量。
接着，通过对参考时钟信号CKR延迟一定的时间，电压控制延迟线70产生反馈时钟信号CKF，该延迟时间取决于参考电压VC。
接下来，如果参考时钟信号CKR的相位与延迟模型65的输出信号的相位相同，相位比较器75不输出向上信号UP和向下DOWN，从而参考电压VC被固定。
因此，参考电压VC被固定后，电压控制延迟线70对参考时钟信号CKR延迟一段固定的延迟时间，并将延迟后的参考时钟信号CKR作为反馈时钟信号CKF输出，然后，反馈时钟信号CKF被输入到半导体存储器的内部电路中。
如上所述，如果参考电压VC能够被精确地控制，模拟DLL器件能精确调整延迟时间。
因此，半导体存储器的内部时钟信号能通过模拟DLL器件与外部时钟信号实现精确的同步，该模拟DLL器件具有抖动低，且适合于高速***的优点。
然而，由于延迟量以电容中电荷的数量作为参考，存在的问题是：参考电压VC由于电容漏电流的影响是不稳定的。因此，为了保持延迟量，即使在模拟DLL的模拟延迟量被锁定后，模拟DLL也应连续工作；因此消耗了很多能量。
发明内容
因此，本发明的一个目的是提供一种模拟DLL，该DLL以高速和低功耗的性能工作。
根据本发明的一个方面，提供了一种模拟DLL，其缓冲外部时钟信号，并将缓冲后的外部时钟信号作为参考时钟信号使用，包括：延迟模型，用于对缓冲外部时钟信号所需的延迟时间进行建模；相位比较器，用于比较参考时钟信号的相位和延迟模型的输出信号的相位；电荷泵，用于泵浦电荷，以响应所述相位比较器的输出信号；环形滤波器，用于产生参考电压，所述参考电压取决于从所述电荷泵输入的电荷量；电压控制延迟线，用于对参考时钟信号延迟一段预定的时间，并将延迟后的时钟信号输出给所述延迟模型，所述预定的时间取决于参考电压；以及跟踪模数转换器，其将参考电压转换为数字值，并存储所述数字值，以便安全地保持参考电压，并向所述环形滤波器输出与所述数字值对应的跟踪电压。
根据本发明的另一方面，提供了一种模拟锁相环(phase lockedloop，PLL)，其缓冲外部时钟信号，并将缓冲后的时钟信号作为参考时钟信号使用，包括：延迟模型，用于对缓冲外部时钟信号所需的延迟时间进行建模；相位比较器，用于比较参考时钟信号的相位和延迟模型的输出信号的相位；电荷泵，用于泵浦电荷，以响应相位比较器的输出信号；环形滤波器，用于产生参考电压，该参考电压取决于从电荷泵输入的电荷量；电压控制振荡器，用于调整参考时钟信号的频率，并将调整后的信号输出给延迟模型；以及跟踪模数转换器，用于将参考电压转换为数字值，并存储该数字值，以安全地保持参考电压，并向上述环形滤波器输出与上述数字值对应的跟踪电压。
附图说明
通过结合附图对优选实施例进行下面的描述，本发明的上述及其它目的和特征将变得非常明显。
图1所示为传统的数字DLL器件的框图；
图2所示为图1中的数字延迟线的原理电路图；
图3所示为传统的模拟DLL器件的框图；
图4所示为图3中的传统电荷泵和传统环形滤波器的原理电路图；
图5所示为本发明的模拟DLL器件的框图；
图6所示为图5中的跟踪模数转换器的框图；
图7所示为图5中的模拟DLL器件的工作过程的波形图；
图8所示为图6中的跟踪模数转换器的工作过程的波形图；
图9所示为本发明的模拟锁相环(PLL)的框图。
具体实施方式
下面结合附图，对本发明的模拟DLL器件进行详细描述。
图5所示为本发明的模拟DLL器件的框图。
如图所示，该模拟DLL器件包括一个延迟模型600、一个相位比较器300、一个电荷泵400、一个环形滤波器500、一个电压控制延迟线200、一个跟踪数模转换器100和一个输入缓冲器700。
延迟模型600用于对外部时钟信号CKIN通过输入缓冲器700所需的延迟时间进行建模。相位比较器300用于比较参考时钟信号CKR和延迟模型600输出的延迟时钟信号CKD的相位，电荷泵400向环形滤波器500泵浦电荷，以响应相位比较器300的输出信号。环形滤波器500产生一个参考电压VC，该参考电压VC取决于电荷泵400中的电荷量。电压控制延迟线200通过延迟输入缓冲器700输出的参考时钟信号CKR一段预定的延迟时间来产生一个反馈时钟信号CKF，所述预定的延迟时间取决于参考电压VC。跟踪数模转换器100将参考电压VC存储为一个数字值，并输出与所存储的数字值相对应的跟踪电压VT。
跟踪电压VT在待定模式期间保持参考电压VC的值，环形滤波器500具有一个电容，以存储参考电压VC(未示出)。
跟踪数模转换器100有一个开关S1，用于将跟踪电压传送给环形滤波器500。
图6所示为图5中的跟踪数模转换器100的框图。
如图所示，跟踪数模转换器100包括：一个电压比较器110、一个8位二进制向上/向下计数器120、一个八位寄存器130、一个数模转换器140、一个延迟单元150和一个单位增益缓冲器160。
电压比较器110比较参考电压VC和跟踪电压VT，八位二进制向上/向下计数器120输出计数信号，以响应电压比较器110的输出信号。八位寄存器130存储八位二进制向上/向下计数器120输出的数字值。数模转换器140产生跟踪电压VT，该跟踪电压与8位寄存器130中存储的数字值相对应。
数模转换器140包括：一个主数模转换器142、一个从数模转换器144、一个二进制-温度计码转换器141和一个虚拟转换器143。
主数模转换器142产生第一跟踪电压，该跟踪电压与存储在8位寄存器130中的高6位相对应。同样地，从数模转换器144产生第二跟踪电压，该跟踪电压和存储在8位寄存器130中的低2位相对应。第二跟踪电压用于校正第一跟踪电压，使其与参考电压VC相等。
二进制-温度计码转换器141将8位二进制向上/向下计数器120输出的8位信号中的高6位转换成64位温度计码，并将64位温度计编码输出给主数模转换器142。
虚拟转换器143将8位二进制向上/向下计数器120输出的8位信号中的低2位延迟预定的延迟时间，并将延迟后的2位信号输出给从数模转换器144。所述预定的延迟时间与二进制-温度计码转换器141将高6位信号转换为64位温度计码所需的时间相等。
表1所示为一个由三位二进制数构成的温度计码
     二进制数字                         温度计码
    D3     D3     D1     T7     T6     T5     T4     T3     T2     T1
    0     0     0     0     0     0     0     0     0     0
    0     0     1     0     0     0     0     0     0     1
    0     1     0     0     0     0     0     0     1     1
    0     1     1     0     0     0     0     1     1     1
    1     0     0     0     0     0     1     1     1     1
    1     0     1     0     0     1     1     1     1     1
    1     1     0     0     1     1     1     1     1     1
    1     1     1     1     1     1     1     1     1     1
主数模转换器142具有一个分段式数模转换器。
通常，分段式数模转换器具有低噪音特性。然而，一个转换器的转换操作过程要耗费很长的时间。因此，为了节省分段式数模转换器的转换时间，就包括了二进制-温度计码转换器141。
从数模转换器有一个二进制式数模转换器。
单位增益缓冲器160接收数模转换器140输出的信号，并将接收的信号以跟踪电压VT输出。单位增益缓冲器160通过使用一个运算放大器进行具体运作。
因为环形滤波器中存储跟踪电压VT的电容的容量是非常高的，所以单位增益缓冲器160增强了数模转换器140的输出信号的驱动能力。
由于电压比较器110对跟踪电压VT和参考电压VC进行比较时产生了时间延迟，所以跟踪数模转换器100包括此延迟，用于延迟操作8位向上/向下计数器120所用的取样时钟。
图7所示为图5中的模拟DLL器件的工作过程的波形图。
下面参考图5、图6和图7对模拟DLL器件的操作过程的实施例进行描述。
输入缓冲器700在延迟外部时钟信号CKIN之后输出参考时钟信号CKR，且该参考时钟信号CKR被输入到相位比较器300和电压控制延迟线200中。然后，参考时钟被延迟线200延迟预定的时间，并作为反馈时钟信号CKF输出。输出的反馈时钟信号CKF被输入到延迟模型600中。延迟模型600的设计旨在对外部时钟信号CKIN通过输入缓冲器700所需的延迟时间进行建模。
相位比较器300比较参考时钟信号CKR的相位和延迟模型600输出的延迟信号CKD的相位，从而将向上信号UP或者向下信号DOWN输出给电荷泵400。
接下来，电荷泵400依靠向上信号UP和向下信号DOWN对环形滤波器500中的电容(未显示)进行充放电。参考电压VC由环形滤波器500产生，环形滤波器500输出产生的参考电压VC给电压控制延迟线200，这里参考电压VC取决于电容中的电荷量。
然后，电压控制延迟线200将参考时钟信号CKR延迟参照参考电压VC的延迟时间，并将延迟后的参考信号CKR作为反馈时钟信号CKF输出给延迟模型600。
接下来，相位比较器300比较参考时钟信号CKR的相位和延迟模型600输出的延迟信号CKD的相位，并依靠比较结果向电荷泵400输出向上信号UP和向下信号DOWN。此过程重复进行下去，一直到参考时钟信号CKR的相位与延迟信号CKD的相位同步为止。
如果参考时钟信号CKR的相位和延迟时钟信号CKD的相位相同，相位比较器300将不向电荷泵400输出向上信号UP和向下信号DOWN。因此，环形滤波器500中的参考电压VC不会变化。
因此，电压控制延迟线200由具有预定数值的参考电压VC供电工作，并依靠该预定的参考电压VC将参考时钟信号CKR延迟一段预定的延迟时间。
接下来，电压控制延迟线200输出反馈信号CKF，该反馈信号CKF就是被延迟恒定时间后的参考时钟信号CKR，该反馈信号CKF被输入到半导体存储器的内部电路中。
数模转换器110控制跟踪电压VT，将跟踪电压和参考电压VC保持在同一个电压值。其过程描述如下。
电压比较器110比较参考电压VC和跟踪电压VT，并将比较结果存储于其包含的锁存器(未示出)中；然后，依靠比较结果，向8位二进制向上/向下计数器120输出第二向上信号UP1和第二向下信号DOWN1。8位二进制向上/向下计数器120输出由第二向上信号UP1和第二向下信号DOWN1确定的8位计数信号，寄存器130存储输出的8位计数信号。
接下来，二进制-温度计码转换器141将8位二进制向上/向下计数器120输出的8位计数信号中的高6位转换成64位温度计码，并向主数模转换器142输出该64位温度计码。
接着，主数模转换器142向单位增益缓冲器160输出与该64位温度计码对应的电压信号，单位增益缓冲器160将该输出的电压信号缓冲并作为跟踪电压信号VT缓冲。
接着，电压比较器110再次比较参考电压VC和跟踪电压VT，上述过程一直重复下去，直到跟踪电压VT与参考电压VC的值相等。
参考图7，跟踪电压VT跟踪参考电压VC。跟踪电压VT连续跟踪参考电压VC，直到模拟DLL被锁定。在模拟DLL被锁定后，跟踪电压VT保持在一个预定的数值。
当跟踪电压VT与参考电压VT相等时，跟踪电压VT停止跟踪参考电压VC，跟踪电压值以数字值被保存在8位寄存器130中。
当模拟DLL被锁定后，模拟DLL器件转为待定模式，在模拟DLL器件的所有模块中，除了跟踪数模转换器140外，其他的模块将失效。
在待定模式期间，由于环形滤波器500中电容的漏电流的存在，参考电压的VC的电压值被降低。
然而，在这种情况下，由于跟踪数模转换器100仍处于工作状态，并输出恒定的跟踪电压VT给环形滤波器500，参考电压VC能够保持一个预定的电压值。如图7所示，在待定模式期间，参考电压VC保持一个预定的电压值。
因此，当模拟DLL器件再次启动工作时，由于参考电压值VC的电压值在模拟DLL锁定期间得以保持，所以模拟DLL器件能够完成高速运作。
与此同时，如果跟踪电压VT通过使用8位二进制向上/向下计数器120输出的8位信号中仅有的高6位来产生，则与参考电压VC具有相同数值的跟踪电压VT不能产生。
通过使用8位二进制向上/向下计数器120输出的8位信号的高6位，本发明的模拟DLL器件产生第一跟踪电压VT。然后，如果第一跟踪电压VT变得与参考电压VC十分相近，则8位二进制向上/向下计数器120输出的8位信号的低2位用于调整第一跟踪电压，以使得跟踪电压与参考电压的数值恰好相等。
那就是说，在模拟DLL器件操作的开始，由于跟踪电压VT和参考电压VC具有很大的电压差，通过使用主数模转换器142，8位二进制向上/向下计数器120输出的8位信号的仅高6位跟踪参考电压VC。在跟踪电压VT的数值变得和参考电压的数值相近后，从数模转换器144也被激活，以使得跟踪电压与参考电压具有相同的数值。
有两个原因来解释为什么8位二进制向上/向下计数器120输出的8位信号被分成两个信号：第一个是保存跟踪时间；另外一个是改善跟踪精度。
图8所示为图6中的跟踪模数转换器的工作过程的波形图。
如图所示，在操作的开始，主数模转换器142被激活，使得跟踪电压VT跟踪参考电压VC，当跟踪电压VT变得与参考电压VC的数值接近后，从数模转换器144也被激活，以使得跟踪电压VT和参考电压VC具有同样的电压值。
在上述本发明实施例的情况下，跟踪电压以8位数字值的形式被保存下来，但是位数在其它实施例中能够被改变。另外，8位二进制向上/向下计数器120的8位输出信号被分成一个6位的和一个2位的信号，也就是说，以6∶2的比率分成两个信号，但是，在其它实施例中，这个比率可以改变，例如5∶3、7∶1等。
与此同时，由于主数模转换器142被分段化，而从数模转换器被二进制化，在数字信号与模拟信号的转换中所产生的转换噪声能够被降低，且跟踪数模转换器100的尺寸能够被缩小。
由于将高6位信号转换成64位温度计码花费了一段预定的时间，因此虚拟转换器143用于延迟8位二进制向上/向下计数器120输出的8位信号的低2位。
开关S1用于在待定模式期间将跟踪信号VT传送给环形滤波器500。
如上所述，由于在待定模式期间非本质的模块失效，本发明的模拟DLL器件能够节省能量。
在待定模式期间，仅有单位增益缓冲器160和主数模转换器142仍旧处于激活状态，且当模拟DLL器件处于操作模式下，因为参考电压VC的电压值在待定模式期间被保存在8位寄存器中，模拟DLL能够很快完成DLL操作。
单位增益缓冲器160和主数模转换器142在待定的模式下未失效的原因是：当模拟DLL器件再次工作时，如果在待定模式期间单位增益缓冲器160和主数模转换器142失效，通过使用保存在8位寄存器130中的数字值产生跟踪信号VT将需要相对长的时间。
图9所示为本发明另一实施例的PLL的框图。除了使用电压控制振荡器代替模拟DLL中的电压控制延迟线外，模拟PLL与模拟DLL十分相近。
参照图5和图9，图9中描述的模拟PLL包括电压控制振荡器800，该振荡器替代了图5中的电压控制延迟线200。
依靠电压控制振荡器800的输出信号，本发明的模拟PLL通过调整反馈时钟信号CKF的频率实现内部时钟与外部时钟的同步。该输出信号取决于参考电压VC。模拟PLL的所有其它的操作与上述模拟DLL的操作相同。
虽然对本发明已结合具体实施例进行了描述，但是对本领域的技术人员来说，在不脱离本发明的精神和范围的情况下做出各种修改和改进是显而易见的，因此本发明的保护范围应以权利要求书所界定的为准。

Claims (20)

1、一种模拟延迟锁定环(DLL)，其缓冲外部时钟信号，并将缓冲后的外部时钟信号作为参考时钟信号使用，包括：
延迟模型，用于对缓冲外部时钟信号所需的延迟时间进行建模；
相位比较器，用于比较参考时钟信号的相位和延迟模型的输出信号的相位；
电荷泵，用于泵浦电荷，以响应所述相位比较器的输出信号；
环形滤波器，用于产生参考电压，所述参考电压取决于从所述电荷泵输入的电荷量；
电压控制延迟线，用于对参考时钟信号延迟一段预定的时间，并将延迟后的时钟信号输出给所述延迟模型，所述预定的时间取决于参考电压；以及
跟踪数模转换器，其将参考电压转换为数字值，并存储所述数字值，以便安全地保持参考电压，并将与所述数字值对应的跟踪电压输出给所述环形滤波器。
2、如权利要求1所述的模拟DLL，其特征在于，在待定模式期间，所述跟踪电压被输出到环形滤波器。
3、如权利要求2所述的模拟DLL，其特征在于，所述环形滤波器包括电容，用于存储参考电压。
4、如权利要求2所述的模拟DLL，其特征在于，所述跟踪数模转换器包括：
电压比较器，用于比较参考电压和跟踪电压；
计数元件，用于计数，以响应所述电压比较器的输出信号，并输出计数信号；
寄存器，用于存储与所述计数信号对应的数字值；
数模转换元件，用于产生与所述数字值对应的电压，并将所述电压作为跟踪电压输出。
5、如权利要求4所述的模拟DLL，其特征在于，所述数模转换元件包括：
主数模转换器，产生用于高速跟踪的第一跟踪电压，所述第一跟踪电压与数字值中的高位相对应；
从数模转换器，产生第二跟踪电压，所述第二跟踪电压对第一跟踪电压进行校正，使得第一跟踪电压和参考电压相等，除了预定的数字值的高位外，所述第二跟踪电压与所有的位相对应。
6、如权利要求5所述的模拟DLL，其特征在于，所述数模转换元件配备有二进制-温度计转换器，所述二进制-温度计转换器将预定的高位转换成温度计码，并输出转换的温度计码给主数模转换器，所述主数模转换器是分段式的。
7、如权利要求4所述的模拟DLL，其特征在于，包括单位增益缓冲器，用于缓冲主数模转换器和从数模转换器的输出信号，并将缓冲后的信号以跟踪电压输出。
8、如权利要求7所述的模拟DLL，其特征在于，包括开关，用于将单位增益缓冲器输出的跟踪电压传送给环形滤波器。
9、如权利要求3所述的模拟DLL，其特征在于，参考电压取决于模拟DLL被锁定时电荷泵泵浦的电荷量。
10、如权利要求7所述的模拟DLL，其特征在于，除了寄存器、数模转换元件和单位增益缓冲器外的其它所有模块在待定模式期间变得失效。
11、一种模拟锁相环(PLL)，其缓冲外部时钟信号，并将缓冲后的时钟信号作为参考时钟信号使用，包括：
延迟模型，用于对缓冲外部时钟信号所需的延迟时间进行建模；
相位比较器，用于比较参考时钟信号的相位和延迟模型的输出信号的相位；
电荷泵，用于泵浦电荷，以响应相位比较器的输出信号；
环形滤波器，用于产生参考电压，该参考电压取决于从电荷泵输入的电荷量；
电压控制振荡器，用于调整参考时钟信号的频率，并将调整后的信号输出给延迟模型；以及
跟踪数模转换器，用于将参考电压转换为数字值，并存储该数字值，以便安全地保持参考电压，并将与所述数字值对应的跟踪电压输出给所述环形滤波器。
12、如权利要求11所述的模拟PLL，其特征在于，在待定模式期间，跟踪电压被输出到环形滤波器。
13、如权利要求12所述的模拟PLL，其特征在于，环形滤波器包括电容，以存储参考电压。
14、如权利要求12所述的模拟PLL，其特征在于，跟踪数模转换器包括：
电压比较器，用于比较参考电压和跟踪电压；
计数元件，用于计数，以响应所述电压比较器的输出信号，并输出计数信号；
寄存器，用于存储与所述计数信号对应的数字值；
数模转换元件，用于产生与所述数字值对应的电压，并将所述电压作为跟踪电压输出。
15、如权利要求14所述的模拟PLL，其特征在于，所述数模转换元件包括：
主数模转换器，产生用于高速跟踪的第一跟踪电压，所述第一跟踪电压与数字值中预定的高位相对应；
从数模转换器，产生第二跟踪电压，所述第二跟踪电压对第一跟踪电压进行校正，使得第一跟踪电压和参考电压相等，除了预定的数字值的高位外，所述第二跟踪电压与所有的位相对应。
16、如权利要求15所述的模拟PLL，其特征在于，所述数模转换元件配备有二进制-温度计转换器，所述二进制-温度计转换器将预定的高位转换成温度计码，并输出转换的温度计码给主数模转换器，所述主数模转换器是分段式的。
17、如权利要求14所述的模拟PLL，其特征在于，包括单位增益缓冲器，用于缓冲主数模转换器和从数模转换器的输出信号，并将缓冲后的信号以跟踪电压输出。
18、如权利要求17所述的模拟PLL，其特征在于，包括开关，用于将单位增益缓冲器输出的跟踪电压传送给环形滤波器。
19、如权利要求13所述的模拟PLL，其特征在于，参考电压取决于模拟DLL被锁定时电荷泵泵浦的电荷量。
20、如权利要求17所述的模拟PLL，其特征在于，除了寄存器、数模转换元件和单位增益缓冲器外的其它所有模块在待定模式期间变得失效。
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