CN1228886A - 串并行和并串行转换器 - Google Patents

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A·艾利森
L·O·斯文森
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
    • H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
    • H03K23/54—Ring counters, i.e. feedback shift register counters
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Abstract

本发明涉及快速串并行和并串行转换器,其中包括分频器。串并行转换器包括移位寄存器(51)、输出寄存器(52)和分频器(40)。并串行转换器包括寄存器(61)和分频器(40)。所有寄存器(51,52,61)和分频器包括与某些输入时钟信号(CLK)连接的时钟输入端(CK0－CK7)。根据本发明,分频器(40)至少包括具有带有时控存储电路的与门的功能的两个电路(0－7)。每个电路包括一个时钟输入端(CK0－CK7),第一与输入端,第二与输入端(SE0－SE7)和输出两个与输入端(SDI0－SDI7,SE0－SE7)的与逻辑函数值的至少一个输出端(Q0－Q7)。各第一与输入端(SDI0－SDI7)彼此连接,并接到来自一个输出端(Q7)的反相信号。除第一电路(0)外,各第二与输入端(SE0－SE7)接到前面电路(0－6)的输出端(Q0－Q6)。最后。分频时钟信号(CLKdiv)可以取自一个输出端(Q4)。

Description

串并行和并串行转换器
本发明涉及一种快速串并行转换器和并串行转换器及包括于其中的分频器。
欧洲专利申请EP479296A1中记载了一种串并行转转换器，其中包括含有四个D触发器的移位寄存器、含有四个D触发器的输出寄存器、和含有两个D触发器和一个反相器的分频器。该分频器作为一个移位寄存器与通过反相器反馈回第一D触发器的D输入端的第二D触发器的Q输出端耦合。该移位寄存器和分频器由输入时钟作时控(clocked)，而输出寄存器由取自第二D触发器的Q输出端的分频信号进行时控。
串行数据信号进入移位寄存器的第一D触发器的D输入端，每四个时钟周期从移位寄存器的Q输出端取出，并在输出寄存器的Q输出端馈出作为并行数据信号。
本发明的目的是提供一种由具有与门功能且带有时控(clock)存储器电路的电路构成的分频器。
本发明再一目的是提供一种例如用于转换器的快速廉价的分频器。
本发明第三目的是提供一种除分频信号外还能产生脉冲信号的分频器。
本发明第四目的是提供一种快速廉价且使用尽可能少的不同类型电路的串并行转换器。
本发明第五目的是提供一种快速廉价且使用尽可能少数量的不同类型电路的并串行转换器。
本发明第六目的是提供一种其中可以发生串并行和并串行转换的高速单元。
先前已知的串并行和并串行转换器的一个问题是很难简单且低成本地制造快速转换器。
本发明通过一种结构解决了这个问题，利用这种结构每个输出端耦合到几个输入端，由此减少了各电路中的延迟。不同的是，输入数据信号相对于输入时钟信号被延迟(反之亦然)，由此在数据中间对数据信号进行时控。这减少了错误的危险。
在分频器的一个实施例中，有利的是不同的输入端具有不同的输入电容，从而通过给予这些输入端以除普通应用外的其它应用，使电路中的延迟能够减少。由于要减少了该结构的成本，只使用了所谓的扫描触发器，即具有多路输入的D触发器，以及反相器和缓冲器。
本发明的一个优点是该结构使得串并行转换器和并串行转换器比以前的转换器更快。
本发明的另一优点是分频器还可用于除转换器外的其它连接中。
图1a展法示了表示扫描触发器的电路符号。
图1b展示了扫描触发器的函数表。
图2是频率转换器的电路布局。
图3是串并行转换器的电路布局。
图4是并串行转换器的电路布局。
图5是图2-4中事件的时序图。
图6是展示含串并行和并串行转换器的高速单元的框图。
在实施本发明时，可以采用所谓的扫描触发器，即具有多路输入的D触发器，如Motorola销售的CMDF02或CMDF03。图1a展示了一种扫描触发器。所示的触发器具有四个输入端：数据输入端D，时钟输入端CK，扫描输入端SDI和扫描使能输入端SE。该触发器还具有两个输出端：输出端Q和反相输出端QB。扫描使能输入端根据Q=SE*SDI+ SE*D,QB= Q控制输出端Q和QB的时序。
为了扫描触发器能够尽可能快地工作，应该减少与同一个输出端连接的输入端数量，即输出端的所谓扇出。例如可以一提的是，在Motorola CMDF02中，在输出端Q从低变到高时，0的扇出延迟0.739ns，而在对应的情况下，8的扇出延迟满1.065ns。这种现象是由于所有输入端和输出端及其间的连接都具有电容。本发明的一个思想是通过提供所有输出端的低扇出来提高速度。
以下介绍的是一个字节有九位的实施例。所有两位及两位以上的变形都是可以的。这些位被记为〔8∶0〕，其中位8为最高有效位(MSB)，位0为最低有效位(LSB)，为了避免对图中所示扫描触发器的所有输入端和输出端计数，以下例如将采用具有输出端Q2和数据输入端D2等等的扫描触发器2，参照图2和1a。
分频器
图2展示了分频器40的一个实施例。为了将输入时钟信号CLK的频率除以九，以便形成输出时钟信号CLKdiv，利用类似于移位寄存器形式连接的八个扫描触发器0-7。输入时钟信号CLK耦合到所有扫描触发器的时钟输入端CKa(a=0.7，对应于位0-7)。为了使速度最佳，地J接到所有的数据输入端Da。这样输出Qa得到以下表达式：
Qa=SEa*SDIa
所以，输入SEa和SDIa是可以交换的，从扫描使能输入端SE的输入电容大于扫描输入端SDI的输入电容的事实考虑这是有利的。所以，在几个扫描使能输入端SE接到同一个输出端时，延迟将大于同样数量的扫描输入端SDI接到同一输出端的情况。
由于除最后一扫描触发器7外，每个扫描触发器的输出端Qa都接到下一个扫描触发器的扫描使能输入端SEa+1，所以分频器40的扫描使能输入端SEa功能上是可用的，这是可能的。另外，所有扫描输入端SDIa皆与最后一个扫描触发器7的反相输出端QB7连接在一起。
在分频器40正常工作时，可以获得以下的十六进制序列输出Qa[7∶0]00,01,03,07,0F,1F,3F,7F,FF,00…，见图5。如果要求能够将分频器40设置为0，则方便地通过反相器41在第一扫描触发器的空闲或非占用的扫描使能输入端SE1上施加复位信号R。如果使用反相器41，并且复位信号R至少在八个时钟周期保持高电平，则整个分频器40将为零，也如图5所示。
由于输入时钟信号CLK被九分频，所以输出时钟信号CLKdiv可以为以下两结构之一：脉冲占空比(pulse quotient)或者为44％或者为55％(脉冲点空比定义为该信号为高电平的时间被周期时间除的结果)。在所示的情况下选择55％的脉冲占空比，因为在利用输出时钟信号CLKdiv时，N-和P-晶体管间的不平衡驱动能力妨碍了低脉冲占空比。因此输出时钟信号CLKdiv或者通过反相器42取自扫描触发器4，或者直接从输出端Q4取出，如图2所示，或者直接从反相输出端QB4取出。后一种情况下，在许多电路要用时钟信号CLKdiv时，其必需耦合到缓冲器中。否则，存在着下拉(loading down)分频器40的危险，会引起其变慢。
如果分频器40用于控制串并行转换器或并串行转换器，则需要脉冲BP。这种脉冲可以从第一扫描触发器0中取得，或者从输出端Q0取得，或者(图2所示)最好通过至少一个反相器43(见图3或4)从反相输出端QB0取得。
输入时钟信号的合适频率可以为184.32MHz，这将给出20.48MHz的输出时钟信号。试验表明可能有较高的速度。然而，合适的是提供安全裕量，否则会丢失数据。
在上述实例中，扫描触发器中的扫描复用器用作一种具有时控存储电路的与门。然而，应理解，也可以用其它具有相同功能的电路代替之，提醒注意的是，例如在分频器用于如下所述转换器之一中时，各种电路中信号延迟多大或多小。
串并行转换器
需要分频器的典型情况是串并行转换器。应理解，应尽可能少用几种电路，以使设计最佳化。图3示出了串并行转换器50的一个实施例，其中只使用了扫描触发器和反相器。
所用的分频器是上述的分频器40。还使用移位寄存器51，接受输入串行数据信号Din,s，用输出寄存器52输送输出并行数据信号Dout,p。
输入时钟信号CLK一般与分频器40、移位寄存器51和输出寄存器52连接。为了加速时控过程，利用三个并联的反相器53缓冲该时钟信号：三个反相器一个接分频器40，一个接移位寄存器51，一个接输出寄存器52。
移位寄存器51是常规的九位移位寄存器，除最后一个扫描触发器18外，每个扫描触发器的输出端Qb(b=10-18，对应于位0-8)连接到下一个扫描触发器的数据输入端Db+1，并由耦合到所有时钟输入端CKb的输入时钟信号CLK进行时控。然而，移位寄存器51和典型的移位寄存器间的差别在于并行信号Dout,p取自反相输出端QBb，以便减少输出端上的扇出。由于不使用扫描触发器10-18的复用部分，所以也可以将常规D触器用于这种情况下。
有益的是，在数据中间某点对数据信号时控。这对于高速度特别重要，这是由于否则的话数据会丢失。为使计时最佳化，通过将这些信号缓冲到不同程度，使输入数据信号Din,s相对于输入时钟信号CLK延迟。在所示的情况下，利用两个反相器55、53(也见上文)缓冲输入时钟信号CLK，同时用三个反相器54缓冲输入数据信号。利用与移位寄存器输入端D10并联的反相器负载55可以得到最佳化结果。这使得输入数据信号Din,s相对于输入时钟信号CLK的延迟可以由负载55精细地调节。另外，可以用与结合并串行转换器所说明的类似的方案。
输出寄存器52包括九个扫描触发器20-28。各数据输入端Dc(这里C=20-28在于位0-8)耦合到移位寄存器51的各反相输出端QBb(b=c-10)。时钟输入端CKc耦合到输入时钟信号CLK，并被缓冲到与移位寄存器的时钟输入端CKb相同的程度。输出寄存器52中的每个扫描触发器20-28的输出端Qc反馈回扫描输入端SDIc。
在扫描使能输入端SEc处从分频器40接收脉冲信号BP。该脉冲信号BP至少被两个并联的反相器合适地缓冲，以便减小扇出。图3展示了包括三个反相器43的实例。
输出寄存器52的作用是使Qc在八个时钟周期中等于SDIc。脉冲BP在第九个时钟周期出现在扫描使能输入端SEc，使Qc等于Dc。
整个串并行转换器50的作用是使串行数据信号Din,s被以每个时钟周期一位的形式在时钟控制下输入到移位寄存器51，见图5。移位寄存器51在每个第九时钟周期都含有一个新字节。这个字节在输出寄存器52在时钟控制下输入，并以对应于输入数据信号Din,s的速度的九分之一的速度取出并行数据信号Dout,p。
尽管有时可以利用缓冲器代替反相器，但缓冲器常比反相器更多地延迟信号，必需进行计算，以便不同信号不会彼此处于错误的相位。当然，还必需认为这些缓冲不进行反相。
上述已设定一个字节包括九位。从二以上的所有位数都是可能的。
并串行转换器
并串行转换器中也需要分频器。这种情况下，合适地也是尽可能少地使用各种电路，以使设计最佳化。图4示出了并串行转换器60的一个实施例，其中只使用了扫描触发器、反相器和缓冲器。
上述分频器40用作该实施例的分频器。此外，使用了寄存器61，用于接受输入并行数据信号Din,p，并输送输出串行数据信号Dout,s。
输入时钟信号CLK一般耦合到分频器40和寄存器61。为了加速时控操作，利用两个并联的反相器63缓冲时钟信号CLK，两个并联的反相器一个接到分频器40，一个接到寄存器61。
寄存器61是一个与九个扫描触发器30-38耦合的类似移位寄存器的寄存器。数据输入端Dd(d=30-38，对应于位0-8)接收并行数据信号Din,p，并且输入时钟信号CLK耦合到扫描触发器的时钟输入端CKd。除最后一个扫描触发器38外，每个扫描触发器的输出端Qd耦合到随后一个扫描触发器的扫描输入端SDId+1。串行数据信号Dout,s可选地通过缓冲器64取自最后的扫描触发器38的输出端Q38。
与串并行转换器50的情况一样，有益的是，在数据的中间某处对数据信号进行时控。这对高速度特别有利，因为否则会丢失数据。与应用于串并行转换器50类似的方案也可以用于这种情况。另一良好替换形式(见图4)是通过将各信号缓冲到彼此不同的程度，使输入时钟信号CLK相对于输入数据信号Din,p延迟。在所示实施例中，利用两个反相器64、63缓冲输入时钟信号CLK(也见上文)，而利用一个反相器54缓冲输入数据信号Din,p。因为缓冲器延迟的程度比反相器延迟的程度大，所以可以实现所要求的效果。
利用来自分频器40并连接到除第一个扫描触发器外的所有扫描触发器的扫描使能输入端SEd的脉冲信号BP控制这种转换。合适的是，至少通过两个并联的反相器缓冲脉冲信号BP，就象串并行转换器50的情况一样。图4示出了具有两个反相器43的实例。
寄存器61的作用是使Qd在八个时钟周期中等于SDId。脉冲BP在第九个时钟周期出现在扫描使能输入端SEd，结果是Qd=Dd。
所以整个并串行转换器60的作用是在每个第九时钟周期通过数据输入端Dd使新的并行数据Din,p输入到寄存器61，见图5。这些数据信号在以后的八个周期中通过寄存器61被移位，并通过最后一个触发器38的输出端Q38作为串行数据信号Dout,s输出。串行数据信号Dout,s的速度是并行数据信号Din,p速度的九倍。
参照对串并行转换器的说明，在反相器和缓冲器间改变时必须采用的那些可能性和注意事项，也可应用于并串行转换器的情况。
该实例中已设定一个字节包括九位。从二向上的所有位数都是可以的。
高速单元
图6展示了如何应用串并行和并串行转换器。
在***的两块板间传输数据的一种有效方式是通过SN14接口(交换网络接口)71a-71f，数据传输速率为每秒184兆位。然而，这个数据传输速率在例如ASIC电路73(专用集成电路)等集成电路中并不实用。该方案要将输入串行数据信号Dina-Dinc拆分成九位并行数据信号Douta-Doutc，并通过将输入时钟信号CLK184a-CLK184d九分频产生一个20MHz的时钟信号CLK20a-CLK20d到ASIC电路74的其余部分。然后在另一方向进行相应的处理，将输出9位并行数据信号Dind转换成输出串行数据信号Doutd。
这些功能由高速单元70实现。在所示实施例中，这种单元包括一个并串行转换器60和三个串并行转换器50a-50c，并这样控制一个输出SN14-通路Doutd和三个输入SD14-通路Dina-Dinc。输出SN14-通路Doutd被分成三个不同的分支Dout1-Dout3，这三个分支可以被单独禁止，即通过使每个分支Dout1-Dout3通过禁止信号Kill1-Kill3加于其上的与门75-77保持在恒定的低电平。在禁止信号Kill1-Kill3为高电平时，这些信号从输出SN14-通路Doutd通过与门75-77，没有问题，但当禁止信号Kill1-Kill3为低电平时将使与门75-77的输出设定为零。
当然，实际中最好是禁止信号Kill1-Kill3用有效的低电平，即在输入端上逆流。
为了确保转换器50a-c、60同时工作，可以利用来自ASIC电路74的其余部分的受控复位信号R，将所有转换器50a-c、60中的分频同时设置为零。
然后，根据输入信号和输出信号的需要和要求的速度改变该高速单元。

Claims (19)

1．一种分频器，用于对输入时钟信号(CLK)频率分开，所说分频器包括耦合到时钟输入信号(CLK)的时钟输入端(CK0-CK7)，其特征在于，分频器至少包括具有带时控存储电路的与门的功能的两个电路(0-7)，其中各个所说的电路包括一个时钟输入端(CK0-CK7)，第一与输入端(SDI0-SDI7)，第二与输入端(SE0-SE7)，和输出两个与输入端(SDI0-SDI7,SE0-SE7)的逻辑与函数值的至少一个输出端(Q0-Q7)；
各第一与输入端(SDI0-SDI7)彼此连接，并接到来自一个输出端(Q7)的反相信号；
除第一电路(0)外，各第二与输入端(SE0-SE7)接在一起，并接到前面电路(0-6)的输出端(Q0-Q6)；及
分频时钟信号(CLKdiv)可以从一个输出端(Q4)取出。
2．如权利要求1的分频器，其特征在于，各电路是具有多路输入端的D触发器(0-7)，各所说触发器包括数据输入端(D0-D7)，扫描输入端(SDI0-SDI7)，时钟输入端(CK0-CK7)，扫描使能输入端(SE0-SE7)，根据扫描使能输入端(SE0-SE7)的值输出来自数据输入端(D0-D7)或扫描输入端(SDI0-SDI7)的值的输出端(Q0-Q7)，及反相输出端(QB0-QB7)；
数据输入端(D0-D7)保持低电平；
扫描输入端(SDI0-SDI7)对应于彼此连接并接到一个反相输出端(QB7)的第一与输入端(SDI0-SDI7)；及
扫描使能输入端(SE0-SE7)对应于第二与门(SE0-SE7)。
3．如权利要求1-2中任一项的分频器，其特征在于，脉冲信号(BP)可以从一个输出端(Q0,QB0)中取出。
4．如权利要求1-3中任一项的分频器，其特征在于，利用到达第一电路(0)的第二与门(SE0)的复位信号(R)可以将分频器置零。
5．一种串并行转换器，包括：移位寄存器(51)，该寄存器具有连接输入时钟信号(CLK)的时钟输入端(CK10-CK18)，并具有用于输入串行数据信号(Din,s)的输入端(D10)，
输出寄存器(52)，该寄存器具有接到输入时钟信号(CLK)的时钟输入端(CK20-C28)，并具有用于输出并行数据信号(Dout,p)的输出端(Q20-Q28)，还具有接在一起并接到移位寄存器(51)的输出端(Q10-Q18,QB10-QB18)的输入端(D20-D28)，
分频器(40)，该分频器具有与接到移位寄存器时钟输入端(CK10-CK18)的输入时钟信号(CLK)连接的时钟输入端(CK0-CK7)，所说分频器输出在将来自移位寄存器(51)的数据信号在时钟控制下输入到输出寄存器(52)时进行控制的控制信号(BP)，
其特征在于，分频器(40)至少包括具有带时控存储电路的与门功能的两个电路(0-7)，每个所说电路包括时钟输入端(CK0-CK7)，第一与输入端(SDI0-SDI7)，第二与输入端(SE0-SE7)，和输出两个与输入端(SDI0-SDI7,SE0-SE7)的逻辑与函数值的至少一个输出端(Q0-Q7)；
各第一与输入端(SDI0-SDI7)连接在一起，并接到来自一个输出端(Q7)的反相信号；
除第一电路(0)外，各第二与输入端(SE0-SE7)接在一起，并接到前面电路(0-6)的输出端(Q0-Q6)；及
分频时钟信号(CLKdiv)可以从一个输出端(Q4)中取出。
6．如权利要求5的串并行转换器，其特征在于，该转换器包括具有多路输入的D触发器(0-28)，各所说触发器包括数据输入端(D0-D28)，扫描输入端(SDI0-SDI28)，时钟输入端(CK0-CK28)，扫描使能输入端(SE0-SE28)，根据扫描使能输入端(SE0-SE28)的值输出来自数据输入端(D0-D28)或扫描输入端(SDI0-SDI28)的值的输出端(Q0-Q28)，及反相输出端(QB0-QB28)；
分频器(40)中的数据输入端(D0-D7)保持低电平；
分频器(40)的扫描输入端(SDI0-SDI7)对应于彼此连接并接到分频器(40)中的一个反相输出端(QB0-QB7)的第一与输入端(SDI0-SDI7)；及
分频器(40)中的扫描使能输入端(SE0-SE7)对应于第二与输入端(SE0-SE7)。
7．如权利要求5-6中任一项的串并行转换器，其特征在于，输入时钟信号(CLK)和输入串行数据信号(Din,s)由各反相器或缓冲器缓冲，以便基本上在数据的中间对数据信号(Din,s)进行时控。
8．如权利要求7的串并行转换器，其特征在于，附加的负载(55)与移位寄存器的输入端(D10)并联，使得输入时钟信号(CLK)和输入串行数据信号(Din,s)间的延迟差被精细调节。
9．如权利要求8的串并行转换器，其特征在于，所说负载(55)包括由四个彼此并联的反相器构成的两组。
10．如权利要求6-9中任一项的串并行转换器，其特征在于，输出寄存器的输出端(Q20-Q28)反馈回各扫描输入端(SDI20-SDI28)；
输出寄存器的时钟输入端(CK20-CK28)与和移位寄存器的时钟输入端(CK10-CK18)以及分频器(CK0-CK7)相同的输入时钟信号(CLK)连接；及
控制信号(BP)是一加到输出寄存器的扫描使能输入端(SE20-SE28)的脉冲信号。
11．如权利要求6-10中任一项的串并行转换器，其特征在于，反相并行数据信号(Dout,p)从输出寄存器的反相输出端(QB20-QB28)中取出。
12．如权利要求6-11中任一项的串并行转换器，其特征在于，取自移位寄存器(51)的数据信号是经所说移位寄存器的反相输出端(QB10-QB18)取出的。
13．如权利要求6-12中任一项的串并行转换器，其特征在于，脉冲信号(BP)至少由两个并联的反相器(43)或缓冲器缓冲。
14．一种并串行转换器，包括：
寄存器(61)，该寄存器具有耦合到输入时钟信号(CLK)的时钟输入端(CK30-CK38)，并具有用于输入并行数据信号(Din,p)的输入端(D30-D38)和用于输出串行数据信号(Dout,s)的至少一个输出端(Q38)；及
分频器(40)，该分频器具有耦合到输入时钟信号(CLK)的时钟输入端CK0-CK7)，所说分频器(40)输出在将新并行数据信号(Din,p)输入到寄存器(61)时进行控制的控制信号(BP)，
其特征在于，分频器(40)至少包括两个用作具有时控存储电路的与门的电路(0-7)，各所说电路包括时钟输入端(CK0-CK7)，第一与输入端(SDI0-SDI7)，第二与输入端(SE0-SE7)，和输出两个与输入端(SDI0-SDI7,SE0-SE7)的逻辑与函数值的至少一个输入端(Q0-Q7)；
各第一与输入端(SDI0-SDI7)彼此连接，并接到来自一个输出端(Q7)的反相信号；
除第一电路(0)外，各第二与门(SE1-SE7)接到前面电路(0-6)的输出端(Q0-Q6)；及
分频时钟信号(CLKdiv)可以从一个输出端(Q4)取出。
15．如权利要求14的并串行转换器，其特征在于，寄存器(61)包括具有多路输入端的D触发器(30-38)，各所说触发器包括数据输入端(D30-D38)，扫描输入端(SDI30-SDI38)，时钟输入端(CK30-CK38)，扫描使能输入端(SE30-SE38)，根据扫描使能输入端(SE30-SE38)的值输出来自数据输入端(D30-D38)或扫描输入端(SDI30-SDI38)的值的输出端(Q30-Q38)，及反相输出端(QB30-QB38)；
分频器(40)中的数据输入端(D0-D7)保持为低；
分频器(40)的扫描输入端(SDI0-SDI7)对应于彼此连接并接到分频器(40)中的一个反相输出端(QB0-QB7)的第一与输入端(SDI0-SDI7)；及
分频器(40)中的扫描使能输入端(SE0-SE7)对应于第二与输入端(SE0-SE7)。
16．如权利要求14-15中任一项的并串行转换器，其特征在于，输入时钟信号(CLK)和输入并行数据信号(Din,p)由各反相器(63)或缓冲器缓冲，以便基本上在数据的中间对数据信号(Din,p)进行时控。
17．如权利要求14-16任一项的并串行转换器，其特征在于，控制信号(BP)是一至少由两个并联的反相器(43)或缓冲器缓冲，且接到寄存器(61)的扫描使能输入端(SE31-S38)的脉冲信号。
18．用作高传输速度信号和低传输速度信号间接口的高速单元，包括至少一个并串行转换器和至少一个串并行转换器，其特征在于，串并行转换器是根据权利要求5的转换器，并串行转换器是根据权利要求14的转换器。
19．权利要求5的串并行转换器和权利要求14的并串行转换器应用于用作低速信号和高速信号间的接口的高速单元。
CN97197389.XA 1996-06-20 1997-06-04 串并行和并串行转换器 Pending CN1228886A (zh)

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