CN86108211A - 数字相位表电路 - Google Patents

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Abstract

用可集成的相位表电路测量第一时钟信号的脉冲边沿与第二时钟信号的脉冲边沿之间的相位差。第二时钟信号通过一分频电路加到由m个延迟单元组成的非钟控延迟线上，也加到由m个寄存单元组成的第二寄存器上，而第一寄存器的m个单元都由第一钟信号控制。两寄存器的第k单元的输出，由一列m个XOR门中的第k个XOR门进行比较，当这些输出的电平不同时，第k门的输出为逻辑1。多路加法器对各逻辑电平求和其A处的n位输出就是相位值。精度与m相符，m最好取2n。

Description

EP-AI-O    122491示出的是一种数字相位表电路，用来测量在第二个时钟信号的两个脉冲的取样间隔内，第一个时钟信号的脉冲边沿与第二个时钟信号脉冲边沿之间的相位差，在该相位表的一个实施电路中，第一个时钟信号的脉冲取自于电视接收机水平偏转电路的水平回描脉冲，它与作为相位参考的已传输的第二个时钟信号脉冲之间的相位差就被测量出来，以前的相位表电路包括一个A/D转换器，此转换器的转换频率必须钟控在水平脉冲重复率的整数倍上;一个接在A/D转换器之后的可用开关控制的乘法器以及一个钟控积分器。
本发明涉及到这种数字相位表电路，论述在权项要求1的序言中。
本发明的目的，是要提供这种数字相位表电路。这种电路适合于单片集成，并且总电路比以前的电路简单，以限制在集成电路片上所占用的面积。
此发明可按照权项要求1的特点部分所论述的电路布局以达上述目的。
此发明的相位表电路装有m个延迟单元，m个寄存单元，m个XOR门（异或门）以及一个输出n位信号的多路加法器，这里选择m＝2n，n为整数;这样做是大有好处的。这时，如果多路加法器的输出信号被译码为二进制分式，那么，二进制加法器的输出就能直接给出在第二个时钟信号的两个脉冲的取样间隔内，第一个时钟信号的脉冲边沿，相对于第二个时钟脉冲的边沿的位置的数值。
因为此发明的相位表电路的组件都是常规的集成电路，即一个分频器，一个普通设计的延迟线，常规的寄存器，一个多路加法器和一些熟知构造的XOR门。这些电路组件在这里就不再对它们进行介绍了。XOR门，可采用例如，PCT丛书WO85/02957中所述之类的门。
现在，用附图来说明其一发明及其优点。其中：
图1为按照这一发明画出的数字相应表电路的方框图。
图2用来说明这一发明中，数字相位表电路的工作原理。
图1是按此发明画出的数字相位表电路的方框图。此电路适用于单块集成，而且在集成电路片上占用较少的面积。时钟信号CK2通过分频电路FF，例如，一个JK触发器，加到延迟线V上。延迟线是由m个延迟单元组成每个单元都产生延时t。如果这一发明用于电视接收机，延时最好在1.5ns到3.5ns之间。延迟线V内的信号内容被输送到受第二时钟信号CK2控制的寄存器R2的一列m个寄存单元R21…R2m内。这样，第二寄存器R2就始终包含着一个参考信号，此信号分别储存在每一个寄存单元R21…R2m中。第二寄存器的时钟脉冲输入端还与分频电路FF的输出端相连。而第一寄存器R1的各单元R11到R1m却受控于第一时钟信号CK1，这时，延迟线的信号内容被写入寄存器R1中。
此发明的数字相位表电路还包括一列m个XOR门，从G1到Gm。第K个XOR门的第一路输入1，与寄存器R1中与其相对应的第K寄存单元R1K的输出端相连接;第二路输入与第二寄存器R2中相应的第K单元R2K的输出端相连接。第一与第二寄存器R1和R2的第K单元的输入端都和延迟线V中相应的第K延时单元VCK的输出端相连，如图1所示。
这样，每一对寄存器R1、R2的寄存单元的输出由XOR门组合。于是，当XOR门的两路输入信号彼此不同时，从G1到Gm各门的输出都为逻辑1。
此发明的数字相位表电路中还包括一个多路加法器Ma，此加法器具有熟知的树型结构的优点（进位存贮加法器）。此多路加法器有m路输入，每一路输入都和XOR门G1到Gm的输出相连。并给出n位输出信号。这样，加法器就可以计算出逻辑1的个数，而当G1到Gm每个门的两路输入信号相同时，即钟信号CK1、CK2同相位时，其输出显然为零。
一个控制信号Ct通过传输线Lt加到多路加法器Ma上。它出现在第一个XOR门G1的第一路输入端1与第一个寄存单元R11的输出端，因此被定为零延迟。
如果X为输入到多路加法器Ma的逻辑1的个数，则输出端A处的二进制信号B为
B＝X    若Ct＝1
B＝m-X    若Ct＝0
如前所事，组成延迟线V的延迟单元数m，寄存器R1、R2各自包含的单元数，以及XOR门G1到Gm的个数，最好都选为2n，使多路加法器输出的位数等于n，至于溢出情况，例如，若X＝0，m-0＝m，则不在计数之内。如果加法器的输出信号被译码为n位＝进制分式，这样多路加法器就可以直接给出精确的予期结果，即在时钟脉冲CK2的抽样间隔内，时钟信号CK1的脉冲边沿的相对位置。
图2所示为数字相位表电路的几种典型工作状态以及在多路加法器Ma输出A处得到的数字数值，其中m＝4，因此n＝2。图2表明了分频电路FF的工作原理，其输入为时钟脉冲CK2，输出为时钟脉冲CK2′，该输出又作为延迟线V的输入，并对第二寄存器R2进行时钟控制。同时，图2还列出了相位为0°，90°，180°，270°时，多路加法器在输出端A处的信号。
在数字电视机的实际应用中，取m＝26＝64就足够了。延迟线由非钟控门组成。
以3uHMOS技术来完成图1所示的数字相位表电路，即导体宽度为3um，需占用1.7mm2的面积。

Claims (2)

1、数字相位表电路用于测定，在第二时钟信号CK2的两个脉冲取样间隔间，第一时钟信号CK1的脉冲边沿与第二时钟信号CK2的脉冲边沿之间的相位差，
特征在于：
一个分频电路FF，
一个其输入由第二时钟信号(CK2)提供，其输出和由一列m个延迟单元(VC1…VCm)组成的延时线(V)的输入相连接，并与第二寄存器(R2)的时钟信号输入端相连接。第二寄存器包括一列m个寄存单元(R21…R2m)，每一单元都由分频电路(FF)输出端的时钟信号控制。
一个第一寄存器(R1)，由一列m个寄存单元(R11…R1m)组成，每个寄存单元都由第一时钟信号(CK1)控制，
一列XOR门(G1…Gg)，其中第K个门的第一输入端(1)和第一寄存器(R1)中相应的第K单元(R1K)的输出端相连接；第K门的第二输入端(2)和第二寄存器(R2)中相应的第K单元(R2K)的输出端相连接，第一寄存器R1和第二寄存器R2的第K寄存单元的输入端，都和延迟线V中相应的第K延迟单元(VCK)的输出端相连接，
该电路有一受控制线(Lt)控制的多路加法器(Ma)，产生n位输出信号(B)该加法器有m个输入端，分别与XOR门(G1…Gm)中之一的输出端相连接，
一个在控制线(Lt)与第一寄存器(R1)的第一单元(R11)的输出端之间的连接。
2、按权项要求1所要求的数字相位表电路，其特征在于：m个延迟单元，m个寄存单元，m个XOR门，其中m等于2n，n为整数。
CN86108211.7A 1985-12-12 1986-12-10 数字相位表电路 Expired CN1010894B (zh)

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