CN1212619C - 高速缓冲存储器装置等的半导体存储装置 - Google Patents

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Abstract

高速缓冲存储单元阵列内，至少设置有一行存储单元的特定存储单元行，并作为回写缓冲器。向上述特定存储单元行(回写缓冲器)退避时，由任意的字线选中高速缓冲存储单元阵列内的同一行存储单元，应退避所有的数据，通过位线对同时一次写入到上述特定存储单元行中。因此，由于无须通过数据总线，就可以写入到特定存储单元行中，所以可以大幅度减少访问高速缓冲存储器的次数，提高吞吐量并降低微处理器的消耗电能。

Description

高速缓冲存储器装置等的半导体存储装置
技术领域
本发明涉及一种高速缓冲存储器装置等的半导体存储装置的改进装置。
背景技术
近年，为了提高微处理器的整体性能，一般在微处理器中，在CPU与低速大容量主存储装置之间设置有高速缓冲存储器。
有关高速缓冲存储器，例如在John L.Hennessy，David A.Patterson著，“Computer Architecture：A Quantitative Approach”，MorganKnafmann Publishers，INC.(1990)等书中有详细的说明。
高速缓冲存储器的控制方式，根据写入方式的不同，其基本方式分为通写方式(WRITETHROUGH)和回写方式(WRITEBACK)两种。在通写方式中写入操作是对高速缓冲存储器和主存储器两方进行。另一方面，在回写方式中，写入操作仅对高速缓冲存储器进行，数据变更了的高速缓冲存储器中的块，在成为置换对象时才被写入到主存储器中。
图8是说明这样的高速缓冲存储器的已有示例，是表示了高速缓冲存储器和周边相关联的装置的构成示例的方框图。
在该图中，1为微处理器，仅仅表示了与本发明相关的构成要素。3为CPU，4为外部主存储器，5为总线控制装置，6为地址总线，7为数据总线，8为高速缓冲存储器，9为回写缓冲器。
在如上那样构成的高速缓冲存储器中，就回写方式，对高速缓冲存储器8的写入动作过程作如下说明。
地址总线6将从CPU3中送出来的地址信号传送给高速缓冲存储器8，并且通过总线控制装置5传送给主存储器4。数据总线7进行高速缓冲存储器8或主存储器4与CPU3之间的数据传送。总线控制装置5控制本身与主存储器之间的地址总线6，数据总线7。还有，高速缓冲存储器8与主存储器4之间传送的数据的最小单位为块或线，其块的大小一般比高速缓冲存储器8与数据总线7之间一次传送的数据宽度(比特数)要大，例如是它的整数倍。
对高速缓冲存储器8的任意的地址进行写入操作时，如果包含有成为写入操作对象的地址的块(或线，以下均以“块”表示)内的数据在高速缓冲存储器8内一定时间内没有变更(重写)，由于与主存储器4有相同的数据，因而没有必要回写到主存储器4中。另一方面，如果包含有成为写入操作对象的地址的块内的数据在高速缓冲存储器8内一定时间内有变更，由于块内的数据与主存储器4的数据不同，在向高速缓冲存储器8写入新的数据前，有必要将该块的数据回写到主存储器4中。
在进行回写到主存储器4中的动作时，高速缓冲存储器8的写入操作只好等待。由于向主存储器4的写入是非常低速的，因此，为了缩短等待时间，采用了临时保存向主存储器4回写所必要的数据的回写缓冲器9。
即向高速缓冲存储器8进行写入操作时，当有必要将包含有写入对象地址的块的数据回写到主存储器4时，首先从高速缓冲存储器8中读出该块的数据，通过数据总线7退避到回写缓冲器9中。此后，向高速缓冲存储器8进行写入操作。另外利用空闲时间将退避到回写缓冲器9中的数据回写到低速的主存储器4中。
但是，在上述已有的构成中，回写缓冲器9是作为高速缓冲存储器8的外部电路构成，通过数据总线7进行向回写缓冲器9的写入(退避)操作。退避到回写缓冲器9中的数据是高速缓冲存储器8和主存储器4之间传送数据的最小单位，即是包含有写入对象地址的块的全部数据。其块的大小，是高速缓冲存储器8与数据总线7之间一次所传送数据宽度的数倍。因此为了将一个块的数据退避到回写缓冲器9中，必须多次访问高速缓冲存储器8，读出数据。例如，当高速缓冲存储器8与数据总线7一次所传送数据的宽度为32比特，在块的大小为128比特(16字节)时，为了将一个块的数据退避到回写缓冲器9中，必须最少四次访问高速缓冲存储器8。因此，存在着使用微处理器1的***的吞吐能力低的大问题。
而且，由于增加了访问高速缓冲存储器8的次数，存在着微处理器1的消耗功率大的问题。
进一步，在回写缓冲器9中必须保存有大的块大小的数据，例如采用通常构成的触发器构成时，需要占有大的面积，因而存在着面积增大的问题。
发明内容
本发明的目的是在临时保存向主存储器回写所必须的数据时，高速缓冲存储器的访问次数比现有装置要少，希望一次就能临时存储回写所需的全部数据，试图提高吞吐量和降低消耗电能，同时通过采用存储单元构成回写缓冲器，试图缩小芯片的面积。
为了解决上述课题，在本发明中，在高速缓冲存储器的存储单元阵列内设置为构成回写缓冲存储器的特定的存储单元行，向主存储器回写所必要的数据不通过数据总线而写入并临时保存在上述特定的存储单元行内。
具体讲，本发明的半导体存储装置，具有将在沿行方向延伸的多条字线和沿列方向延伸的多条位线对的交叉部分别连接的存储单元配置成阵列形状的存储单元阵列，由任一条字线选中与该字线相连的同一行的存储单元，相对于所选中的存储单元，通过与这些存储单元连接的位线对可以进行数据的读出及写入，其特征是在所述存储单元阵列内，包含有在沿行方向延伸的至少有一行存储单元的特定存储单元行，具有当由所述任一条字线选中同一行的存储单元时，这些存储单元的数据，通过与这些存储单元连接的位线对，全部可以写入到所述特定存储单元行中的写入装置。
还有，本发明的半导体存储装置，其特征是由所述任一条字线选中的同一行的存储单元的数据，不管有无写入装置的动作，可以通过与这些存储单元连接的位线对读出，所述写入装置，在所述同一行的存储单元的数据读出时，选中所述特定的存储单元行，同时将所述同一行的存储单元所有的数据，通过与这些存储单元连接的位线对，分别写入到所述特定存储单元行中的存储单元。
再有，本发明的半导体存储装置，其特征是构成所述特定存储单元行的同一行的存储单元由选中特定存储单元行的字线所选中，所选中的存储单元的数据通过与这些存储单元分别连接的位线对读出。
再有，本发明的半导体存储装置，其特征是具有选择分别被读到多条位线对的多个数据的一部分的列开关，由列开关所选择的那一部分数据向外输出到微处理器的数据总线上。
再有，本发明的半导体存储装置，其特征是构成所述特定存储单元行的存储单元由包括由负载元件和驱动用MOSFET串联相接形成的一对反相部件的各输入端子和各输出端子交叉结合而形成的交叉结合电路、在所述一对反相电路的两输出端子和位线对之间分别配置的至少一对的传送用MOSFET、在所述一对驱动用MOSFET的源极共同连接的公共源极和基准电位线之间配置并在数据写入动作时控制为未选中状态的控制用MOSFET的静态型存储单元所构成。
再有，本发明的半导体存储装置，其特征是构成所述特定存储单元行的存储单元由包括由负载元件和驱动用MOSFET串联相接形成的一对反相部件的各输入端子和各输出端子交叉结合而形成的交叉结合电路、在所述一对反相电路的两输出端子和位线对之间分别配置的至少一对的传送用MOSFET、在所述一对驱动用MOSFET的一方和基准电位线之间以及在所述一对驱动用MOSFET的另一方和基准电位线之间配置并在数据写入动作时控制为未选中状态的一对控制用MOSFET的静态型存储单元所构成。
再有，本发明的高速缓冲存储器装置，具有将在沿行方向延伸的多条字线和沿列方向延伸的多条位线对的交叉部分别连接的存储单元配置成阵列形状的高速缓冲存储单元阵列，由任一条字线选中与该字线相连的同一行的存储单元，相对于所选中的存储单元，通过与这些存储单元连接的位线对可以进行数据的读出及写入，其特征是具有当有必要将写入到所述高速缓冲存储单元阵列的一部分存储单元的数据向主存储装置写入时、临时保存数据的回写缓冲器，所述回写缓冲器包含在所述高速缓冲存储单元阵列中，并且由在沿行方向延伸的至少有一行存储单元的特定存储单元行所构成，构成所述回写缓冲器的特定存储单元行的存储单元分别相连的位线对与所述高速缓冲存储单元阵列的各位线对被共用。
再有，本发明的高速缓冲存储器装置，其特征是由所述任一条字线选中的同一行的高速缓冲存储单元的数据，不管构成所述回写缓冲器的特定存储单元行是选中还是未选中，可以通过与这些高速缓冲存储单元连接的位线对读出，具有在由所述任一条字线读出同一行的高速缓冲存储单元的数据时，选中构成所述回写缓冲器的特定存储单元行，同时将所述同一行的高速缓冲存储单元所有的数据，通过与这些高速缓冲存储单元连接的位线对，分别写入到构成所述回写缓冲器的特定存储单元行的存储单元的写入装置。
再有，本发明的高速缓冲存储器装置，其特征是构成所述回写缓冲器的特定存储单元行的同一行的存储单元，由选中所述特定的存储单元行的字线所选中，所选中的存储单元的数据通过与这些存储单元分别相接的位线对读出。
再有，本发明的高速缓冲存储器装置，其特征是具有选择分别被读到多条位线对的多个数据的一部分的列开关，由所述列开关所选择的一部分数据向外输出到微处理器的数据总线上。
再有，本发明的高速缓冲存储器装置，其特征是所述高速缓冲存储单元阵列的一行以及构成所述回写缓冲器的特定存储单元行的一行都具有与主存储装置之间传送的最小单位数据的数目相等个数的存储单元。
再有，本发明的高速缓冲存储器装置，其特征是构成所述特定存储单元行的存储单元由包括由负载元件和驱动用MOSFET串联相接形成的一对反相部件的各输入端子和各输出端子交叉结合而形成的交叉结合电路、在所述一对反相电路的两输出端子和位线对之间分别配置的至少一对的传送用MOSFET、在所述一对驱动用MOSFET的源极共同连接的公共源极和基准电位线之间配置并在数据写入动作时控制为未选中状态的控制用MOSFET的静态型存储单元所构成。
再有，本发明的高速缓冲存储器装置，其特征是构成所述特定存储单元行的存储单元由包括由负载元件和驱动用MOSFET串联相接形成的一对反相部件的各输入端子和各输出端子交叉结合而形成的交叉结合电路、在所述一对反相电路的两输出端子和位线对之间分别配置的至少一对的传送用MOSFET、在所述一对驱动用MOSFET的一方和基准电位线之间以及在所述一对驱动用MOSFET的另一方和基准电位线之间配置并在数据写入动作时控制为未选中状态的一对控制用MOSFET的静态型存储单元所构成。
根据以上的构成，在本发明所述的半导体存储装置中，由存储单元阵列内的任意一条字线所选择的所有数据，通过多个位数对，可以和读出动作同时一次写入特定存储单元行中。输出到位线对的数据，通过列开关、检测电路、输出缓冲器从半导体存储装置输出到外部，输出由一条字线同时选择的数据的位线对，是外部输出数据的比特数的数倍条。因此，可以将外部输出数据的比特数多数倍的存储单元数据同时一次写入或者退避到特定存储单元行中。
再有，本发明所述的半导体存储装置中，向特定存储单元行写入时，由于将构成特定存储单元行的存储单元的驱动用MOSFET与基准电位线切断，特定存储单元行的数据不输出到位线上，而输出由存储单元阵列内的任意字线所选择的数据。并且，特定存储单元行的各存储单元的记忆节点上传入位线上的电位。即，特定存储单元行控制为写入状态时，由存储单元阵列内的任意字线所选择的同一行的所有数据，通过位线可以写入到特定存储单元行中。
再有，在本发明所述的高速缓冲存储器装置中，高速缓冲存储器可以将比一次传送给数据总线的数据宽度要多数倍的存储单元的数据同时一次写入或者退避到回写缓冲器中。例如，如果设定高速缓冲存储器的地址使块在同一字线上，由一条字线同时选中的存储单元数设定为和块的大小相同，一次数据读出动作可以同时将一个块的数据全部退避到回写缓冲器中。
这样，利用该高速缓冲存储器装置，在向回写缓冲器退避时可以大幅度减少访问高速缓冲存储器的次数，并且，由向回写缓冲器退避不使用数据总线，可以提高采用微处理器的***的吞吐量，更能减少消耗电能。还有，由于回写缓冲器由存储单元构成，可以同时实现小面积化。
再有，在本发明所述的高速缓冲存储器装置中，从高速缓冲存储器装置向数据总线输出数据的数量，即使是不到高速缓冲存储器装置和主存储装置之间传送的最小单位的数据数量(一块)的少量的数，也可以在一次的读出动作中将一个块的数据一次退避到回写缓冲器中。
再有，在本发明所述的高速缓冲存储器装置中，它的一部分与半导体存储装置的一部分起同样的效果。
附图说明
以下，对附图作简要说明。
图1为表示本发明的实施例1的高速缓冲存储器装置和其周边相关联的装置的构成例的方框图。
图2为表示图1的高速缓冲存储器装置的内部构成的方框图。
图3为表示图2的高速缓冲存储器装置的存储单元阵列的构成例。
图4为表示图3所示存储单元的构成例。
图5为表示本发明的实施例1的构成特定存储单元行的存储单元的构成例。
图6为表示向图5所示存储单元写入数据时的概略波形图。
图7为表示构成特定存储单元行的存储单元的构成的变形例的图。
图8为表示已有的高速缓冲存储器装置和其周边相关联的装置的构成例的方框图。
以下对附图中的符号作说明。
1-微处理器；2、8-高速缓冲存储器；3-CPU；4-主存储器；5-总线控制装置；6-地址总线；7-数据总线；9-回写缓冲器；10-存储单元阵列(高速缓冲存储器单元阵列)；20-特定存储单元行(回写缓冲器)；31-地址译码器；32-字线驱动器；33-列开关；34-检测电路；35-数据输出缓冲器；AD-地址信号；DOUT-数据输出；WL-字线；BL、BLB-位线对；WBWL-特定存储单元行的字线；WBWR-写入控制信号线；IW1、IW2-输入端子；NW1、NW2-输出端子；101-存储单元；200-写入装置；201-构成特定存储单元行的存储单元；ML1、ML2、MLW1、MLW2-负载用MOSFET；MA1、MA2、MAW1、MAW2-传送用MOSFET；MD1、MD2、MDW1、MDW2-驱动用MOSFET；MWRO、MWR1、MWR2-控制用MOSFET。
具体实施方式
下面结合附图说明本发明的实施例。
图1为表示本发明的实施例1的高速缓冲存储器装置和其周边相关联的装置的构成例的方框图。在图1中，1为微处理器，仅仅表示了与本发明相关的构成要素。3为CPU，4为外部主存储器。上述微处理器1和CPU3在内部均有总线控制装置5、地址总线6、数据总线7、高速缓冲存储器8。本发明的高速缓冲存储器(上述高速缓冲存储器2)，作为在其内部的高速缓冲存储单元阵列10中包含回写缓冲器20的构成方式，由所述微处理器1提供。
下面根据本实施例的高速缓冲存储器，就回写方式，说明高速缓冲存储器2的写入动作过程。
与已有的示例相同，对高速缓冲存储器2的任意的地址进行写入操作时，如果包含有成为写入操作对象的地址的块内的数据在高速缓冲存储器2内一定时间内已经变更，在向高速缓冲存储器2写入新的数据前，有必要将该块的数据回写到主存储器4中。在已有的示例中，采用回写缓冲器9临时保存向低速主存储器4回写所必需的数据，而本实施例采用了在高速缓冲存储器2的高速缓冲存储单元阵列10中包含回写缓冲器20的构成方式。因此，在向回写缓冲器20的进行写入操作(退避操作)时，没有必要使用数据总线7，仅在高速缓冲存储单元阵列10的内部实现写入操作，即退避操作。
下面说明为实现高速缓冲存储器所用的半导体记录装置。
图2为表示上述高速缓冲存储器2的具体构成示例。高速缓冲存储器2由存储单元阵列10、地址译码器31、字线驱动器32、列开关33、检测电路34、数据输出缓冲器35所构成。AD为从地址总线6输入的地址信号，DOUT为向数据总线7输出的输出数据。还有，在此图中仅仅示出了与本发明有关的电路，省略了时钟控制电路、写入电路等部分。20为包含在存储单元阵列10中的特定存储单元行或者为回写缓冲器。
还有，图3为表示高速存储单元阵列10的构成示例，没作特别限制，为由m行n列(m、n为任意整数)的矩阵构成的示例。在该图中，101为多数个单元、201为构成特定存储单元行的多数个存储单元，WL1、WL2-WLm为字线，BL1、BL2-BLn以及BL1B、BL2B-BLnB分别为位线对，WBWL为特定存储单元行的字线，WBWR为控制向特定存储单元行写入的写入控制信号线。
下面说明动作。
地址信号AD经地址译码器31译码后，由字线驱动器32选择驱动WL1-WLm中与所述地址信号AD相对应的一条字线，这样，与所选择的字线相对应的存储单元101的数据将输出到位线对BL1、BL1B-BLn、BLnB上。即选择了字线WL1-WLm中的一条后，同时选择了n个存储单元101，在所有位线对BL1、BL1B-BLnB、BLnB上输出数据。然后，由列开关33所选择的一部分位线对的数据由检测电路34放大后，由输出缓冲器35输出。当特定存储单元行20的字线WBWL没有被选中时，该动作与通常的动态RAM的读出动作完全相同。这里所省略的时钟控制电路和写入电路在前面已经说明了。
在此读出的动作中，选择特定存储单元行20的字线WBWL，在将向特定存储单元行20写入控制信号线WBWR控制为写入状态时，在位线对BL1、BL1B-BLnB、BLnB上输出的数据写入构成特定存储单元行20的存储单元201。存储单元201的构成，将在后面说明。
由于在位线对BL1、BL1B-BLnB、BLnB上输出了与所选中的字线WL1-WLm中的一条与字线相对应的所有存储单元的数据，将向构成特定存储单元行20的所有存储单元201同时写入数据。
一般说来，由于进行了由列开关33选择一部分位线对的动作，位线对的根数n比数据输出DOUT的位数要多。例如，输出DOUT的数据宽度为32位时，位线对的根数有可能为64根、128根、256根等。实际上，在考虑到字线的延迟时间，同时考虑到由所选位线对的根数所消耗的电流等来确定位线对的根数n。
这样，与所选中的字线对应的所有存储单元的数据通过数据输出DOUT要想写入到什麽地方时，常需要多次访问存储单元，但如果采用本实施方案这样的构成，只需访问一次，就可将与所选字线对应的所有存储单元的数据通过位线对，同时整体写入到特定存储单元行20中。
还有，要读出特定存储单元行20时，全部不选中字线WL1-WLm，而选中特定存储单元行20的字线WBWL，并将特定存储单元行20的写入控制线WBWR控制为读出状态，则与从通常的存储单元101的读出完全一样，就可读出。
下面，存储单元的具体构成例如图4-图6所示。
图4为通常的存储单元101的构成示例。在该图中，WL为字线，BL、BLB为位线对，ML1、ML2为负载用MOSFET，MD1、MD2为驱动用MOSFET，MA1、MA2为传送用MOSFET。
图5为表示构成特定存储单元行20的存储单元201的构成示例，由静态型存储单元所构成的示例。在该图中，WBWL为字线，BL、BLB为位线对。存储单元201具有由负载用MOSFET(负载元件)MLW1和驱动用MOSFETMDW1串联以及其他负载用MOSFET(负载元件)MLW2和驱动用MOSFET MDW2串联所形成的一对反相部件，各反相部件的输入端子IW1、IW2和输出端子NW1、NW2相互交叉相联形成交叉结合电路。而且，在一反相部件的输出端子NW1和构成位线对BL、BLB的一位线BL之间配置有传送用MOSFET MAW1，在另一反相部件的输出端子NW2和构成位线对BL、BLB的一位线BLB之间配置有传送用MOSFET MAW2。这些传送用MOSFET MAW1、MAW2由字线WBWL控制。还有，MWR0为写入时由写入控制信号线WBWR控制成非选中状态的控制用MOSFET。该控制用MOSFET MWR0配置在上述一对驱动用MOSFETMDW1、MDW2的源极连接在一起的共同源极和基准电位线GND之间。在此，作为传送用MOSFET MAW1、MAW2，根据下述的位线电位关系，应使用PMOS型MOSFET。
图6为表示向图5所示存储单元201写入时的概略波形图。
以下说明其动作。
将通常存储单元101的字线WL活化(选中)后，所对应的存储单元101的数据将输出到位线对BL、BLB上。这时，构成回写缓冲器20的存储单元201的字线WBWL为非活化状态(未被选中)，所以是通常的读出动作。
一方面，向构成特定存储单元行20的存储单元201写入数据时，让构成特定存储单元行20的存储单元201的字线WBWL成活化(选中)状态，由写入控制信号线WBWR将控制用MOSFET MWRO控制成未选中状态。构成特定存储单元行20的存储单元201的信息存储节点(输出端子)NW1、NW2，由于控制用MOSFET MWRO为未选中状态，与接地电位断离开了。为此，保持在信息存储节点NW1、NW2的数据不能输出到位线对BL、BLB上，相反，由通常的存储单元101输出到位线对BL、BLB上的数据可传送到信息记忆节点NW1、NW2。本实施例中，示出了由电源电压对位线对BL、BLB进行了预充电的情况，由于传送用MOSFET MAW1、MAW2使用了PMOS型MOSFET，在电源电压附近的位线对BL、BLB间的小振幅可以传送到信息记忆节点NW1、NW2。
此后，用写入控制信号线WBWR将控制用MOSFET MWRO控制成选中状态，让存储单元201与检测电路成相同的动作，让信息记忆节点NW1、NW2的电源电压附近的小振幅振幅到基准电压，保持正确的数据(t2时刻)。也即是说，这时，通常存储单元101记忆的数据，写入到了存储单元201中。而且，这时，即使通常存储单元101的字线WL，构成特定存储单元行20的存储单元201的字线WBWL为未选中状态也没关系。
还有，让通常存储单元101的字线WL成未选中状态，仅让构成特定存储单元行20的存储单元201的字线WBWL为选中状态，如果由控制信号线WBWR将控制用MOSFET MWRO控制成选中状态，构成特定存储单元行20的存储单元201的数据将输出到位线对BL、BLB上，可以与通常读出动作完全相同地读出数据。
这样，让构成特定存储单元行20的存储单元201的字线WBWL为选中状态，由控制信号线WBWR将控制用MOSFET MWRO控制成未选中状态，这样构成写入装置200。
因此，将记忆在通常存储单元101中的数据读出到位线对的通常读出动作时，与其同时，让上述写入装置200动作，通过上述位线对可以将上述读出的数据写入到构成特定存储单元行20的存储单元201中。
回到图1中，说明用上述图2到图6说明的半导体存储装置内的高速缓冲存储器2的特定存储单元行20作为回写缓冲器使用，该半导体存储装置在图1的微处理器1内作为高速缓冲存储器使用时的情况。
如用图2到图6所说明的那样，如果特定存储单元行20作为回写缓冲器使用，与高速缓冲存储单元阵列10的所选中的字线相对应的所有存储单元数据，可以同时整体写入、退避到回写缓冲器20中。同时可以写入、退避的数据宽度为高速存储器可以将比一次传送到数据总线7的数据的宽度要多数倍。例如，在本实施方案中，块(与主存储装置4之间所传送的最小单位的数据)如同一字线所选那样设定高速缓冲存储器2内的地址，由一条字线同时选定的同一行的存储单元的个数和块的大小(传送的最小单位的数据数)设定为相同。通过这样的构成，如果选中了一条字线，块中的数据全部输出到位线对上，一次数据读出动作可以同时将一个块的数据全部退避到回写缓冲器20中。
因此，向回写缓冲器20实施写入动作(退避动作)时，可以大幅度减少访问高速缓冲存储器2的次数。
以上，如从图1到图6所述的那样，如果采用该实施例的半导体存储装置，由存储单元阵列10内的任意一条字线所选择的同一行的所有存储单元的数据，通过位线对，在读出的同时，可以整体写入到特定存储单元行20中。
再有，如果该半导体存储装置的特定存储单元行20作为回写缓冲器使用，作为采用具有高速缓冲存储器2的微处理器1的***的高速缓冲存储器使用，则可以大幅度减少为退避到回写缓冲器20而访问高速缓冲存储器2的次数，并且，由于在退避到回写缓冲器20过程中不使用数据总线7，可以提高采用微处理器1的***的吞吐量，同时降低微处理器1所消耗的电能。
此外，由于回写缓冲器20由存储单元构成，还能同时实现小面积化。
还有，在本实施例中，示出了特定存储单元行或回写缓冲器20由一行构成时，即字线WBWL为一条时的情况，也可以将特定存储单元行或回写缓冲器20设计成多行。这时，与多个特定存储单元行或回写缓冲器20对应的字线WBWL也相应设计成多条，并使用地址译码器31、字线驱动器32进行选择即可。如果这样，由存储单元阵列10内的多条字线WL所选中的多行所有的存储单元的数据，可以分别写入、退避到多行的各个特定存储单元行或回写缓冲器20中。
采用这样的构成，即使采用比由一条字线同时选中的存储单元数要大的块的情况，可以用存储单元阵列10内的多个特定存储单元行20作为回写缓冲器使用。
变形例
图7为上述图5所示的构成存储单元行20的存储单元201的变形例。
只是构成为将由写入控制信号线WBWR控制成未选中状态的一对控制用MOSFET MWR1、MWR2，与一对驱动用MOSFET MDW1、MDW2的源极和基准电位GND分别串联相接的地方，与图5所示的特定存储单元201不同，而其余构成完全相同。而且其动作及效果也完全相同。
还有，在图4、图5、图7中，虽然作为存储单元都是采用了CMOS型的示例，但本发明并不受此限制，也可以采用高阻抗负载型存储单元、TFT型负载型存储单元。并且，例如传送用MOSFET也可以采用有二对以上的多口型存储单元。
最后，说明本发明所具有的如下效果。
如以上所述，本发明所述的半导体存储装置，由于由存储单元阵列内的任意的字线所选中的同一行的所有存储单元的数据，通过位线对可以同时一次写入到特定存储单元行，因此，应退避的所有数据只需比已有的次数要少的次数就可以写入到特定存储单元行中，所以可以提高吞吐量并且降低消耗电能。而且，由于特定存储单元行由存储单元所构成，和已有的用触发器等构成时相比，可以缩小芯片的面积。
再有，本发明所述的高速缓冲存储器，由于上述特定存储单元行作为回写缓冲器使用，所以在向上述回写缓冲器退避时，可以大幅度减少访问高速缓冲存储器的次数，同时由于向回写缓冲器退避时不使用数据总线，从而可以提高采用该微处理器的***的吞吐量和降低微处理器的消耗电能。并且，由于回写缓冲器由存储单元构成，同时可以实现小面积化。

Claims (13)

1.一种半导体存储装置，具有将在沿行方向延伸的多条字线和沿列方向延伸的多条位线对的交叉部分别连接的存储单元配置成阵列形状的存储单元阵列，由任一条字线选中与该字线相连的同一行的存储单元，相对于所选中的存储单元，通过与这些存储单元连接的位线对可以进行数据的读出及写入，其特征是在所述存储单元阵列内，包含有在沿行方向延伸的至少有一行存储单元的特定存储单元行，具有当由所述任一条字线选中同一行的存储单元时，这些存储单元的数据，通过与这些存储单元连接的位线对，全部可以写入到所述特定存储单元行中的写入装置。
2.根据权利要求1所述的半导体存储装置，其特征是由所述任一条字线选中的同一行的存储单元的数据，不管有无写入装置的动作，可以通过与这些存储单元连接的位线对读出，所述写入装置，在所述同一行的存储单元的数据读出时，选中所述特定的存储单元行，同时将所述同一行的存储单元所有的数据，通过与这些存储单元连接的位线对，分别写入到所述特定存储单元行中的存储单元。
3.根据权利要求1所述的半导体存储装置，其特征是构成所述特定存储单元行的同一行的存储单元由选中特定存储单元行的字线所选中，所选中的存储单元的数据通过与这些存储单元分别连接的位线对读出。
4.根据权利要求1、2或3所述的半导体存储装置，其特征是具有选择分别被读到多条位线对的多个数据的一部分的列开关，由列开关所选择的那一部分数据向外输出到微处理器的数据总线上。
5.根据权利要求1、2或3所述的半导体存储装置，其特征是构成所述特定存储单元行的存储单元由包括由负载元件和驱动用MOSFET串联相接形成的一对反相部件的各输入端子和各输出端子交叉结合而形成的交叉结合电路、在所述一对反相电路的两输出端子和位线对之间分别配置的至少一对的传送用MOSFET、在所述一对驱动用MOSFET的源极共同连接的公共源极和基准电位线之间配置并在数据写入动作时控制为未选中状态的控制用MOSFET的静态型存储单元所构成。
6.根据权利要求1、2或3所述的半导体存储装置，其特征是构成所述特定存储单元行的存储单元由包括由负载元件和驱动用MOSFET串联相接形成的一对反相部件的各输入端子和各输出端子交叉结合而形成的交叉结合电路、在所述一对反相电路的两输出端子和位线对之间分别配置的至少一对的传送用MOSFET、在所述一对驱动用MOSFET的一方和基准电位线之间以及在所述一对驱动用MOSFET的另一方和基准电位线之间配置并在数据写入动作时控制为未选中状态的一对控制用MOSFET的静态型存储单元所构成。
7.一种高速缓冲存储器装置，具有将在沿行方向延伸的多条字线和沿列方向延伸的多条位线对的交叉部分别连接的存储单元配置成阵列形状的高速缓冲存储单元阵列，由任一条字线选中与该字线相连的同一行的存储单元，相对于所选中的存储单元，通过与这些存储单元连接的位线对可以进行数据的读出及写入，其特征是具有当有必要将写入到所述高速缓冲存储单元阵列的一部分存储单元的数据向主存储装置写入时、临时保存所述数据的回写缓冲器，所述回写缓冲器包含在所述高速缓冲存储单元阵列中，并且由在沿行方向延伸的至少有一行存储单元的特定存储单元行所构成，构成所述回写缓冲器的特定存储单元行的存储单元分别相连的位线对与所述高速缓冲存储单元阵列的各位线对被共用。
8.根据权利要求7所述的高速缓冲存储器装置，其特征是由所述任一条字线选中的同一行的高速缓冲存储单元的数据，不管构成所述回写缓冲器的特定存储单元行是选中还是未选中，可以通过与这些高速缓冲存储单元连接的位线对读出，具有在由所述任一条字线读出同一行的高速缓冲存储单元的数据时，选中构成所述回写缓冲器的特定存储单元行，同时将所述同一行的高速缓冲存储单元所有的数据，通过与这些高速缓冲存储单元连接的位线对，分别写入到构成所述回写缓冲器的特定存储单元行的存储单元的写入装置。
9.根据权利要求7所述的高速缓冲存储器装置，其特征是构成所述回写缓冲器的特定存储单元行的同一行的存储单元，由选中所述特定的存储单元行的字线所选中，所选中的存储单元的数据通过与这些存储单元分别相接的位线对读出。
10.根据权利要求7、8或9所述的高速缓冲存储器装置，其特征是具有选择分别被读到多条位线对的多个数据的一部分的列开关，由所述列开关所选择的那一部分数据向外输出到微处理器的数据总线上。
11.根据权利要求10所述的高速缓冲存储器装置，其特征是所述高速缓冲存储单元阵列的一行以及构成所述回写缓冲器的特定存储单元行的一行都具有与主存储装置之间传送的最小单位数据的数目相等个数的存储单元。
12.根据权利要求7、8或9所述的高速缓冲存储器装置，其特征是构成所述特定存储单元行的存储单元由包括由负载元件和驱动用MOSFET串联相接形成的一对反相部件的各输入端子和各输出端子交叉结合而形成的交叉结合电路、在所述一对反相电路的两输出端子和位线对之间分别配置的至少一对的传送用MOSFET、在所述一对驱动用MOSFET的源极共同连接的公共源极和基准电位线之间配置并在数据写入动作时控制为未选中状态的控制用MOSFET的静态型存储单元所构成。
13.根据权利要求7、8或9所述的高速缓冲存储器装置，其特征是构成所述特定存储单元行的存储单元由包括由负载元件和驱动用MOSFET串联相接形成的一对反相部件的各输入端子和各输出端子交叉结合而形成的交叉结合电路、在所述一对反相电路的两输出端子和位线对之间分别配置的至少一对的传送用MOSFET、在所述一对驱动用MOSFET的一方和基准电位线之间以及在所述一对驱动用MOSFET的另一方和基准电位线之间配置并在数据写入动作时控制为未选中状态的一对控制用MOSFET的静态型存储单元所构成。
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