CN1204610C - 安装电子元件后的零件的制造方法及其制造装置 - Google Patents

安装电子元件后的零件的制造方法及其制造装置 Download PDF

Info

Publication number
CN1204610C
CN1204610C CNB02149813XA CN02149813A CN1204610C CN 1204610 C CN1204610 C CN 1204610C CN B02149813X A CNB02149813X A CN B02149813XA CN 02149813 A CN02149813 A CN 02149813A CN 1204610 C CN1204610 C CN 1204610C
Authority
CN
China
Prior art keywords
electronic component
circuit pattern
basis material
installation
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB02149813XA
Other languages
English (en)
Other versions
CN1420537A (zh
Inventor
塚原法人
樱井大辅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2001337728A external-priority patent/JP2003142797A/ja
Priority claimed from JP2001387617A external-priority patent/JP3739699B2/ja
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1420537A publication Critical patent/CN1420537A/zh
Application granted granted Critical
Publication of CN1204610C publication Critical patent/CN1204610C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49855—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers for flat-cards, e.g. credit cards
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01018—Argon [Ar]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4614—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

一种安装电子元件后的零件，是在基体材料上***第一电子元件后，对***的第一电子元件形成第一电路图案，然后，在所述第一电路图案上安装第二电子元件，完成安装电子元件后的零件。根据所述方法，能使所述基体材料厚度所对应的模块厚度变薄，另外，因为在表面安装电子元件，所以能使用任意尺寸以及种类的电子元件。

Description

安装电子元件后的零件的制造方法及其制造装置
技术领域
本发明涉及把IC芯片等电子元件安装在基体材料上的安装电子元件后的零件的制造方法及其制造装置、用所述安装电子元件后的零件的制造方法制造的安装电子元件后的零件。所述安装电子元件后的零件例如相当于在一个载体衬底上安装了多个半导体芯片以及电容器、电阻等被动元件的MCM(多芯片模块)、把多个存储器芯片重叠为多级的层叠IC模块、存储器卡等。
背景技术
下面，参照图50和图51，就以往的安装电子元件后的零件的制造方法加以说明。
以往，在安装了多个半导体元件以及被动元件等电子元件的MCM、把多个存储器芯片重叠为多级的层叠IC模块、存储器卡中，采用了通过引线接合法在载体衬底上电连接半导体元件，并且多层化的方法。另外，通过在载体衬底上的给定电路图案上印刷膏状钎焊料，进行回流焊接的方法，安装电子元件。
如图50所示，以往的MCM20中具有的多个即本实施例中的三个半导体元件1通过由引线接合法形成的金、银、铜或铝等的导线8，与层叠在载体衬底3上，并且在载体衬底3上形成的给定电路图案的电极4相连。12是用于保护包含导线8的半导体元件1的密封材料。另外，电子元件5中，通过膏状钎焊料7连接了载体衬底3上的给定电极4和电子元件5的电极6。另外，9是用于电连接图中未显示的主插件板和该MCM20的外部电极端子。当用MCM20单体完成制品的功能时，该外部电极端子9就没必要。另外，11是用于实现载体衬底3的安装面一侧的电路图案和外部电极端子9的电导通的通孔。
如图51所示，该制造步骤中，首先在步骤(在图内，用“S”表示)1中，在载体衬底3上的给定电极4上印刷膏状钎焊料。一般通过丝网印刷法实施膏状钎焊料7的印刷。在接着的步骤2中，在通过所述印刷形成的膏状钎焊料7上对位安装电子元件5。在接着的步骤3中，使安装了电子元件5的载体衬底3通过回流炉，使膏状钎焊料7熔化，然后，使其固化。在接着的步骤4中，沿着载体衬底3的厚度方向层叠半导体元件1。另外，在图中虽然未显示，但是一般半导体元件1和载体衬底3之间、以及各半导体元件1彼此之间是用银膏接合的。在接着的步骤5中，通过使用了由金、铜、或焊锡构成的金属导线8的引线接合法，电接合半导体元件1的电极2和载体衬底3的给定电极4。在接着的步骤6中，为了保护半导体元件1，涂抹了密封剂12。在接着的步骤7中，把涂抹了密封剂12的载体衬底3投入分批处理炉中，使密封剂12固化。这样，制作了作为安装电子元件后的零件的MCM20。
可是，在上述的以往的安装电子元件后的零件的制造方法及其制造装置、以及用所述安装电子元件后的零件的制造方法制造的作为安装电子元件后的零件的MCM、存储器模块等的结构中，存在以下的问题。
因为在载体衬底3上层叠半导体元件1等半导体零件，所以安装电子元件后的零件的厚度方向的高度增大，无法满足要求薄型化的最近的产品要求。
另外，为了层叠半导体元件1，再用引线接合法进行半导体元件1的电连接，就有必要在半导体元件1的外周部配置电极2。因此，如图所示，就必然有必要依次使用平面尺寸小的元件，能使用的半导体元件的尺寸受限。反过来说，在电极2位于半导体元件1的外部的被称作区域垫的半导体元件中，无法层叠。
发明内容
本发明是为了解决所述问题点而提出的，其目的在于：提供能薄型化，并且能使用的电子元件的制约少的安装电子元件后的零件的制造方法及其制造装置、以及用所述安装电子元件后的零件的制造方法制造的安装电子元件后的零件。
为了实现所述目的，本发明如下所述。
根据本发明的第一形态，提供安装电子元件后的零件的制造方法，该方法是：向基体材料内***第一电子元件；
在所述基体材料的电路形成面上形成与所述***的所述第一电子元件的多个电极电连接的第一电路图案，在把所述各电极和所述第一电路图案进行了电连接后；
在所述基体材料所述第一电路图案上安装第二电子元件。
根据本发明的第二形态，是在上述第一形态所述的安装电子元件后的零件的制造方法中，在向所述基体材料内***所述第一电子元件时，使所述第一电子元件的所述各电极从所述基体材料的所述电路形成面露出。
根据本发明的第三形态，是在上述第一形态所述的安装电子元件后的零件的制造方法中，在所述基体材料中***了所述第一电子元件并且形成了所述第一电路图案后，在所述第二电子元件的安装前，在与所述基体材料的所述电路形成面相对的相对面一侧进行配置绝缘性保护薄板的叠层处理。
根据本发明的第四形态，是在上述第一形态所述的安装电子元件后的零件的制造方法中，为了把具有彼此相对的第三电路图案、第四电路图案、在内部具有把所述第三电路图案和所述第四电路图案电连接的导电体的第一衬底通孔的第一衬底的所述第四电路图案与安装在所述基体材料上的所述第一电子元件的多个电极电连接，把所述基体材料和所述第一衬底在彼此的厚度方向重叠；然后把所述第二电子元件安装到所述第二电路图案上，使通过所述第三电路图案、所述第一衬底通孔及所述第四电路图案与所述第一电路图案电连接。
根据本发明的第五形态，是在上述第一形态所述的安装电子元件后的零件的制造方法中，在将所述第一电子元件的所述各电极和所述第一电路图案电连接的同时，将所述第一电路图案与贯穿所述基体材料的厚度方向形成并且在内部具有导电体的导电性的通孔电连接。
根据本发明的第六形态，是在上述第五形态所述的安装电子元件后的零件的制造方法中，为了把具有彼此相对的第五电路图案、第六电路图案、把所述第五电路图案和所述第六电路图案电连接的第二衬底通孔的第二衬底的所述第六电路图案与所述基体材料的所述通孔电连接，把***了所述第一电子元件并且形成了所述第一电路图案的所述基体材料和所述第二衬底在彼此的厚度方向重叠；
然后，把第三电子元件安装在所述第五电路图案上。
根据本发明的第七形态，是在上述第五形态所述的安装电子元件后的零件的制造方法中，进行了所述第一电子元件的所述各电极和所述第一电路图案的所述电连接，使在与所述电路形成面相对的相对面上与所述通孔电连接形成的第二电路图案通过所述通孔和所述第一电路图案电连接。
根据本发明的第八形态，是在上述第七形态所述的安装电子元件后的零件的制造方法中，在所述第二电路图案上安装第三电子元件。
根据本发明的第九形态，是在上述第六形态所述的安装电子元件后的零件的制造方法中，层叠多个***了所述第一电子元件并且形成了所述第一电路图案的所述基体材料，使所述层叠的基体材料和所述第二衬底重叠。
根据本发明的第十形态，提供安装电子元件后的零件的制造方法，该方法是：向基体材料内***第一电子元件；
在所述基体材料的电路形成面上形成与所述***的所述第一电子元件的多个电极电连接的第一电路图案；进行了所述各电极和所述第一电路图案的电连接后，
为了把具有彼此相对的第三电路图案、第四电路图案、在内部具有把所述第三电路图案和所述第四电路图案电连接的导电体的第一衬底通孔的第一衬底的所述第四电路图案与所述基体材料上的所述第一电路图案电连接，把所述基体材料和所述第一衬底在彼此的厚度方向重叠。
根据本发明的第十一形态，是在上述第十形态所述的安装电子元件后的零件的制造方法中，在向所述基体材料内***所述第一电子元件时，使所述第一电子元件的所述各电极从所述基体材料的所述电路形成面露出。
根据本发明的第十二形态，是在上述第十形态所述的安装电子元件后的零件的制造方法中，使***了所述第一电子元件并且形成了所述第一电路图案的所述基体材料和所述第一衬底彼此重叠，电连接所述第四电路图案和所述第一电路图案后；
在所述第三电路图案上安装第二电子元件。
根据本发明的第十三形态，是在上述第十形态所述的安装电子元件后的零件的制造方法中，在所述基体材料的所述第四电路图案和所述第一衬底的所述第一电路图案的所述电连接之前，在所述第三电路图案上安装第二电子元件。
根据本发明的第十四形态，是在上述第十形态所述的安装电子元件后的零件的制造方法中，在所述基体材料中***了所述第一电子元件并且形成了所述第一电路图案后，进行在与所述基体材料的所述电路形成面相对的相对面一侧配置绝缘性保护薄板的叠层处理；
把所述叠层处理过的所述基体材料的所述第一电路图案和所述第四电路图案电连接。
根据本发明的第十五形态，是在上述第十形态所述的安装电子元件后的零件的制造方法中，在将所述第一电子元件的所述各电极和所述第一电路图案电连接的同时，将所述第一电路图案与贯穿所述基体材料的厚度方向形成，并且在内部具有导电体的导电性的通孔电连接。
根据本发明的第十六形态，是在上述第十五形态所述的安装电子元件后的零件的制造方法中，为了把具有彼此相对的第五电路图案、第六电路图案、在内部具有把所述第五电路图案和所述第六电路图案电连接的导电体的第二衬底通孔的第二衬底的所述第六电路图案与所述基体材料的所述通孔电连接，把***了所述第一电子元件并且形成了所述第一电路图案的所述基体材料和所述第二衬底在彼此的厚度方向重叠；
然后，把第三电子元件安装在所述第五电路图案上。
根据本发明的第十七形态，是在上述第十形态所述的安装电子元件后的零件的制造方法中，所述基体材料和所述第一衬底的所述重叠是通过结合剂进行的。
根据本发明的第十八形态，是在上述第十六形态所述的安装电子元件后的零件的制造方法中，所述基体材料和所述第一衬底以及所述第二衬底的所述重叠是通过结合剂进行的。
根据本发明的第十九形态，提供用从第一形态到第十八形态中的任意一项所述的安装电子元件后的零件的制造方法制造的安装电子元件后的零件。
根据本发明的第二十形态，是在上述第一形态所述的安装电子元件后的零件的制造方法中，在向所述基体材料***所述第一电子元件后，通过研磨加工和等离子体放电加工中的任意一种或两种方法，使所述***的第一电子元件的所述各电极从所述基体材料表面露出。
根据本发明的第二十一形态，是在上述第二十形态所述的安装电子元件后的零件的制造方法中，在把所述第一电子元件***所述基体材料中之前，在作为所述第一电子元件的半导体元件的多个电极上分别形成突起状电极；
在把所述半导体元件***所述基体材料内后，使所述各突起状电极从所述基体材料表面露出。
根据本发明的第二十二形态，是在上述第二十形态所述的安装电子元件后的零件的制造方法中，在使所述第一电子元件的所述各电极从所述基体材料表面露出后，不形成所述第一电路图案把在所述露出的所述各电极上通过导体的成膜所形成电路构成元件作为所述第二电子元件的安装。
根据本发明的第二十三形态，是在上述第二十形态所述的安装电子元件后的零件的制造方法中，在使所述第一电子元件的所述各电极从所述基体材料表面露出后，在所述露出的各电极上印刷焊油或导电性粘合剂；
然后，通过用高温炉或高温台进行加热固化，形成所述第一电路图案。
根据本发明的第二十四形态，是在上述第二十形态所述的安装电子元件后的零件的制造方法中，把多个所述第一电子元件***所述基体材料内；
使所述各第一电子元件的所述各电极从所述基体材料表面露出；
把所述基体材料切断为单片，使所述各第一电子元件彼此分离。
根据本发明的第二十五形态，是在上述第二十二形态所述的安装电子元件后的零件的制造方法中，在制造了所述安装电子元件后的零件后，在所述安装电子元件后的零件的单面或两面上，在厚度方向再层叠多个所述安装电子元件后的零件或所述基体材料，通过在层叠化的表面背面上配置绝缘性保护薄板，制造多层层叠的安装电子元件后的零件。
根据本发明的第二十六形态，提供通过从第二十形态到第二十五形态中的任意一项所述的安装电子元件后的零件的制造方法制造的安装电子元件后的零件。
根据本发明的第二十七形态，提供安装电子元件后的零件，具有：基体材料和设置在所述基体材料中的电子元件，所述电子元件具有从所述基体材料表面露出的多个电极。
根据本发明的第二十八形态，是在上述第二十七形态所述的安装电子元件后的零件中，还具有：在所述各电极上设置的电路构成元件。
根据本发明的第二十九形态，提供安装电子元件后的零件的制造装置，具有：供给基体材料和电子元件的电子元件供给装置；
吸引了所述电子元件后，上下翻转的上下翻转装置；
把所述电子元件搭载在所述基体材料上的电子元件搭载装置；
把所述电子元件***所述基体材料的电子元件***装置；
使用等离子体放电加工、研磨加工中的任意一种或两种方法，使所述电子元件的所述各电极从所述基体材料的表面露出的电极露出装置。
附图说明
从关于附图的首选实施例的描述，可以了解本发明的这些和其他目的、特征。在这些附图中：
图1是表示本发明的实施例中的安装电子元件后的零件的图。
图2是表示图1所示的安装电子元件后的零件具有的半导体元件的图。
图3是表示图1所示的安装电子元件后的零件具有的电容器元件的图。
图4是表示图1所示的安装电子元件后的零件的制造步骤的图，是表示在基体材料上放置了第一电子元件的状态的图。
图5是表示图1所示的安装电子元件后的零件的制造步骤的图，是说明向基体材料内埋设第一电子元件的动作的图。
图6是表示图1所示的安装电子元件后的零件的制造步骤的图，是表示在基体材料内埋设了第一电子元件的状态的图。
图7是表示图1所示的安装电子元件后的零件的制造步骤的图，是表示在基体材料上形成了第一电路图案的图。
图8是表示图1所示的安装电子元件后的零件的制造步骤的程序流程图。
图9是表示图1所示的安装电子元件后的零件的变形例中的制造步骤的图，是表示对基体材料的对面一侧进行叠层处理的状态的图。
图10是表示用于进行图9所示的叠层处理的装置的变形例的图。
图11是表示图9所示的叠层处理的变形例的图。
图12是表示用图9和图10所示的叠层处理制作的安装电子元件后的零件的图。
图13是表示用图11所示的叠层处理制作的安装电子元件后的零件的图。
图14是表示在图12所示的安装电子元件后的零件中安装了第二电子元件的安装电子元件后的零件的图。
图15是表示在图7所示的安装电子元件后的零件的第一电路图案上接合第一衬底的步骤的图。
图16是表示在图7所示的安装电子元件后的零件的第一电路图案上接合了第一衬底的安装电子元件后的零件的图。
图17是表示在图16所示的安装电子元件后的零件上安装了第二电子元件的安装电子元件后的零件的图。
图18是表示安装了第二电子元件的第一衬底的图。
图19是表示在图7所示的安装电子元件后的零件的第一电路图案上用结合剂接合了带电子元件的第一衬底的安装电子元件后的零件的图。
图20是表示在图1所示的安装电子元件后的零件的第二电子元件上，用结合剂接合了第一衬底的安装电子元件后的零件的图。
图21是表示在图20所示的安装电子元件后的零件上安装了第三电子元件的安装电子元件后的零件的图。
图22是表示在图19所示的安装电子元件后的零件的基体材料的相对面上进行了叠层处理的安装电子元件后的零件的图。
图23是表示在图7所示的安装电子元件后的零件的基体材料的相对面上形成了第二电路图案的安装电子元件后的零件的图。
图24是表示在图23所示的安装电子元件后的零件的第一以及第二电路图案上安装了电子元件的安装电子元件后的零件的图。
图25是表示在图1所示的安装电子元件后的零件的基体材料上设置导电性通孔，再在基体材料的相对面上安装了图18所示的第二衬底的安装电子元件后的零件的图。
图26是表示在图17所示的安装电子元件后的零件的基体材料上设置导电性通孔，再在基体材料的相对面上安装了图18所示的第二衬底的安装电子元件后的零件的图。
图27是表示在图19所示的安装电子元件后的零件的基体材料上设置导电性通孔，再在基体材料的相对面上安装了图18所示的第二衬底的安装电子元件后的零件的图。
图28是表示把多个在图7所示的安装电子元件后的零件的基体材料上设置导电性通孔而形成的安装电子元件后的零件层叠而成的安装电子元件后的零件的图。
图29是表示在图28所示的安装电子元件后的零件的第一电路图案上安装第二电子元件，再在该安装电子元件后的零件的基体材料的相对面上安装了图18所示的第二衬底的安装电子元件后的零件的图。
图30是表示嵌入基体材料中的第一电子元件的电极不从所述从所述基体材料露出时的图。
图31A、图31B、图31C、图31D分别是表示本发明的实施例9中的安装电子元件后的零件的制造方法的制造步骤的部分剖视图。
图32A、图32B、图32C、图32D、图32E、图32F分别是表示本发明的实施例10中的半导体元件安装后的零件的制造方法的制造步骤的部分剖视图。
图33A、图33B分别是表示在本发明的实施例11中，在基体材料表面具有薄膜电容器和线圈的安装电子元件后的零件的部分剖视图和俯视图。
图34A、图34B、图34C、图34D分别是表示用于说明本发明的所述实施例11的变形例中，安装多个电子元件，分割为各模块的单片的步骤的安装电子元件后的零件的制造步骤的部分剖视图、俯视图、部分剖视图、俯视图。
图35是表示本发明的实施例12中，把安装电子元件后的零件层叠化的多层层叠的安装电子元件后的零件的制造方法的制造步骤的部分剖视图。
图36是表示以往的安装电子元件后的零件的部分剖视图。
图37是表示以往的安装电子元件后的零件的制造步骤的程序流程图。
图38A、图38B分别是表示用于说明在本发明的其他实施例中，不使突起状电极为预定的一定高度，直接在热塑性树脂薄板基体材料上埋设半导体元件的方法的热塑性树脂薄板基体材料等的剖视图。
图39A、图39B分别是表示用于说明在本发明的其他实施例中，在形成突起后，不整平，直接在热塑性树脂薄板基体材料上埋设半导体元件的方法的热塑性树脂薄板基体材料等的剖视图。
图40A、图40B分别是表示用于说明在本发明的其他实施例中，无整平时的嵌入方法的热塑性树脂薄板基体材料等的剖视图。
图41是表示本发明的其他实施例的安装电子元件后的零件的制造装置的一个例子的模式图。
图42是表示本发明的其他实施例中，把两个存储器片层叠而成的层叠模块安装在印刷电路板上而形成的嵌入封装模块的剖视图。
图43是图42的封装模块的制造方法的程序流程图。
图44是在本发明的其他实施例中，由内置了两个存储器用半导体元件的热塑性树脂薄板基体材料的层构成的存储器用薄板模块的四层和内置了一个控制器用半导体元件的热塑性树脂薄板基体材料的控制器用薄板模块的一层构成的存储器卡的剖视图。
图45是图44的存储器卡的制造步骤的程序流程图。
图46A、图46B、图46C分别是用本发明的其他实施例的非接触IC卡的制造方法制造的非接触IC卡的中间层的俯视图、底视图以及它的剖视图。
图47是所述非接触IC卡的制造方法的程序流程图。
图48A、图48B、图48C、图48D分别是所述非接触IC卡的制造方法的步骤图。
图49E、图49F、图49G分别是接着图48D的所述非接触IC卡的制造方法的步骤图。
图50是以往的安装电子元件后的零件的图。
图51是表示以往的安装电子元件后的零件的制造步骤的程序流程图。
具体实施方式
在继续本发明的叙述前，在附图中，对于相同的零件，采用了相同的参照符号。
下面参照附图，说明本发明的实施例即安装电子元件后的零件的制造方法以及安装电子元件后的零件。这里，所述安装电子元件后的零件是用所述安装电子元件后的零件的制造方法制造的。另外，在各附图中，对于相同的构成部分，采用了相同的符号。
另外，作为实现所述安装电子元件后的零件的功能的一个例子，在本实施例中，采用MCM(多芯片模块)和薄板模块(存储器卡和非接触IC卡等)作为例子，但是当然并不局限于此。
(实施例1)
图1表示了使用本实施例的安装电子元件后的零件的制造方法制造的安装电子元件后的零件700。该安装电子元件后的零件700具有：***例如埋设了第一电子元件(所述第一电子元件是电子元件的一个例子。)的相当于安装电子元件后的零件的一个例子的第一安装电子元件后的零件150；安装在该第一安装电子元件后的零件150上的第二电子元件(所述第二电子元件是电子元件的一个例子。)。作为相当于所述第一电子元件的元件，在本实施例中采用裸IC芯片即半导体元件101-1以及电容器元件105-1为例。所述第一安装电子元件后的零件150中，在相当于基体材料的一个例子即薄板状的由树脂材料构成的第一树脂基体材料140内，埋设半导体元件101-1以及电容器元件105-1，在所述第一树脂基体材料140的电路形成面141上，形成在半导体元件101-1上的多个电极102上的突起113以及电容器元件105-1的各电极106露出。而且，在电路形成面141上，形成了电连接突起状电极的一个例子即各突起113和各电极106的第一电路图案115，半导体元件101-1以及电容器元件105-1电连接了所述第一电路图案115。另外，作为相当于所述第二电子元件的元件，在本实施例中，采用裸IC芯片即半导体元件101-2以及电容器元件105-2为例。这些半导体元件101-2以及电容器元件105-2安装在所述第一电路图案115上。由此，所述第一电子元件和所述第二电子元件通过所述第一电路图案115电连接。
另外，作为电子元件的一个例子的电容器元件105-1、105-2并不局限于电容器，也可以是电阻等其它元件。另外，可以不是芯片形状，而是薄板形状的元件。另外，有时把半导体元件101-1、101-2总称为半导体元件101，把电容器元件105-1、105-2总称为电容器元件105。
下面，参照图2～图8，说明具有上述的结构的安装电子元件后的零件700的制造方法。
图2表示了所述半导体元件101，112表示了保护半导体元件101的有源面的钝化膜。另外，图3表示了具有外部电极106的电容器元件105。
在图8所示的步骤(在图8中，用“S”表示“步骤”。)101中，在半导体元件101的电极102上，使用由金、铜、焊锡等构成的金属导线，通过引线接合法，形成各突起113。另外，突起113的形成并不局限于所述引线接合法，也可以用电镀法。
在接着的步骤102中，把形成了各突起113的半导体元件101-1以及电容器元件105-1放置在用聚对苯二甲酸乙二酯、氯乙烯、聚碳酸酯、丙烯腈丁二烯、聚酰亚胺、以及环氧等具有电绝缘性的树脂形成的薄板状的热塑性的第一树脂基体材料140上。有时也分别搭载多个半导体元件101-1以及电容器元件105-1，另外，有时不搭载电容器元件105-1。
这里，在本实施例中，第一树脂基体材料140的厚度如后所述，因为有必要使突起113以及外部电极106从第一树脂基体材料140的电路形成面141露出，所以基本上最好在半导体元件101-1的厚度以上，并且在该半导体元件101-1的厚度和突起113的高度相加的厚度以下。例如，当半导体元件101-1的厚度为0.18mm，突起113的高度为0.04mm是，第一树脂基体材料140的厚度最好为0.2mm。另外，最好使用电容器元件105-1比第一树脂基体材料140的厚度厚50μm左右的。至少有必要避免电容器元件105-1的厚度在第一树脂基体材料140的厚度以下。
在接着的步骤103中，如图5所示，把图4所示的搭载了带突起113的半导体元件101-1以及电容器元件105-1的第一树脂基体材料140夹在热压板171、172之间，一边用加热装置173加热带突起113的半导体元件101-1以及电容器元件105-1、第一树脂基体材料140，一边用按压装置174相对地按压，在第一树脂基体材料140内嵌入埋设半导体元件101-1以及电容器元件105-1。该热压的条件为：当使用了例如聚对苯二甲酸乙二酯制的第一树脂基体材料140时，压力为30×105Pa，温度为160℃，按压时间为1分钟。另外，所述温度、压力根据第一树脂基体材料140的材料而不同。所述按压条件是用控制装置180控制加热装置173和按压装置174。另外，半导体元件101-1以及电容器元件105-1可以分别使用不同的热压板，分别进行。
接着的步骤104所对应的图6是表示所述按压后的半导体元件101-1、电容器元件105-1、第一树脂基体材料140的状态的剖视图。通过把半导体元件101-1以及电容器元件105-1向第一树脂基体材料140***的动作，在本实施例中，如图6所示，使突起113的端面113a、电子元件105的电极106的端面106a，即通过所述按压，各突起113以及各电极106接触了热压板171的面从第一树脂基体材料140的电路形成面141露出，在该状态下，半导体元件101-1以及电容器元件105-1被埋设在第一树脂基体材料140中。
这时，在本实施例中，为了实现薄型化，与半导体元件101-1的所述有源面相对的背面101a以及电容器元件105-1的端面105a、与所述电路形成面141相对的第一树脂基体材料140的相对面142如图所示，变为同一面，但是并不局限于此。即根据要制造的安装电子元件后的零件，通过调整上述的第一树脂基体材料140的厚度、热压板171、172的按压力等，也可以使半导体元件101-1的背面101a以及电容器元件105-1的端面105a从第一树脂基体材料140的相对面142伸出。
另外，从本实施例1到后述的实施例8中的“埋设”是指所述电子元件被***所述基体材料内，使半导体元件101-1以及电容器元件105-1等电子元件的各电极从基体材料的表面露出的状态。而后述的实施例9以后的“埋设”是指电子元件的各电极不从所述基体材料的表面露出，而嵌入所述基体材料内的状态。
在接着的步骤105中，如图7所示，使用银、铜等导电性膏，在第一树脂基体材料140的电路形成面141上形成与半导体元件101-1以及电容器元件105-1电连接的第一电路图案115，使其接触突起113的端面113a以及电容器元件105-1的电极106的断面106a。基于所述导电性膏的第一电路图案115的形成一般通过丝网印刷、胶印、照相凹版印刷等进行。例如为丝网印刷时，通过165mesh/inch、乳剂厚度10μm的掩模，印刷导电性膏，形成导体厚度约30μm的第一电路图案115。
另外，第一电路图案115的形成并不局限于基于导电性膏的印刷的形成，也可以通过基于使用了铜、镍、铝等的金属电镀以及蒸镀的薄膜形成等形成。
这样，实现了第一电路图案115和半导体元件101-1以及电容器元件105-1的电连接。另外，图7所示的状态的构成部分是第一安装电子元件后的零件150。
在接着的步骤106中，在第一安装电子元件后的零件150的第一电路图案115上安装第二电子元件即半导体元件101-2以及电容器元件105-2，形成相当于实现了图1所示的安装电子元件后的零件的功能的一个例子的MCM。另外，在图中未显示向第一安装电子元件后的零件150的第一电路图案115安装半导体元件101-2以及电容器元件105-2的方法，但是用锡焊、基于银膏的接合等一般的电路安装方法进行。另外，在图1中，170表示保护半导体元件101-2的绝缘性的密封材料。
根据本实施例，模块是在第一树脂基体材料140中埋设了半导体元件101和电容器元件105的结构，与以往例所示的在载体衬底3上层叠元件的结构不同，能使模块厚度薄到载体衬底3的厚度，能满足最近的要求薄型化的产品需要。
另外，因为形成第一电路图案115，使其直接接触半导体元件101-1的各突起113和电容器元件105-1的各电极106，所以没必要在半导体元件的周边部分形成引线接合用的电极。因此，在层叠半导体元件是，能使用任意的尺寸的半导体元件。并且，因为半导体元件的电极位置上不存在限制，所以能重叠区域垫类型的半导体元件。
(实施例2)
在实施例2中，在图8的步骤105中形成了第一安装电子元件后的零件150后，在步骤106中，在第一电路图案115上安装第二电子元件之前，在与第一安装电子元件后的零件150相对一侧的相对面142上配置聚对苯二甲酸乙二酯、氯乙烯、聚碳酸酯、丙烯腈丁二烯、聚酰亚胺、以及环氧等具有电绝缘性的第二树脂基体材料161(第二树脂基体材料161是绝缘性保护板的一个例子)，通过叠层处理热熔敷，进行第一安装电子元件后的零件150的密封。如图9所示，该叠层处理是通过具有平坦面的热压板171、172加压、加热而进行的。处理条件为：例如当使用聚对苯二甲酸乙二酯制的第二树脂基体材料161时，压力为30×105Pa，温度为160℃，升压时间为1分钟，压力保持时间为1分钟。
另外，所述叠层处理也可以通过图10所示的滚压方式进行。在图10中，310、311是通过加热装置312加热，并且以驱动量313转动的滚子。以从其厚度方向按压第一安装电子元件后的零件150的形式，向滚子310、311之间供给所述第二树脂基体材料161，从厚度方向叠层，热熔敷。处理条件为：例如当使用聚对苯二甲酸乙二酯制的第二树脂基体材料161时，压力为30×105Pa，温度为140℃，叠层速度为0.1m/分钟。
经过以上的步骤，制作了作为上述的第一安装电子元件后的零件150的变形例的图12所示的安装电子元件后的零件151。
另外，在叠层时，当第一树脂基体材料140和第二树脂基体材料161为不热熔敷的材料的组合时，如图11所示，可以使第一安装电子元件后的零件150和第二树脂基体材料161之间存在环氧、丙烯酸等结合剂162。
这时，制作了作为上述的第一安装电子元件后的零件150的变形例的图13所示的安装电子元件后的零件152。
对于这些安装电子元件后的零件150、151、152，然后与实施例1时同样，在第一电路图案115上进行了第二电子元件即半导体元件101-2以及电容器元件105-2的安装。由此，形成了相当于实现了作为安装了半导体元件101-2以及电容器元件105-2的模块的安装电子元件后的零件701的功能的一个例子的MCM。
根据该实施例2，因为用第二树脂基体材料161密封了埋设在第一树脂基体材料140内的半导体元件101-1以及电容器元件105-1，所以在耐湿性方面成为比实施例1好的模块。
(实施例3)
在实施例3中，在图8的步骤105中形成了第一安装电子元件后的零件150后，在进入步骤106之前，如图15所示，在所述第一安装电子元件后的零件150的第一电路图案上安装形成了电路图案的第一衬底260。该第一衬底260是由玻璃环氧、酚醛树脂以及陶瓷等从以往就用作电路衬底的绝缘性材料构成的一般的电路衬底。另外，在该第一衬底260上，在该第一衬底260的厚度方向上的彼此相对的两表面上，形成了第三电路图案261以及第四电路图案262，沿着厚度方向264形成了电连接该第三电路图案261和第四电路图案262的通孔即第一衬底通孔263。因此，第一衬底260是可两面安装的衬底。所述第一安装电子元件后的零件150和第一衬底260的接合是使所述第一安装电子元件后的零件150的第一电路图案115和第一衬底260的第四电路图案262电连接，在彼此的厚度方向264重叠。接着，使第一安装电子元件后的零件150和第一衬底260之间存在例如导电性的粘合剂，用第一衬底260对第一安装电子元件后的零件150进行叠层处理，使第一安装电子元件后的零件150和第一衬底260一体化。这样就形成了图16所示的第二安装电子元件后的零件153。另外，第一衬底通孔263是指：在形成了贯穿第一衬底260的两面的孔后，通过在所述孔的内部填充导电体或在所述孔的内周面上覆盖导电体而形成的所述导电体与所述孔为一体的状态的“通孔”。另外，后述的其它“通孔”也同样。
制作了第二安装电子元件后的零件153后，在第一衬底260的第三电路图案261上安装作为第二电子元件的半导体元件101-2以及电容器元件105-2。由此，形成了相当于实现了安装了图17所示的半导体元件101-2以及电容器元件105-2的安装电子元件后的零件702的功能的一个例子的MCM。
另外，如上所述，在该实施例3中，在第二安装电子元件后的零件153的制作后，安装了第二电子元件，但是如图18所示，也能在第一安装电子元件后的零件150上接合预先在第三电路图案261上安装了第二电子元件的第一衬底265。
这样，在实施例3中，也与上述的实施例1以及实施例2同样，能满足最近的要求薄型化的产品需要，另外，没必要在半导体元件的周边部分形成引线接合用的电极，能使用任意的尺寸的半导体元件，能使用区域垫类型的半导体元件。
在实施例3中，通过使用一般的电路衬底作为第一衬底260，能适用以往的表面安装的印刷技术、回流技术，从而能降低模块的形成难易程度。
(实施例4)
在实施例4中，第一安装电子元件后的零件150的形成后，当在第一安装电子元件后的零件150上叠层接合第一衬底260或图18所示的第一衬底265时，象图19所示的安装电子元件后的零件703那样，采用了使第一安装电子元件后的零件150和第一衬底260或第一衬底265之间，存在环氧、丙烯酸、各向异性导电薄板以及各向异性导电膏等结合剂162的结构。这时，如图20所示，通过增加结合剂162的厚度，能在图1所示的安装电子元件后的零件700具有的第二电子部件101-2、105-2一侧层叠第一衬底260或第一衬底265。另外，在图20中，163是电连接第一衬底260或第一衬底265的第四电路图案262和第一安装电子元件后的零件150的第一电路图案115的电极。
另外，在上述的情形下，当对第一安装电子元件后的零件150接合了第一衬底260时，象图21所示的安装电子元件后的零件704那样，也能在第一衬底260的第三电路图案261上安装第三电子元件即半导体元件101-3以及电容器元件105-3。这时，能使用预先安装了电子元件的所述第一衬底265。因此，不考虑所述第三电子元件101-3、105-3的安装步骤的顺序。
(实施例5)
在实施例5中，象图22所示的安装电子元件后的零件705那样，在所述实施例3、4中制作的安装电子元件后的零件702、703、704中，在与它们分别具有的第一安装电子元件后的零件150的电路形成面141相对的相对面142一侧，配置聚对苯二甲酸乙二酯、氯乙烯、聚碳酸酯、丙烯腈丁二烯、聚酰亚胺、以及环氧等具有电绝缘性的第二树脂基体材料161，对第一安装电子元件后的零件150进行叠层处理。由此，能制作使第二树脂基体材料161热熔敷在第一安装电子元件后的零件150上的安装电子元件后的零件705。
通过这样用第二树脂基体材料161进行叠层处理，与所述实施例2时同样，用第二树脂基体材料161密封了埋设在第一树脂基体材料140内的半导体元件101-1以及电容器元件105-1，所以能提供具有优异耐湿性的模块。
(实施例6)
在实施例6中，如图23所示，与上述的实施例1～5的不同之处在于：使用了在第一树脂基体材料140的两面上形成了电路图案的安装电子元件后的零件154。所述安装电子元件后的零件154的形成与上述的第一安装电子元件后的零件150的形成方法同样，但是，具有沿着第一树脂基体材料140的厚度方向贯穿该第一树脂基体材料140的通孔的一个例子即通孔117。该通孔117的形成使用了基于金属模的冲压、NC冲孔机。在通孔117中，在形成第一电路图案115时填充了导电性材料，以便实现与其后形成的第二电路图案116的电导通。
对于这样形成的安装电子元件后的零件154，能进行上述的各种加工。例如，象图24所示的安装电子元件后的零件706那样，能在所述第一电路图案115上安装作为第二电子元件的半导体元件101-2以及电容器元件105-2，再在所述第二电路图案116上安装相当于第三电子元件的半导体元件101-3以及电容器元件105-3。另外，所述第二电子元件以及第三电子元件的安装顺序的前后并未做特殊限制。
另外，在图23所示的安装电子元件后的零件154中，在所述相对面142上形成了第二电路图案116，但是也可以不形成第二电路图案116，就能形成在第一电路图案115上电连接了所述通孔117的安装电子元件后的零件155。通过使用该安装电子元件后的零件155能构成图25所示的安装电子元件后的零件707。在该安装电子元件后的零件707中，在构成安装电子元件后的零件155的第一树脂基体材料140的相对面142一侧，配置与上述的第一衬底260的结构相同的第二衬底270，电连接该第二衬底270的第六电路图案262和所述通孔117。这时，可以在安装电子元件后的零件155上安装了第二电子元件101-2、105-2，也可以在其后安装。另外，可以在第二衬底270的第五电路图案271上安装了作为第三电子元件的半导体元件105-3以及电容器元件101-3，也可以在其后安装。
另外，使用所述安装电子元件后的零件155，能构成图26所示的安装电子元件后的零件708。在该安装电子元件后的零件708中，是从其厚度方向的两侧用第一衬底260以及第二衬底270对安装电子元件后的零件155进行了叠层处理的形态。在安装在安装电子元件后的零件155上的第一衬底260以及第二衬底270上，可以是安装完了第二电子元件101-2、105-2以及第三电子元件101-3、105-3，也可以在安装后安装。
使用所述安装电子元件后的零件155，能构成图27所示的安装电子元件后的零件709。该安装电子元件后的零件709是在所述安装电子元件后的零件708中，象参照图19说明的安装电子元件后的零件703那样，用结合剂进行安装电子元件后的零件155和第一衬底260的结合的结构。
能采用图23所示的安装电子元件后的零件154以及图25所示的安装电子元件后的零件155与参照图9到图22说明了的各种形态的组合构成的各种形态。因此，从图25到图27并未表示所有的组合。
(实施例7)
实施例7的图28所示的安装电子元件后的零件300具有把参照图25说明了的安装电子元件后的零件155在其厚度方向层叠多个，进行叠层处理的结构。所述叠层处理的条件为：例如当使用聚对苯二甲酸乙二酯制的第一树脂基体材料140时，压力为30×105Pa，温度为160℃，升压时间为1分钟，压力保持时间为1分钟。
对于按上述方法形成的安装电子元件后的零件300，安装半导体元件101以及电容器元件105，或接合第一衬底260或安装完半导体元件101以及电容器元件105的图18所示的第一衬底265，能与上述的实施例6同样，实施各种组合。图29中表示了作为通过这样的组合制作的安装电子元件后的零件的一个例子的安装电子元件后的零件710。
(实施例8)
在上述的实施例1～7中，具有对于第一树脂基体材料140，埋设半导体元件101-1以及电容器元件105-1的步骤，但是，也能使用通过注射模塑成形等，预先在树脂基体材料内浇铸了半导体元件101以及电容器元件105的基体材料。而且，对于该基体材料，可以形成电路图案，形成安装电子元件后的零件150。
另外，如图30所示，对于第一树脂基体材料140，埋设了半导体元件101-1以及电容器元件105-1后的或上述的埋设完电子元件的安装电子元件后的零件150中，当半导体元件101-1的突起113以及电容器元件105-1的电极106不从电路形成面141露出是，对电路形成面141进行研磨以及等离子体蚀刻等，使突起113以及电极106从电路形成面141露出后，能进行电路图案的形成。
(实施例9)
下面，在以下的实施例9以后，参照附图，详细说明进行这样的所述研磨以及等离子体蚀刻等，使各突起和电极露出时的安装电子元件后的零件的制造方法的实施例。
在说明这样的实施例9以后的各实施例之前，首先，参照图36以及图37，说明与刚才描述的以往的安装电子元件后的零件的制造方法不同的以往的制造方法。
以往，在安装了半导体元件、被动元件等电子元件的CSP、MCM、存储器模块中，采取了通过导电性粘合剂或薄板，在载体衬底上加热压接半导体元件的方法。另外，载体衬底上的给定的电路图案上印刷了膏状钎焊料后，安装，然后，通过使膏状钎焊料回流的方法，安装了电子元件。
具体而言，如图36所示，通过图中未显示的各向异性的粘合剂，在半导体元件601的图中未显示的电极垫上形成的突起状电极602与载体衬底606上的电极603电连接，形成了安装电子元件后的零件。另外，在半导体元件601和载体衬底606之间，为了提高其接合强度，注入了密封材料，并使之固化。
另外，在载体衬底606以及电子元件609中，通过膏状钎焊料607，载体衬底606上的给定电极604以及电子元件609的电极610与主衬底611的给定电极608分别电连接。另外，图36的613是在其内部形成了电连接主衬底611的表面的电极608和背面的电路图案612的导体的通孔。当是只用形成了电极608的面就实现了作为制品的功能的模块时，该通孔613没有必要。该制造步骤如图37所示，首先，在步骤(图内用“S”表示)11中，在主衬底611上的给定电极607上印刷、涂抹膏状钎焊料。膏状钎焊料607的印刷一般用丝网印刷进行。
在接着的步骤12中，在主衬底611上的通过所述印刷形成的膏状钎焊料607上，分别对位、安装搭载了半导体元件601的载体衬底606以及电子元件609。
在接着的步骤13中，使搭载了半导体元件601的载体衬底606以及安装了电子元件609的主衬底611通过回流炉，使膏状钎焊料607熔化，然后使之固化。
这样就制作了作为安装电子元件后的零件的存储器模块614。
可是，在上述的以往的安装电子元件后的零件的制造方法以及用所述制造方法制造的作为安装电子元件后的零件的MCM、存储器模块等的结构中，存在以下问题。
因为在主衬底611上搭载CSP等电子元件，所以模块厚度方向的高度增大，无法满足最近到要求薄型化的产品要求。
另外，因此，容易受弯曲的影响，很难使模块***，很难适用于曲面等的形状。另外，为了搭载电子元件609和载体衬底606，就需要搭载主衬底611的区域，在一个主衬底611上能搭载的电子元件的数量和形成电路图案的区域由主衬底611的大小决定，无法满足最近的要求主衬底611的小型化的产品要求。
因为半导体元件601和膏状钎焊料607直接暴露在空气中，所以，如果在高温高湿度的环境下使用，就会发生氧化，容易引起短路、开路不良、接合强度的下降。另外，因为存在回流炉中的温度偏移，所以衬底尺寸无法增大，批处理成为主流，但是生产性差。
下面，根据这样的以往的安装电子元件后的零件的制造方法的背景，说明本发明的实施例9。
图31A、31B、31C、31D是表示制造本发明的实施例9的安装电子元件后的零件的步骤的部分剖视图。该安装完零件的制造步骤由以下步骤构成：在基体材料中***例如埋设作为所述第一电子元件的电子元件的步骤；使所述埋设的电子元件的电极从该基体材料的表面露出的步骤。
这里，作为一个例子，说明在基体材料的一个例子即热塑性树脂薄板基体材料503中埋设电子元件501即电容器元件或电阻元件等被动元件、半导体元件、CSP元件等的作为安装电子元件后的零件的一个例子的薄板模块的形成方法，另外，该零件也可为MCM(多片模块)。
热塑性树脂薄板基体材料503例如是聚对苯二甲酸乙二酯、氯乙烯、聚碳酸酯、丙烯腈丁二烯、或热塑性聚酰亚胺等具有电绝缘性，并且其厚度最好在10μm～1mm。
图31A、31B、31C、31D是表示在热塑性树脂薄板基体材料503中埋设电子元件501之前的状态的部分剖视图。另外，向电子元件501的热塑性树脂薄板基体材料503的埋设方法也可以不用这种方法，而用其它方法。
图31A是表示把电子元件501埋设在热塑性树脂薄板基体材料503之前的状态的部分剖视图。在加热台505上放置热塑性树脂薄板基体材料503，在热塑性树脂薄板基体材料503之上放置了具有多个电极的电子元件501。在该电子元件501的上方配置按压工具504。另外，加热台505以及按压工具504的表面最好是玻璃、不锈钢、陶瓷、或聚四氟乙烯例如特氟纶(注册商标)等，是平面状的。虽然在图中未显示，但是，在作为电子元件501的一个例子的电容器元件501和按压工具504之间、或薄板基体材料503和加热台505之间，也可以存在玻璃板、陶瓷板和特氟纶(注册商标)薄板等基体材料。中间存在基体材料的理由在于：热塑性树脂薄板基体材料503如果被加热到其玻化温度以上，就凝胶化并且具有粘性，所以附着在加热工具4和台5上，不分开。如果就这样冷却，就固化收缩，变得更难分开。因此，作为脱模材料，最好使中间存在特氟纶(注册商标)等材料的基体材料。例如，当在作为基体材料的一个例子的聚对苯二酸酯上埋设作为电子元件的一个例子的厚度180μm的半导体元件时，最好使中间存在厚度50μm～100μm的特氟纶(注册商标)薄板。中间存在基体材料的理由在于：聚对苯二酸酯的玻化温度是120℃，而这时加热工具上升到200℃。从耐热性的观点出发，最好是聚四氟乙烯。另外，如果其厚度太厚，则半导体元件未被埋入热塑性基体材料中，而是脱模纸中。另外，如果过薄，则有可能在接触半导体元件的背面时，脱模纸被破坏。当把具有高度0.040mm的突起状电极的厚度0.180mm的半导体元件埋入厚度0.200mm的PET薄板材料中时，特氟纶(注册商标)的厚度最好为0.050到0.100mm。
在埋设步骤中，通过加热的按压工具504一边向着加热台505任意地加载，一边把电子元件501压入热塑性树脂薄板基体材料503内，在热塑性树脂薄板基体材料503中，埋设电子元件501。在该状态下，接触按压工具504的电子元件501的背面501r大致与薄板基体材料503的背面503r形成同一平面。
图31B表示热塑性树脂薄板基体材料503中埋设了电子元件501的状态。另外，当加热正在嵌入电子元件501的热塑性树脂薄板基体材料503时，最好使其加热温度在热塑性树脂薄板基体材料503的玻化温度和热塑性树脂薄板基体材料503的粘度下降并且电子元件501贯穿热塑性树脂薄板基体材料503的上限温度之间，加热热塑性树脂薄板基体材料503。例如，当把电子元件为0.3mm×0.6mm×0.3mm的片形电容器嵌入聚对苯二甲酸乙二酯的薄板基体材料中时，该聚对苯二甲酸乙二酯的薄板基体材料的厚度为0.3～0.4mm，嵌入时的树脂温度为150～170℃，负载40～50kgf(392.4～490.5N)或压力2.9×106Pa，按压时间20s～150s。
接着，把按压工具504抬起，把埋设了电子元件501的薄板基体材料503从加热台505剥离，通过冷却到室温，薄板基体材料503固化，在薄板基体材料503中就埋设了电子元件501。
可是，在该时刻，埋设在薄板基体材料503内的电子元件501的各电极502未突破薄板基体材料503从该薄板表面露出，接触了按压工具504的电子元件501的背面501r只大致与薄板基体材料503的背面503r形成同一平面，只有薄板面的单面(即这时是电子元件501的背面501r)从薄板基体材料503的背面503r一侧的表面露出，无法进行与电子元件501的表面501f一侧的各电极502的连接。例如在所述例子中，从电极到薄板基体材料503的表面的距离最大为0.4mm-0.3mm＝0.1mm＝100μm。另外，当是象IC芯片等那样，只在单面(即IC芯片表面)具有电极的电子元件时，因为从IC芯片背面无法取得导通，所以从薄板基体材料503的任意面都无法得到电连接。
这里，在露出步骤中，使用电极露出方法的一个例子即研磨加工或等离子体放电加工或它们双方，使各电极502从薄板基体材料503的表面露出。
图31C是说明研磨加工的部分剖视图。通过固定用夹具的使用、吸引等，把埋设了电子元件501的薄板基体材料503固定在研磨加工用台510上。通过研磨机506，把砂纸507按压到想使薄板基体材料503的电极502露出的面上，使旋转或水平动作，研磨薄板基体材料503。按#80、#100、#150、#500、#800、#1000、#1200、#1500、#2000的顺序，渐渐使用细号的砂纸研磨了薄板基体材料503后，最好用按1μm、0.5μm、0.3μm的顺序渐渐缩小的粒径的陶瓷粉末(氧化铝)抛光研磨薄板基体材料503。另外，砂纸的粗糙度、粉末粒径并不一定要采用所有这些值，也可以是这些值以外的粗糙度、粉末粒径。另外，研磨时，为了除去研磨粉，最好使用水和有机溶剂。通过研磨，使多个电极502从薄板基体材料503的表面露出。
另外，31D是说明等离子体放电加工的部分剖视图。把安装了电子元件501的薄板基体材料503放入真空炉的真空罐509内，固定在真空罐509中的等离子体放电用下侧电极512上，进行真空罐509内的抽真空，采取减压状态，把Ar等惰性气体导入真空罐509内，在离子体放电用上侧电极511和离子体放电用下侧电极512之间外加高电压，使真空罐509内的上侧电极511和下侧电极512之间产生等离子体，进行等离子体蚀刻。另外，因为集中在局部产生了等离子体，所以也可以同时使用磁场等。等离子体打出薄板基体材料503的粒子，在其厚度方向削去薄板基体材料503。
作为所述露出步骤中的电极露出方法的具体例子，列举了：(1)对薄板基体材料503完全通过研磨加工直到电极502露出；(2)对薄板基体材料503完全通过等离子体加工直到电极502露出；(3)对薄板基体材料503通过研磨加工粗加工，精加工使用等离子体放电加工，使电极502露出；(4)对薄板基体材料503通过研磨加工磨削全体，只对电极502附近进行等离子体放电加工等组合方法。
如果使用这样的方法，则有以下优点：(1)能统一使多个电极502露出，提高了生产节拍；(2)因为加工后的薄板表面是平面，所以对薄板表面的印刷、膜的形成或薄板模块的层叠化、卡化等变得容易。因此，非常实用。
特别是没必要象从所述实施例1到所述实施例8那样，选择所述基体材料和所述电子元件，在基体材料上埋设了电子元件的状态下，使其具有所述电子元件的各电极一定能从所述基体材料的表面露出的厚度。即在所述埋设的状态下，当电子元件501的各电极502埋设在薄板基体材料503内时，进行所述研磨加工，使各电极502从薄板基体材料503的表面露出。
因此，根据实施例9，因为电子元件501埋设在薄板基体材料503中，所以能减小薄板模块的厚度，能实现薄型化。因为薄，所以比以往的衬底软，在曲面和进行弯曲动作的地方也能使用。当在薄板基体材料503中内置了作为电子元件1的一个例子的IC芯片时，能增大衬底即薄板基体材料503的表面的膜形成区域和电路图案形成区域，不但能实现高功能化，还能使衬底尺寸小型化。
(实施例10)
在实施例9中，电子元件采用了电容器元件、电阻等被动元件的芯片型元件为例，但是也可以是裸IC芯片即半导体元件。在本发明的实施例10中，作为电子元件，以半导体元件为例，参照图32A、图32B、图32C、图32D、图32E、图32F，说明作为安装电子元件后的零件的一个例子的半导体元件安装后的零件的制造步骤。
该半导体元件安装后的零件的制造方法首先在所述电子元件的一个例子即半导体元件的各电极垫上形成突起状电极。接着，使各突起状电极的高度一致，把该半导体元件***薄板基体材料，例如嵌入后，使各突起状电极(所述突起状电极是电极的一个例子。)从薄板基体材料的表面露出，就大致构成了半导体元件安装后的零件。另外，也可以省略使突起状电极的高度一致(整平)的步骤。下面，参照图32A、图32B、图32C、图32D、图32E、图32F，具体说明各步骤。
图32A是表示在所述第一电子元件的一个例子即半导体元件513上形成多个突起状电极515的步骤的部分剖视图。首先，把包含多个具有金或铝等构成的表面层的平面的金属电极垫514(金属电极垫514是电极的一个例子)半导体元件513放置在台517上，通过图中未显示的固定用夹具或吸引等方法，固定在台517上。接着，使金或铝等的金属细线570穿过电极形成用夹具516，从该夹具516的顶端穿出的金属细线570放电，形成球状部后，一边外加热、负载以及超声波，一边把该金属细线570的球状部按压在电极垫514上。然后，如果抬起夹具516，则在金属细线570的球状部中再结晶的区域和无定形状态的区域的边界附近，金属细线570断开，在半导体元件513的电极垫514上形成了突起状电极515。另外，通过电镀、膏状钎焊料的印刷、熔敷、固化等，也可以形成突起状电极515。
图32B是表示整平步骤的部分剖视图。把具有在前一步骤中形成的多个突起状电极515的半导体元件固定在台519上，用整平用工具518从所有的突起状电极515之上外加负载，压入一定量。由此，能使所有的突起状电极515的高度一定。台519的半导体元件513的固定面以及整平用工具518的所有突起状电极515的接触面为平面。
图32C以及图32D是表示把半导体元件513嵌入薄板基体材料503的步骤的部分剖视图，图32E以及图32F是表示在薄板基体材料503上使半导体元件513的电极露出的步骤的部分剖视图。这些步骤分别采用了与实施例9的图31A以及图31B、图31C以及图31D相同的方法。
作为该半导体元件安装后的零件的制造方法的更具体的例子，当在具有2～10个一边为80μm的正方形的镀铝的凸台的外形为2mm×1.8mm、厚度0.18mm的半导体元件513的一个例子即裸IC芯片上，形成Au的突起状电极时，使用直径25μm的金线，条件最好为：电流值30.0mA，放电时间2.0ms，超声波输出150mW，接合温度150℃，结合(接合)负载70g。在该条件下，突起高度变为60～80μm，通过整平，变为40～60μm后，当在厚度190～210μm的聚对苯二甲酸乙二酯的薄板基体材料中嵌入时，在树脂温度为150～170℃，负载为40～50kgf(392.4～490.5N)或压力2.9×106Pa，按压时间为20s～150s的条件下嵌入。这样，从电极顶端导聚对苯二甲酸乙二酯的距离最大为10μm。然后，通过等离子体蚀刻，使电极从薄板基体材料表面露出。
根据所述实施例10，因为在薄板基体材料503中埋设了半导体元件513，所以能减小半导体元件安装后的零件即薄板模块的厚度，能实现薄型化。因为薄板模块变薄，所以比以往的衬底柔软，能在曲面和进行弯曲动作的地方使用。因为在薄板基体材料503中内置了半导体元件513，所以能增大衬底即薄板基体材料503的表面的膜形成区域和电路图案形成区域，不但能实现高功能化，还能使衬底尺寸小型化。
(实施例11)
下面，参照图33A、图33B，说明本发明的实施例11的安装电子元件后的零件的制造方法。
图33A、图33B是表示作为安装电子元件后的零件的一个例子的薄板模块的部分剖视图以及俯视图。该薄板模块中，在具有例如用导电体的一个例子即电镀或导电性膏使由NC冲孔机和激光等打的孔的周围取得电导通的导通用通孔的一个例子即通孔548，并且具有电绝缘性的基体材料即热塑性树脂薄板基体材料503D上，嵌入多个具有用与实施例同样的方法形成的突起状电极515的半导体元件513。然后，通过研磨加工和等离子体放电加工，使多个突起状电极515露出。接着，形成了(即安装)第二电子元件的一个例子即薄膜电容器546和线圈547，使其分别连接到突起状电极515上。另外，当制品剂薄板模块用单面(这里是露出了突起状电极515的面)实现功能时，该通孔548没有必要。另外，通过用溅射或蒸镀，在薄板基体材料503D上形成两种导电膜，使其通过电介质薄膜覆盖突起状电极515，就制造了薄膜电容器546。使用掩模滚，在薄板基体材料503D上印刷膏状钎焊料和导电性膏，电镀后，通过进行光刻，在薄板基体材料503D上制作了线圈547。另外，也可以在薄板基体材料503D上形成薄膜电阻。即对薄板基体材料503D，通过形成导体膜的方法的一个例子即电镀或离子电镀法或溅射或蒸镀，能形成成为膜状的电路构成元件的一个例子即电路图案、金属薄膜电容器546、线圈547或电阻。另外，在从所述基体材料表面露出的电极上印刷焊剂或导电性粘合剂后，通过用高温炉火高温台加热固化，能形成电路图案(所述电路图案是第一电路图案的一个例子)。
根据实施例11，在所述实施例10的效果的基础上，因为在薄板基体材料503D中内置了半导体元件513，所以能增大衬底即薄板基体材料503D的表面的膜形成区域和电路图案形成区域(例如，形成薄膜电容器546和线圈547的区域)，不但能实现高功能化，还能使衬底尺寸小型化。
作为所述实施例11的变形例，图34A、图34B、图34C、图34D是表示同时制作9个该模块时的安装电子元件后的零件的制造步骤的部分剖视图和俯视图。该变形例中使用的具有电绝缘性的热塑性树脂薄板基体材料503E(薄板基体材料503E是基体材料的一个例子)是把9个单个模块用区域503z形成一体，各模块用区域503z对应于所述薄板基体材料503D。在各模块用区域503z上分别具有通孔548。
该安装电子元件后的零件的制造步骤由以下步骤构成：把9个半导体元件513一起嵌入具有电绝缘性的热塑性树脂薄板基体材料503E的9个单个模块用区域503z中的步骤；通过研磨加工和等离子体加工，使各半导体元件513的电极515从薄板基体材料503E的表面露出的步骤；基于向该薄板基体材料503E的导电粘合剂的印刷、金属膜的成膜等的电图图案形成步骤；按模块切断为单片的步骤。
一起嵌入所述9个半导体元件513的步骤基本上根据实施例10，用与实施例9同样的方法进行，9个半导体元件513接触按压工具504，一边向着加热台505加任意的载荷，一边通过按压工具504同时把9个半导体元件513压入薄板基体材料503E的9个单个模块用区域503z内，在薄板基体材料503E中同时埋设9个半导体元件513。接着，抬起按压工具504，把埋设了9个半导体元件513的薄板基体材料503E从加热台505剥离，通过在室温冷却，薄板基体材料503E固化，在薄板基体材料503E中就埋设了9个半导体元件513。
另外，所述电极露出步骤基本上根据实施例10，用与实施例9同样的方法进行，通过研磨加工和等离子体加工，使各半导体元件513的多个电极515从薄板基体材料503E的表面同时露出。
所述电路图案的形成步骤基本上用与实施例10同样的方法进行，通过向该薄板基体材料503E的导电粘合剂的印刷、金属膜的成膜等，同时形成电路图案。
所述切断步骤中，切断为单片，使各单个模块用区域503z换言之各单个模块上，各半导体元件513彼此分离。该单片切断最好使用切片机或激光等。另外，50是按模块切断为单片时的虚拟切断线。
根据所述实施例1 1的变形例，在所述实施例11的效果的基础上，对以往的批处理，能统一埋设多个半导体元件513，并且能统一使多个半导体元件513的突起状电极515露出，所以能提高生产性。
(实施例12)
下面，说明本发明的实施例12的多层层叠的安装电子元件后的零件的制造方法。
在该制造方法中，通过前面的实施例中的安装电子元件后的零件的制造方法，在具有电绝缘性的热塑性树脂薄板基体材料503F(薄板基体材料503F是基体材料的一个例子)上埋设了电子元件的一个例子并且是第一电子元件的一个例子即半导体元件513后，通过研磨加工和等离子体加工，使突起状电极515从薄板基体材料503F的表面露出，然后，在薄板基体材料503F的表面或表面以及背面形成电路图案、薄膜电阻、薄膜电容器546等，形成薄板模块549。然后，把多个该薄板模块549重叠，按压，叠层。
具体而言，图35是用于说明通过研磨加工和等离子体加工，把露出半导体元件的电极的半导体元件安装后的薄板模块549层叠化、叠层的方法的薄板模块的部分剖视图。在具有通孔548的热塑性树脂薄板基体材料503F中，埋设半导体元件513，然后，通过研磨加工或等离子体加工，使半导体元件513的突起状电极515从该薄板基体材料503F的表面露出。接着，在突起状电极515上形成薄膜电容器546以及基于导电性膏的线圈547。在薄板基体材料503F的背面上，为了取得电接合，把具有半导体元件519并且具有电绝缘性，而且在突起状电极515上形成了薄膜电容器522以及基于导电性膏的线圈521的热塑性树脂薄板基体材料503G对位。接着，在两面层叠具有电绝缘性的保护薄板523、524(保护薄板523、524是绝缘性保护薄板的一个例子)，在厚度方向层叠化，通过上下滚子从上下进行滚压。由此，形成了内置层叠化电子元件的模块。
作为所述保护薄板523、524具有的功能、材料，保护薄板523、524由热塑性树脂构成，最好与嵌入用的热塑性树脂薄板基体材料503的材料相同，但是也可以不同。例如，为聚对苯二甲酸乙二酯、氯乙烯、聚碳酸酯、或丙烯腈丁二烯苯乙烯等。在图35中，在薄板基体材料503F的下面配置了薄板基体材料503G，但是并不局限于此，也可以在薄板基体材料503F的上面配置，也可以在薄板基体材料503F的两面配置，也可以在薄板基体材料503F的单面或两面，在厚度方向层叠多块其它的薄板基体材料。
根据实施例12，在所述实施例9、10的效果的基础上，通过再层叠多块薄板基体材料503F、503G，用保护薄板523、524覆盖了半导体元件513、519和布线图案，所以保护薄板523、524覆盖了半导体元件和布线图案的耐湿性好。即半导体元件513、519不接触空气，不但很难发生半导体元件513、519的电极515的氧化和移动，而且防治了磨损，能作为薄型卡携带，十分实用。
下面，说明本发明的其它实施例，即不使突起状电极为一定高度，而直接在基体材料中埋设半导体元件。
图38A、38B是用于说明不预先使突起状电极为一定高度，而直接把作为电子元件的一个例子的半导体元件(裸IC芯片)513埋设在热塑性树脂薄板基体材料503中的方法的剖视图。
为了对比，在图38A、38B中，表示了预先进行了整平后，用于说明在热塑性树脂薄板基体材料503中埋设的方法的热塑性树脂薄板基体材料503等的剖视图。在具有刚性的台505上放置热塑性树脂薄板基体材料503，在其上使电极面向下放置具有突起状电极515a、515b的半导体元件513，通过热压工具504一边加热该半导体元件513的背面一边加压。因为进行了对半导体元件513的突起状电极515a、515b的整平，所以其高度几乎相等。因此，半导体元件513对于台505的表面，大致平行嵌入，电极515a、515b容易地从热塑性树脂薄板基体材料503的表面露出。
而图39A、39B是用于说明突起形成后，不整平，而直接在热塑性树脂薄板基体材料503中埋设半导体元件513的热塑性树脂薄板基体材料等的方法的剖视图。半导体元件513的突起状电极515c、515d的高度由于突起形成后的偏移，(电极515c的高度)＜(电极515d的高度)。因此，半导体元件513对于台505的表面倾斜，如果就这样压入，就会象图39B的突起状电极515c那样，顶端未到达热塑性树脂薄板基体材料503的表面，不露出，或象突起状电极515d那样，突起状电极顶端倒下，以不规则形状露出。在这样的露出状态下，在接着的电路形成步骤中，会发生接合不良、接合可靠性不足。
这里，参照图40A、图40B，说明无整平时的嵌入方法。
如图40A所示，使用具有半导体元件513的吸引机构的热压工具504A，一边吸引半导体元件513的背面，一边在热塑性基体材料502中埋设。因为半导体元件513总被吸引，所以对于台505是平行的，突起状电极515c被按压在刚体即台505上，塑性变形，如果按压直到变形为图40B的形状，则不仅突起状电极515c，而且比它高的突起状电极515d也从热塑性树脂薄板基体材料503的表面露出。因为半导体元件513对于台505总是水平的，所以如图40B所示，突起状电极515c和515d的高度变得相等。另外，在该方法中，因为需要吸引半导体元件513的机构，所以无法使半导体元件513和按压工具504A之间存在作为防止热塑性树脂薄板基体材料503在加热时变为玻璃状而附着在按压工具504A上的脱模纸。最好使按压工具504A为与热塑性树脂薄板基体材料503的脱模性好的材料，或使按压工具504A的形状比半导体元件513的尺寸小。
图41是表示本发明的其它实施例中的安装电子元件后的零件的制造装置的一个例子的模式图。该装置大致由以下部分构成：热塑性树脂薄板基体材料503的供给机构572、半导体元件供给机构567、识别相机573、半导体元件513的输送机构578、半导体元件翻转工具579、临时嵌入台574、构成热按压机构568的上侧按压工具504和加热台505、等离子体蚀刻机构569。
首先，热塑性树脂薄板基体材料503的供给最好使用卷供给方式或张方式。在图41中，表示了卷供给方式的情形。首先，通过供给机构572，把卷状的热塑性树脂薄板基体材料503不松弛地从图41的右侧向左侧供给。
把在电极垫514上预先形成了突起状电极515的半导体元件513有规则地存放在盘中，使它的电极面为上表面。把这些盘重叠为多级，放在作为电子元件供给装置的一个例子的半导体元件供给机构567的供给盘部571上。另外，半导体元件513的存放方法并不局限于该方法，也可以保持晶片状。
接着，通过作为上下翻转装置的一个例子的半导体元件翻转工具579的作为识别装置的一个例子的半导体元件识别相机，识别盘内的半导体元件513的电极面的特征点、图案、突起状电极外径等。然后，通过半导体元件翻转工具579的带吸附功能的吸附夹具579a，吸附了盘内的半导体元件513的具有电极面的一方的面后，使半导体元件翻转工具579绕着其旋转轴旋转，使半导体元件513的上下翻转，使所述半导体元件513的电极面向下。
接着，作为电子元件搭载装置的一个例子的半导体元件输送机构578的输送用吸附喷嘴578a沿着轨道578c移动到半导体元件翻转工具579的上方，使输送用吸附喷嘴578a下降，通过输送用吸附喷嘴578a，吸附保持由半导体元件翻转工具579的吸附夹具578a吸附的半导体元件513的另一面。这样，由半导体元件输送机构578的输送用吸附喷嘴578a吸附的半导体元件513中，它的电极面一方的面向下。
接着，在由半导体元件输送机构578的输送用吸附喷嘴578a吸附着半导体元件513的状态下，半导体元件输送机构578的输送用吸附喷嘴578a沿着轨道578c移动到临时嵌入台574上的热塑性树脂薄板基体材料503的上方。接着，通过识别相机573识别了临时嵌入台574上的热塑性树脂薄板基体材料503的嵌入位置后，使输送用吸附喷嘴578a下降，在临时嵌入台574上的相应嵌入位置嵌入由输送用吸附喷嘴578a吸附的半导体元件513。这时，为了防止嵌入后的输送中的位置偏移，最好一边加热输送用吸附喷嘴578a，一边进行短时间的一定量的按入。另外，输送用吸附喷嘴578a的平面尺寸最好与半导体元件513相同。
接着，使热塑性树脂薄板基体材料503从临时嵌入台574上移动到加热台505上，通过作为电子元件***装置的一个例子的上侧按压工具504，把半导体元件513以一定时间压入热塑性树脂薄板基体材料503内。另外，该热按压机构568既可以在空气中，也可以在真空中使用。另外，最好附带能进行热按压的多级层叠机构、分为预热步骤、本加热步骤、冷却步骤等的旋转台结构和温度曲线控制器，使在半导体元件513对热塑性树脂薄板基体材料503的重叠方向能重叠多块。另外，该热按压机构568最好能控制半导体元件513对于热塑性树脂薄板基体材料503的接触开始位置、压入结束位置、下降速度、上升速度等。
接着，把热塑性树脂薄板基体材料503从加热台505输送到作为电极露出装置的一个例子的等离子体蚀刻机构569，通过等离子体蚀刻，使半导体元件513的电极515从热塑性树脂薄板基体材料503露出。在等离子体蚀刻机构569中，在热塑性树脂薄板基体材料503的上方配置等离子体放电用上侧电极511，无间隙地吸附热塑性树脂薄板基体材料503。在热塑性树脂薄板基体材料503的下侧配置等离子体放电用下侧电极512，使其与等离子体放电用上侧电极511平行。有必要具有能在两个电极511、512之间外加高电压的高频发生电源以及用于取得等离子体和该电源的阻抗匹配的匹配电路。另外，最好具有：能导入氧气、氟化氢气体、氩气等的管道、存储了对应的气体的高压储气瓶。最好还具有：用于抽真空的油旋转泵、油扩散泵或低温泵等泵和用于确认达到真空的真空计。另外，该等离子体蚀刻机构569也可以置换为研磨功能。当研磨时，没必要抽真空。
通过采用这样的结构，能对热塑性树脂薄板基体材料503连续进行半导体元件513的临时嵌入、压入、电极露出。
下面，说明本发明的其它实施例即把多个存储器片重叠为多级的层叠模块的例子。
图42是把层叠了两个存储器片(这里是第一半导体元件513A和第二半导体元件513B，都是电子元件的一个例子)的层叠模块583安装在印刷电路板585上而形成的嵌入封装模块的剖视图。图43是该制造方法的程序流程图。
嵌入封装模块是把层叠模块583安装在预先进行了布线的印刷电路板585上，通过焊锡和导电性粘合剂等，嵌入封装模块的衬底电极580、580a、580b与图42中未显示的主衬底接合，取得与主衬底的电连接。例如，第一半导体元件513A的电极515e、515f通过层叠模块583的表面的布线586、层叠模块583的通孔588、印刷电路板585的电极581等，取得与电极580a、580b的电连接。
层叠模块583的制造步骤为：首先，在步骤S31中，把第一半导体元件513A嵌入第一热塑性树脂薄板基体材料503A中后，在步骤S32中，通过等离子体蚀刻或研磨，使第一半导体元件513A的电极515e、515f露出。等离子体蚀刻可以在第一热塑性树脂薄板基体材料503A的整个表面上进行，也可以只在电极周围进行。
另外，在步骤S33中，对第二热塑性树脂薄板基体材料503B使用NC冲孔机，形成导电性的通孔589。孔径最好为：直径0.1～1.0mm。接着，在步骤S34中，通过溅射、电镀或导电性粘合剂的印刷等，进行电路图案587的印刷。
另外，用相同的方法，在步骤S35中，在第二热塑性树脂薄板基体材料503B中嵌入第二半导体元件513B，在步骤S36中，使它的电极515g露出。步骤S31～S34和步骤S35～S36既可以分别也可以并行进行。
接着，在步骤S37中，把第一热塑性树脂薄板基体材料503A重叠在第二热塑性树脂薄板基体材料503B之上，热按压，固定为层叠状态后，在步骤S38中，形成贯穿第一热塑性树脂薄板基体材料503A和第二热塑性树脂薄板基体材料503B的通孔588。
接着，在步骤S39中，在第一热塑性树脂薄板基体材料503A的上面印刷电路图案的布线586，在所述通孔588中填充导电性材料。由此，形成了层叠模块583。
最后，在步骤S40中，通过热按压预先进行了布线的印刷电路板585例如陶瓷、玻璃环氧树脂、树脂多层衬底(例如，松下电器产业株式会社制造的商品名ALIVH(ALIVH＝Any Layer Interstitial Via Hole))等、和所述层叠模块583，形成嵌入封装模块。
图44是在本发明的其它实施例中，由内置了电子元件的一个例子即两个存储器用半导体元件(裸IC芯片)513C的热塑性树脂薄板基体材料503C的层构成的存储器用薄板模块591的四层、和内置了电子元件的一个例子即一个控制器用半导体元件(裸IC芯片)513D的热塑性树脂薄板基体材料503D(薄板基体材料503D是基体材料的一个例子)的控制器用薄板模块592的一层构成的存储器卡的剖视图。因为1个存储器用半导体元件513C具有64MB的容量，所以在嵌入了两个存储器用半导体元件513C的存储器用薄板模块591的一层中，具有128MB，四层总共具有512MB的记录能力。图45是该制造步骤的程序流程图。
例如，图44的存储器用薄板模块591由内置了两个长度15mm×宽度8mm×厚度0.080mm的存储器用半导体元件513C的存储器用薄板模块591的4层、和内置了一个一边为7.8mm的正方形并且厚度0.200mm的控制器用半导体元件513D的控制器用薄板模块592的一层构成，各层间通过导电性膏593取得电连接。另外，在各半导体元件513C、513D的各电极上形成了高度为0.040mm的突起状突起。
下面，就作为一个例子的存储器卡的制造方法加以说明。
首先，在步骤S41中，使用NC冲孔机或激光，在热塑性树脂薄板基体材料503C例如热塑性聚酰亚胺的薄板衬底503C的给定位置形成φ0.2mm的通孔594。
接着，在步骤S42中，在存储器热塑性树脂薄板基体材料503C中同时埋设两个存储器用半导体元件513C，并且在热塑性树脂薄板基体材料503D中埋设一个控制器用半导体元件513D。
接着，在步骤S43中，通过等离子体蚀刻，使半导体元件513C、513D的突起电极515从表面露出。在等离子体蚀刻中，最好使用氧等离子体。
接着，在步骤S44中，分别在存储器热塑性树脂薄板基体材料503C和控制器用热塑性树脂薄板基体材料503D上，通过无电解镀Ni，附着了约1μm的Ni层后，放入电解电镀溶液中，形成15μm的Cu层。然后通过光刻步骤，形成与所述电极515相连的电路图案595。这时，同时在通孔594的周围也进行了电镀，取得了电导通。另外，该步骤也可以是导电性粘合剂的印刷和溅射。然后，在框体597A的框体电极596上放置了印刷用掩模后，使用印刷滚，印刷导电性膏598例如膏状钎焊料或导电性粘合剂、例如银膏、铜膏、银钯膏等。印刷后的导电性膏598的膏厚度最好为0.020～0.030mm。
然后，在步骤S45中，把控制器用薄板模块592搭载在框体597A上，通过导电性膏598使框体597A的框体电极596与控制器用热塑性树脂薄板基体材料503D的电路图案595电连接，用固化炉或回流炉使导电性膏598固化。
接着，在控制器用薄板模块592的上侧的电极599上印刷膏状钎焊料或导电性粘合剂、例如银膏、铜膏、银钯膏等导电性膏593，搭载第四层即最下层的存储器用薄板模块591，进行固化。接着，在第四层的存储器用薄板模块591的上侧的电极上印刷膏状钎焊料或导电性粘合剂、例如银膏、铜膏、银钯膏等导电性膏593，搭载第三层的存储器用薄板模块591，进行固化。
接着，在第三层的存储器用薄板模块591的上侧的电极上印刷膏状钎焊料或导电性粘合剂、例如银膏、铜膏、银钯膏等导电性膏593，搭载第二层的存储器用薄板模块591，进行固化。接着，在第二层的存储器用薄板模块591的上侧的电极上印刷膏状钎焊料或导电性粘合剂、例如银膏、铜膏、银钯膏等导电性膏593，搭载第一层即最上层的存储器用薄板模块591，进行固化。
最后，在步骤S46中，通过在所述薄板模块591、592上盖上框体盖，就形成了存储器卡。
图46A、图46B、图46C是通过本发明的其它实施例中的非接触IC卡的制造方法制造的非接触IC卡的中间层的俯视图、底视图、剖视图。图47是非接触IC卡的制造方法的程序流程图。图48A、图48B、图48C、图48D、图49E、图49F、图49G是非接触IC卡的制造方法的步骤图。在该非接触IC卡中，能以短时间读取数据。
图46A、图46B、图46C的非接触IC卡内置了可改写数据的FeRAM的半导体元件(裸IC芯片)513E(半导体元件513E是电子元件的一个例子)，在表面印刷了能实现天线功能的线圈556。
非接触IC卡的制造步骤中，首先在步骤S50和图48B中，使用NC冲孔机，在板厚0.100mm的热塑性树脂薄板基体材料503H例如聚对苯二甲酸乙二酯的薄板基体材料503H(薄板基体材料503H是基体材料的一个例子。)上形成两个(554a、554b)直径0.200mm的通孔。
接着，在步骤S51和图48C中，通过导电性膏的印刷，形成跳线553，进行固化，使其覆盖通孔554a、554b。固化条件为：当为银时，为110℃，10秒。
接着，在步骤S52和图48D中，把预先在步骤S52中在四角上形成了高度0.040mm的金的突起状电极，并且在步骤S53中整平了该突起状电极的长度4mm×宽度6mm×厚度0.080mm的FeRAM的半导体元件513E(参照图48A)埋设到板厚0.100mm的聚对苯二甲酸乙二酯的薄板基体材料503H中。然后，在步骤S55中以及图49E中，通过等离子体蚀刻，使半导体元件513E的电极515h统一露出。步骤S50～S51和步骤S52～S53即可以分别也可以并行进行。
然后，在步骤S56和图49F中，通过导电性膏，印刷天线用线圈556，进行固化，使其与所述电极515h接触。
最后，在步骤S57和图49G中，把热塑性树脂例如聚对苯二甲酸乙二酯的薄板555重叠在所述热塑性树脂薄板基体材料503H的两面上，进行叠层，使其成为卡(参照图46C、图49G)。
然后，在步骤S58中，在印刷了花纹后，在步骤S59中，通过冲切机冲切为卡尺寸。由此，形成了非接触IC卡。
另外，通过适当组合所述各实施例中的任意实施例，能实现各种效果。
如上所述，根据本发明的第一形态，在***了第一电子元件的基体材料的电路形成面上，形成了第一电路图案，使其与所述第一电子元件的各电极电连接后，在所述第一电路图案上安装第二电子元件，因此，即使是在所述基体材料的厚度方向配置安装所述第一电子元件和所述第二电子元件时，也能使安装电子元件后的零件的厚度薄到所述基体材料的厚度，从而能满足最近的要求薄型化的产品要求。
另外，所述第二电子元件是表面安装在所述基体材料的所述第一电路图案上，所以没必要向电子元件的外周部引出引线接合用的电极，能使用任意的尺寸的所述第二电子元件。
另外，因为所述第二电子元件的电极位置没有限制，所以未限制其种类，能层叠区域垫类型的半导体元件。
另外，根据本发明的第二形态，进行了所述第一电子元件向所述基体材料内的***，使所述第一电子元件的所述各电极从所述基体材料的电路形成面即形成了所述第一电路图案的所述基体材料的表面上露出，由此，能容易并且可靠地进行所述第一电子元件的所述各电极和所述第一电路图案的电连接。因此，能容易并且可靠地制造能取得所述第一形态的效果的安装电子元件后的零件。
另外，根据本发明的其它形态，通过从所述安装电子元件后的零件相对面一侧，在该安装电子元件后的零件上进行叠层处理，能密封***所述安装电子元件后的零件内的所述第一电子元件，能提供耐湿性更好的模块。
另外，当具有第一衬底和第二衬底时，这些衬底能使用以往的一般的电路衬底，能适用以往的表面安装的印刷技术以及回流技术，从而能降低模块形成的难易程度。
进行了所述第一电子元件的所述各电极和所述第一电路图案的所述电连接，使所述第一电路图案与贯穿所述基体材料的厚度方向形成的在内部具有导电体的导电性通孔也电连接。由此，能两面安装所述基体材料。这样，通过进行利用了所述基体材料上形成的所述通孔的所述电连接，能实现所述第二电子元件、所述第一衬底以及所述第二衬底与所述安装电子元件后的零件的各种重叠形态。
另外，当进行所述第一衬底以及所述第二衬底和所述安装电子元件后的零件的重叠时，通过使用结合剂，能容易地进行所述重叠，能制造具有更多样化的重叠形态的所述安装电子元件后的零件。
另外，根据本发明的第二十形态，当***所述基体材料内的状态的所述第一电子元件的所述各电极未从基体材料表面露出时，通过研磨加工和等离子体放电加工中的任意一种或两种方法，能使所述***的第一电子元件的所述各电极从所述基体材料表面露出，能形成所述第一电路图案，使其可靠地与所述露出的电极电连接。
即当所述基体材料的形成厚度比所述第一电子元件的形成厚度大时，如果进行所述第一电子元件的***，则所述第一电子元件的所述各电极也***所述基体材料内，但是，通过对所述基体材料的表面进行所述研磨加工和所述等离子体放电加工，能使所述第一电子元件的所述各电极露出。
因此，当***所述基体材料内的状态的所述第一电子元件的所述各电极从所述基体材料表面露出时，就这样形成所述第一电路图案，而当未露出时，通过进行所述研磨加工和所述等离子体放电加工，能准确地形成所述第一电路图案，能制造所述安装电子元件后的零件。
另外，象本发明的所述各形态那样，通过使所述安装电子元件后的零件的厚度变薄，能提供比以往的衬底柔软，并且能在曲面和进行弯曲动作的地方使用的薄板模块等所述安装电子元件后的零件。
根据本发明的其它型它，当在所述基体材料内***了作为所述第一电子元件的一个例子的半导体元件(裸IC芯片)时，能增大所述基体材料表面的膜形成区域和电路图案形成区域，能提供能实现高功能化，并且能实现小型化的所述安装电子元件后的零件。
与以往的批量处理相比，因为能把多个所述第一电子元件统一***所述基体材料内，使所述各第一电子元件的所述各电极统一从所述基体材料表面露出，所以能提高生产性。
本发明参照附图，与首选的实施例关联，充分地进行了描述，但是对于熟知该技术的人们当然会有各种变形和修正。这些变形和修正只要未超出本发明的范围，就应理解为包含在其中。

Claims (27)

1.一种安装电子元件后的零件的制造方法，是按下述过程：向基体材料(140、503、503D、503E、503F、503G)内***第一电子元件(101-1、105-1、501、503)；
在所述基体材料的电路形成面(141)上形成与所***的所述第一电子元件的多个电极(113、106、502、515)电连接的第一电路图案(115)，在把所述各电极和所述第一电路图案进行了电连接后；
在所述基体材料的所述第一电路图案上安装第二电子元件(101-2、105-2)。
2.根据权利要求1所述的安装电子元件后的零件的制造方法，在向所述基体材料内***所述第一电子元件时，使所述第一电子元件的所述各电极从所述基体材料的所述电路形成面露出。
3.根据权利要求1所述的安装电子元件后的零件的制造方法，在所述基体材料中***了所述第一电子元件并且形成了所述第一电路图案后，在所述第二电子元件的安装前，在与所述基体材料的所述电路形成面相对的相对面(142)一侧进行配置绝缘性保护薄板(161)的叠层处理。
4.根据权利要求1所述的安装电子元件后的零件的制造方法，为了把具有彼此相对的第三电路图案(261)及第四电路图案(262)、以及在内部具有把所述第三电路图案和所述第四电路图案电连接的导电体的第一衬底通孔(263)的第一衬底(260)的所述第四电路图案与安装在所述基体材料上的所述第一电子元件的多个电极电连接，把所述基体材料和所述第一衬底在彼此的厚度方向重叠；然后把所述第二电子元件安装到所述第三电路图案上，使通过所述第三电路图案、所述第一衬底通孔及所述第四电路图案与所述第一电路图案电连接。
5.根据权利要求1所述的安装电子元件后的零件的制造方法，在将所述第一电子元件的所述各电极和所述第一电路图案电连接的同时，将所述第一电路图案与贯穿所述基体材料的厚度方向形成并且在内部具有导电体的导电性的通孔(117)电连接。
6.根据权利要求5所述的安装电子元件后的零件的制造方法，为了把具有彼此相对的第五电路图案(271)及第六电路图案(272)、以及把所述第五电路图案和所述第六电路图案电连接的第二衬底通孔(273)的第二衬底(270)的所述第六电路图案与所述基体材料的所述通孔电连接，把***了所述第一电子元件并且形成了所述第一电路图案的所述基体材料和所述第二衬底在彼此的厚度方向重叠；
然后，把第三电子元件(101-3、105-3)安装在所述第五电路图案上。
7.根据权利要求5所述的安装电子元件后的零件的制造方法，进行了所述第一电子元件的所述各电极和所述第一电路图案的所述电连接，使在与所述电路形成面相对的相对面(142)上与所述通孔电连接形成的第二电路图案(116)通过所述通孔和所述第一电路图案电连接。
8.根据权利要求7所述的安装电子元件后的零件的制造方法，在所述第二电路图案上安装第三电子元件(101-3、105-3)。
9.根据权利要求6所述的安装电子元件后的零件的制造方法，层叠多个***了所述第一电子元件并且形成了所述第一电路图案的所述基体材料，使所述层叠的基体材料和所述第二衬底重叠；
然后把所述第二电子元件安装到所述第二电路图案上，使通过所述第三电路图案、所述第一衬底通孔及所述第四电路图案与所述第一电路图案电连接。
10.根据权利要求1所述的安装电子元件后的零件的制造方法，在向所述基体材料(503、503D、503E、503F、503G)***所述第一电子元件(501、513)后，通过研磨加工和等离子体放电加工中的任意一种或两种方法，使所述***的第一电子元件的所述各电极(502、515)从所述基体材料表面露出。
11.根据权利要求10所述的安装电子元件后的零件的制造方法，在把所述第一电子元件***所述基体材料中之前，在作为所述第一电子元件的半导体元件(513)的多个电极(514)上分别形成突起状电极(515)；
在把所述半导体元件***所述基体材料内后，使所述各突起状电极从所述基体材料表面露出。
12.根据权利要求11所述的安装电子元件后的零件的制造方法，在使所述第一电子元件的所述各电极从所述基体材料表面露出后，不形成所述第一电路图案，把在所述露出的所述各电极上通过导体的成膜所形成电路构成元件(546、547)作为所述第二电子元件的安装。
13.根据权利要求12所述的安装电子元件后的零件的制造方法，在使所述第一电子元件的所述各电极从所述基体材料表面露出后，在所述露出的各电极上印刷焊油或导电性粘合剂；
然后，通过用高温炉或高温台进行加热固化，形成所述第一电路图案。
14.根据权利要求10所述的安装电子元件后的零件的制造方法，把多个所述第一电子元件***所述基体材料内；
使所述各第一电子元件的所述各电极从所述基体材料表面露出；
把所述基体材料切断为单片，使所述各第一电子元件彼此分离。
15.根据权利要求12所述的安装电子元件后的零件的制造方法，在制造了所述安装电子元件后的零件后，在所述安装电子元件后的零件的单面或两面上，在厚度方向再层叠多个所述安装电子元件后的零件或所述基体材料，通过在层叠化的表面背面上配置绝缘性保护薄板(523、524)，制造多层层叠的安装电子元件后的零件。
16.一种安装电子元件后的零件的制造方法，是按下述过程；向基体材料(140)内***第一电子元件(101-1、105-1)；
在所述基体材料的电路形成面(141)上形成与所***的所述第一电子元件的多个电极(113、106)电连接的第一电路图案(115)；进行了所述各电极和所述第一电路图案的电连接后，
为了把具有彼此相对的第三电路图案(261)及第四电路图案(262)、以及在内部具有把所述第三电路图案和所述第四电路图案电连接的导电体的第一衬底通孔(263)的第一衬底(260)的所述第四电路图案与所述基体材料上的所述第一电路图案电连接，把所述基体材料和所述第一衬底在彼此的厚度方向(264)重叠。
17.根据权利要求16所述的安装电子元件后的零件的制造方法，在向所述基体材料内***所述第一电子元件时，使所述第一电子元件的所述各电极从所述基体材料的所述电路形成面露出。
18.根据权利要求16所述的安装电子元件后的零件的制造方法，使***了所述第一电子元件并且形成了所述第一电路图案的所述基体材料和所述第一衬底彼此重叠，电连接所述第四电路图案和所述第一电路图案后；
在所述第三电路图案上安装第二电子元件(101-2、105-2)。
19.根据权利要求16所述的安装电子元件后的零件的制造方法，在所述基体材料的所述第四电路图案和所述第一衬底的所述第一电路图案的所述电连接之前，在所述第三电路图案上安装第二电子元件(101-2、105-2)。
20.根据权利要求16所述的安装电子元件后的零件的制造方法，在所述基体材料中***了所述第一电子元件并且形成了所述第一电路图案后，进行在与所述基体材料的所述电路形成面相对的相对面(142)一侧配置绝缘性保护薄板(161)的叠层处理；
把所述叠层处理过的所述基体材料的所述第一电路图案和所述第四电路图案电连接。
21.根据权利要求16所述的安装电子元件后的零件的制造方法，在将所述第一电子元件的所述各电极和所述第一电路图案电连接的同时，将所述第一电路图案与贯穿所述基体材料的厚度方向形成，并且在内部具有导电体的导电性的通孔(117)电连接。
22.根据权利要求21所述的安装电子元件后的零件的制造方法，为了把具有彼此相对的第五电路图案(271)及第六电路图案(272)、以及在内部具有把所述第五电路图案和所述第六电路图案电连接的导电体的第二衬底通孔(273)的第二衬底的所述第六电路图案与所述基体材料的所述通孔电连接，把***了所述第一电子元件并且形成了所述第一电路图案的所述基体材料和所述第二衬底在彼此的厚度方向重叠；
然后，把第三电子元件(101-3、105-3)安装在所述第五电路图案上。
23.根据权利要求16所述的安装电子元件后的零件的制造方法，所述基体材料和所述第一衬底的所述重叠是通过结合剂(162)进行的。
24.根据权利要求17所述的安装电子元件后的零件的制造方法，所述基体材料和所述第一衬底以及所述第二衬底的所述重叠是通过结合剂(162)进行的。
25.一种安装电子元件后的零件，具有：基体材料(503、503D、503E、503F、503G)和设置在所述基体材料中的电子元件(501、515)，所述电子元件具有从所述基体材料表面露出的多个电极(502、515)。
26.根据权利要求25所述的安装电子元件后的零件，还具有：所述各电极上设置的电路构成元件(546、547)。
27.一种安装电子元件后的零件的制造装置，具有：供给基体材料(503)和电子元件(513)的电子元件供给装置(567)；
吸引了所述电子元件后，上下翻转的上下翻转装置(579)；
把所述电子元件搭载在所述基体材料上的电子元件搭载装置(578)；
把所述电子元件***所述基体材料的电子元件***装置(504)；
使用等离子体放电加工、研磨加工中的任意一种或两种方法，使所述电子元件的所述各电极从所述基体材料的表面露出的电极露出装置(569)。
CNB02149813XA 2001-11-02 2002-11-04 安装电子元件后的零件的制造方法及其制造装置 Expired - Fee Related CN1204610C (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2001337728 2001-11-02
JP2001337728A JP2003142797A (ja) 2001-11-02 2001-11-02 電子部品実装済完成品の製造方法及び電子部品実装済完成品
JP2001387617A JP3739699B2 (ja) 2001-12-20 2001-12-20 電子部品実装済み部品の製造方法及び製造装置
JP2001387617 2001-12-20

Publications (2)

Publication Number Publication Date
CN1420537A CN1420537A (zh) 2003-05-28
CN1204610C true CN1204610C (zh) 2005-06-01

Family

ID=26624311

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB02149813XA Expired - Fee Related CN1204610C (zh) 2001-11-02 2002-11-04 安装电子元件后的零件的制造方法及其制造装置

Country Status (2)

Country Link
US (2) US7176055B2 (zh)
CN (1) CN1204610C (zh)

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7176055B2 (en) * 2001-11-02 2007-02-13 Matsushita Electric Industrial Co., Ltd. Method and apparatus for manufacturing electronic component-mounted component, and electronic component-mounted component
JP2004247530A (ja) * 2003-02-14 2004-09-02 Renesas Technology Corp 半導体装置及びその製造方法
JP5000071B2 (ja) * 2003-02-26 2012-08-15 新光電気工業株式会社 半導体装置用基板及び半導体装置
US6853064B2 (en) * 2003-05-12 2005-02-08 Micron Technology, Inc. Semiconductor component having stacked, encapsulated dice
KR100886292B1 (ko) 2003-09-09 2009-03-04 산요덴키가부시키가이샤 회로 소자를 포함하는 반도체 모듈과 반도체 장치, 그들의 제조 방법 및 표시 장치
WO2005034231A1 (ja) * 2003-10-06 2005-04-14 Nec Corporation 電子デバイスおよびその製造方法
WO2005036633A1 (ja) * 2003-10-07 2005-04-21 Nagase & Co., Ltd. 電子部材の製造方法、及び、接着材付ｉｃチップ
JP4342353B2 (ja) * 2004-03-17 2009-10-14 三洋電機株式会社 回路装置およびその製造方法
JP3812677B2 (ja) * 2004-09-14 2006-08-23 セイコーエプソン株式会社 半導体装置の製造装置及び半導体装置の製造方法
TWI255518B (en) * 2005-01-19 2006-05-21 Via Tech Inc Chip package
JP2006332094A (ja) * 2005-05-23 2006-12-07 Seiko Epson Corp 電子基板の製造方法及び半導体装置の製造方法並びに電子機器の製造方法
KR20080023721A (ko) * 2005-07-07 2008-03-14 코닌클리케 필립스 일렉트로닉스 엔.브이. 패키지, 이들의 제조 방법 및 이들의 사용 방법
US20070068621A1 (en) * 2005-09-28 2007-03-29 Chi-Yuan Ou Manufacturing process by the use of warm lamination method to adhere to IC card having multi electronic components
FR2894070B1 (fr) * 2005-11-30 2008-04-11 3D Plus Sa Sa Module electronique 3d
DE102006025553B4 (de) * 2006-06-01 2020-01-16 Hahn-Schickard-Gesellschaft für angewandte Forschung e.V. Verfahren zum Herstellen einer elektronischen Baueinheit
US8064211B2 (en) * 2006-08-31 2011-11-22 Tdk Corporation Passive component and electronic component module
JP4976840B2 (ja) 2006-12-22 2012-07-18 株式会社東芝 プリント配線板、プリント配線板の製造方法および電子機器
US7579215B2 (en) * 2007-03-30 2009-08-25 Motorola, Inc. Method for fabricating a low cost integrated circuit (IC) package
JP2009010358A (ja) * 2007-05-28 2009-01-15 Panasonic Corp 電子部品内蔵モジュール及びその製造方法
CN101543152A (zh) * 2007-06-19 2009-09-23 株式会社村田制作所 元器件内置基板的制造方法及元器件内置基板
US7781877B2 (en) * 2007-08-07 2010-08-24 Micron Technology, Inc. Packaged integrated circuit devices with through-body conductive vias, and methods of making same
JP2009043857A (ja) * 2007-08-08 2009-02-26 Casio Comput Co Ltd 半導体装置およびその製造方法
EP2176883A2 (en) * 2007-08-08 2010-04-21 Casio Computer Co., Ltd. Semiconductor device and method for manufacturing the same
EP2286446A1 (en) 2008-06-02 2011-02-23 Nxp B.V. Electronic device and method of manufacturing an electronic device
KR101006523B1 (ko) * 2008-08-29 2011-01-07 주식회사 하이닉스반도체 메모리 카드용 회로 기판 및 이를 갖는 메모리 카드
FR2946795B1 (fr) * 2009-06-12 2011-07-22 3D Plus Procede de positionnement des puces lors de la fabrication d'une plaque reconstituee
JP5042297B2 (ja) * 2009-12-10 2012-10-03 日東電工株式会社 半導体装置の製造方法
FR2968432B1 (fr) * 2010-12-06 2012-12-28 Oberthur Technologies Procédé d'encartage d'un module dans une carte a microcircuit
US8844103B2 (en) * 2011-09-01 2014-09-30 Medtronic, Inc. Methods for making feedthrough assemblies including a capacitive filter array
US20150131240A1 (en) * 2012-05-22 2015-05-14 Würth Elektronik Gmbh &Co. KG Method for Producing an Electronic Subassembly
TWI483377B (zh) * 2012-09-24 2015-05-01 Universal Scient Ind Shanghai 封裝結構及其製造方法
US9559047B2 (en) 2012-10-18 2017-01-31 Infineon Technologies Austria Ag Passive component as thermal capacitance and heat sink
CN205428912U (zh) 2013-02-25 2016-08-03 株式会社村田制作所 模块以及模块元器件
JP2015177382A (ja) * 2014-03-15 2015-10-05 キヤノン株式会社 素子電極が貫通配線と繋がったデバイス、及びその製造方法
JP6354285B2 (ja) 2014-04-22 2018-07-11 オムロン株式会社 電子部品を埋設した樹脂構造体およびその製造方法
CN104157617B (zh) * 2014-07-29 2017-11-17 华为技术有限公司 芯片集成模块、芯片封装结构及芯片集成方法
US9818727B2 (en) * 2015-03-09 2017-11-14 Mediatek Inc. Semiconductor package assembly with passive device
US10299381B2 (en) * 2015-08-31 2019-05-21 Toshiba Memory Corporation Electronic device and substrate
US10312203B2 (en) 2016-12-13 2019-06-04 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of chip package with antenna element
US11049898B2 (en) 2017-04-01 2021-06-29 Ningbo Sunny Opotech Co., Ltd. Systems and methods for manufacturing semiconductor modules
KR102334464B1 (ko) 2017-04-12 2021-12-02 닝보 써니 오포테크 코., 엘티디. 카메라 모듈, 이의 성형된 감광성 어셈블리 및 제조 방법, 그리고 전자 장치
US10804305B2 (en) * 2018-04-23 2020-10-13 Sunny Opotech North America Inc. Manufacture of semiconductor module with dual molding
DE102021100717A1 (de) 2021-01-15 2022-07-21 Infineon Technologies Ag Package mit eingekapselter elektronischer Komponente zwischen einem Laminat und einem thermisch leitfähigen Träger
EP4040926A1 (en) * 2021-02-09 2022-08-10 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carriers connected by staggered interconnect elements

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5379266A (en) 1976-12-23 1978-07-13 Tokyo Shibaura Electric Co Hyb ic
JPS54158669A (en) 1978-06-05 1979-12-14 Matsushita Electric Ind Co Ltd Printed circuit board
JPS57118690A (en) 1981-01-14 1982-07-23 Fujitsu Ltd Method of producing electronic circuit
US4443278A (en) * 1981-05-26 1984-04-17 International Business Machines Corporation Inspection of multilayer ceramic circuit modules by electrical inspection of green specimens
JPS62230027A (ja) 1986-03-31 1987-10-08 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US4912020A (en) * 1986-10-21 1990-03-27 Westinghouse Electric Corp. Printed circuit boards and method for manufacturing printed circuit boards
US4769309A (en) * 1986-10-21 1988-09-06 Westinghouse Electric Corp. Printed circuit boards and method for manufacturing printed circuit boards
US4847446A (en) * 1986-10-21 1989-07-11 Westinghouse Electric Corp. Printed circuit boards and method for manufacturing printed circuit boards
US5463530A (en) * 1993-02-05 1995-10-31 The Bergquist Company Dual sided laminated semiconductor mounting
US5418688A (en) * 1993-03-29 1995-05-23 Motorola, Inc. Cardlike electronic device
JPH07288385A (ja) * 1994-04-19 1995-10-31 Hitachi Chem Co Ltd 多層配線板及びその製造法
DE69618117T2 (de) * 1995-09-13 2002-06-20 Idemitsu Petrochemical Co Mehrschichtstrukturrolle und ihr Herstellungsverfahren
US5864092A (en) * 1996-05-16 1999-01-26 Sawtek Inc. Leadless ceramic chip carrier crosstalk suppression apparatus
US6130110A (en) * 1996-10-22 2000-10-10 Seiko Epson Corporation Film carrier tape, tape carrier semiconductor device assembly, semiconductor device, and method of making the same, mounted board, and electronic device
US5812387A (en) * 1997-02-21 1998-09-22 International Power Devices, Inc. Multi-deck power converter module
JP3375555B2 (ja) 1997-11-25 2003-02-10 松下電器産業株式会社 回路部品内蔵モジュールおよびその製造方法
JP4198245B2 (ja) 1998-11-05 2008-12-17 リンテック株式会社 電子回路用基板、電子回路およびその製造方法
JP4209574B2 (ja) 2000-03-08 2009-01-14 パナソニック株式会社 半導体部品実装済部品の製造方法
US6780668B1 (en) * 1999-07-16 2004-08-24 Matsushita Electric Industrial Co., Ltd. Package of semiconductor device and method of manufacture thereof
JP4179736B2 (ja) 1999-07-16 2008-11-12 松下電器産業株式会社 半導体素子実装済部品の製造方法及び半導体素子実装済完成品の製造方法
USRE38381E1 (en) * 2000-07-21 2004-01-13 Kearney-National Inc. Inverted board mounted electromechanical device
US6717241B1 (en) * 2000-08-31 2004-04-06 Micron Technology, Inc. Magnetic shielding for integrated circuits
US20020127821A1 (en) * 2000-12-28 2002-09-12 Kazuyuki Ohya Process for the production of thinned wafer
US7176055B2 (en) * 2001-11-02 2007-02-13 Matsushita Electric Industrial Co., Ltd. Method and apparatus for manufacturing electronic component-mounted component, and electronic component-mounted component
JP4192554B2 (ja) * 2002-10-25 2008-12-10 株式会社デンソー 多層回路基板の製造方法
JP2004152982A (ja) * 2002-10-30 2004-05-27 Matsushita Electric Ind Co Ltd 電子部品実装済部品の製造方法、及び該電子部品実装済部品を備えた電子部品実装済完成品の製造方法、並びに電子部品実装済完成品
JP4266717B2 (ja) * 2003-06-13 2009-05-20 三洋電機株式会社 半導体装置の製造方法
US6987314B1 (en) * 2004-06-08 2006-01-17 Amkor Technology, Inc. Stackable semiconductor package with solder on pads on which second semiconductor package is stacked
TWI251455B (en) * 2004-07-06 2006-03-11 Advanced Semiconductor Eng A manufacturing method of a multi-layer circuit board with embedded passive components
TWI251456B (en) * 2004-09-21 2006-03-11 Advanced Semiconductor Eng A manufacturing method of a multi-layer circuit board with embedded passive components

Also Published As

Publication number Publication date
US20070200217A1 (en) 2007-08-30
US20040082100A1 (en) 2004-04-29
CN1420537A (zh) 2003-05-28
US7176055B2 (en) 2007-02-13

Similar Documents

Publication Publication Date Title
CN1204610C (zh) 安装电子元件后的零件的制造方法及其制造装置
CN1227957C (zh) 电路装置的制造方法及电路装置
CN1275312C (zh) 半导体器件及其制造方法、层叠型半导体器件和电路基板
CN1171298C (zh) 半导体器件
CN1244139C (zh) 半导体器件和半导体组件
CN1241244C (zh) 半导体元件的安装方法
CN1303677C (zh) 电路基板、带凸块的半导体元件的安装结构和电光装置
CN101055857A (zh) 半导体器件及其制造方法
CN1512525A (zh) 电容器和电容器内置电路基板及其制造方法
CN1625805A (zh) 半导体芯片安装用基板及其制造方法和半导体模块
CN1261005C (zh) 布线基板、半导体器件及其制造方法、电路板和电子仪器
CN1620225A (zh) 叠层衬底及其制法和采用该衬底的模件的制造方法及装置
CN1321411A (zh) 印刷布线板及其制造方法
CN1551312A (zh) 半导体芯片的制造方法、半导体装置的制造方法、半导体芯片及半导体装置
CN1855479A (zh) 多层结构半导体模块及其制造方法
CN1836325A (zh) 用于封装集成电路器件的方法和设备
CN1977399A (zh) Led部件及其制造方法
CN101069457A (zh) 多层印刷电路板
CN1575627A (zh) 配线板用板材及其制造方法、多层板及其制造方法
CN1343086A (zh) 电路装置及其制造方法
CN1497709A (zh) 电路基板、焊球网格陈列的安装结构和电光装置
CN1329261A (zh) 平台与光模块及其制造方法和光传输装置
CN1697148A (zh) 半导体器件及制造该半导体器件的方法
CN1893051A (zh) 半导体器件
CN1531027A (zh) 半导体器件的制造方法、半导体器件、电路基板和电子设备

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20050601

Termination date: 20111104