CN1203613C - 定时差分割电路、时钟控制电路和信号控制方法 - Google Patents

定时差分割电路、时钟控制电路和信号控制方法 Download PDF

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Abstract

本发明的目的是提供实现高速、小面积和宽频带工作的定时差分割电路。本发明包括：根据第一和第二输入信号，生成第一和第二栅极信号并输出的逻辑电路L1；连接在第一电源和内部节点间，其控制端子输入第一栅极信号的第一开关元件；由第二开关元件和第一恒流源组成的第一串联电路和由第三开关元件和第二恒流源组成的第二串联电路并联连接在上述内部节点与第二电源间，第二、第三开关元件的控制端子上分别连接第一和第二栅极信号。

Description

定时差分割电路、时钟控制电路和信号控制方法
本发明涉及信号的控制方法及其装置。
现有的对定时差进行分割(内分、插补)的信号控制方法，如在文献1(日本专利申请特愿平09-157028号(日本专利公开公报特开平11-4145号公报)所记载的那样，用于时钟信号的倍增等用途。
例如，在文献2(ISSCC Digest of Technical Papers(ISSCC技术报告文摘)第216-217页，1996年2月、美国专利5,422,835，美国专利5,530,837)中公开了图24所示那样的时钟信号倍增电路。
当参照图24时，该时钟信号倍增电路在四倍增的情况下由四组延迟电路301、302、303、304、相位比较器309以及计数器310所组成。
第一～第四延迟电路301、302、303、304分别由第一～第四切换器305～308选择输出端子，使第一～第四延迟电路301～304串联连接。
由相位比较器309把从外部输入第一延迟电路301的第一时钟311与通过第一～第四延迟电路301～304的第五时钟315进行比较，根据该比较结果，把UP信号316或者DOWN信号317传送给计数器310，从计数器310向第一～第四切换器305～308输出控制信号318，进行调整以使第一时钟311与第五时钟315的相位变为相等。
在此，由于四组延迟电路301～304的延迟时间被相等地进行调整，则其延迟时间变为相等，第一时钟311、第二时钟312、第三时钟313、第四时钟314的定时差相等，该定时差成为时钟周期tCK的1/4。
因此，通过把第一时钟311、第二时钟312、第三时钟313、第四时钟314进行合成，而得到4倍增的时钟。
而且，作为对时钟信号进行倍增的电路，使用锁相环(PLL)。图25是表示PLL电路的一例的图。如图25所示的那样，在PLL中，来自电压控制发生器322的输出使用分频器323进行分频，用相位比较器319来比较该分频信号和外部时钟324，其比较结果作为UP信号325或者DOWN信号326通过电荷泵320和环路滤波器321被输入电压控制发生器322，通过该信号来控制电压控制发生器322，对电压控制发生器322的输出进行分频的时钟被进行调整，以便于成为与外部时钟324相等的频率。由此，电压控制发生器322输出分频数的倒数倍的倍增时钟327。
因此，在图24所示的电路中，把通过串联连接的延迟电路列的信号与外部时钟进行几十次以上的比较，在每次比较中，逐渐校正延迟差、相位差。
在图25所示的PLL电路中，对电压控制发生器322的输出进行分频的时钟进行几十次以上的调整，以便于成为与外部时钟324相等的频率，从而逐渐校正延迟差、相位差，由于这样的构成，在得到倍增的时钟之前需要等待几十个循环以上，因此，在高速性方面存在缺陷。
图24和图25所示的电路基本上只能用于时钟控制，不能作为能够改变信号的延迟度的延迟电路来使用。
为了解决这些问题，本发明的目的是提供实现了高速性并且能够作为可变延迟电路来使用的时钟信号的控制方法及其装置，本发明人在日本专利申请特愿平09-157028号中提出了以下说明的电路构成。以下参照附图来对现有例子(日本专利申请特愿平09-157028号)所记载的时钟控制电路进行说明。
图4是表示日本专利申请特愿平09-157028号的构成的图。图4所示的电路是把外部时钟进行倍增的电路，把外部时钟1分频成多相时钟3，对所分频的多相时钟3的不同相位脉冲边沿的输入定时差进行分割，或者，对该分割的相的不同时钟9c进行复用，来倍增外部时钟1的相。具有分频器2、多相时钟倍增电路5和时钟合成电路8。分频器2把外部时钟1分频成多相时钟3。而且，多相时钟倍增电路5具有：把多相时钟3中不同相位时钟的不同相的脉冲进行n分割的定时差分割电路4a、把相同相的脉冲进行n分割的定时差分割电路4a、把被n分割的不同相的脉冲9c进行复用的复用电路4b，输出多相的时钟9a。
时钟合成电路8把从复用电路4b所输出的多相时钟9a进行合成而生成单相的时钟9b。定时差分割电路4a被并联连接。
由分频器2把外部时钟1分频成多相时钟3，通过定时差分割电路4a来对所分频的多相时钟3的不同相位脉冲边沿的输入定时差进行分割，对分割的相的不同时钟9c进行复用，来对外部时钟1进行倍增。由此，来倍增多相时钟的相。
图5是作为图4所示的多相时钟倍增电路5表示两相时钟倍增电路的构成的一例的图。把外部时钟105进行二分频，输出把其进行二分频的两相时钟。
在图5中，分频器101把外部时钟105进行二分频，生成两相的时钟D1、D2。多个两相时钟倍增电路(多相时钟倍增电路)1021～102n被串联连接。多个两相时钟倍增电路1021～102n分割被分频的多相时钟D1、D2(图4的3)的不同相位脉冲边沿的输入定时差，初级的两相时钟倍增电路1021生成对来自分频器101的两相时钟D1、D2进行倍频的两相时钟信号D11、D12，同样，两相时钟倍增电路1022、1023～102n-1分别依次对前级的时钟D21、D22进行倍频，从最后级的两相时钟倍增电路102n得到对外部时钟105进行了2n倍增的两相时钟Dn1、Dn2。
时钟合成电路103把从最后级的两相时钟倍增电路102n所输出的2n倍增的两相时钟Dn1、Dn2进行合成，而输出倍增的时钟107。
周期检测电路104(图4的6)，把外部时钟105作为输入，对在各个两相时钟倍增电路1021～102n中包含的定时差分割电路的时钟周期依存进行校正，而向各个两相时钟倍增电路1021～102n输出用于调整负荷的控制信号106(图4的7)。
周期检测电路104由固定级数的环型振荡器和计数器所构成，用计数器对外部时钟105的周期中的环型振荡器振荡次数进行计数，根据该计数值输出控制信号106。
两相时钟倍增电路1021～102n通过来自周期检测电路104的控制信号106来消除特性的偏差。
在图5所示的电路中，如图6所示的那样，用1/2分频器101对外部时钟105进行分频，而生成两相的时钟D1、D2，用初级的两相时钟倍增电路1021对该时钟Dn1、Dn2进行倍频，而生成两相时钟信号D11、D12。由两相时钟倍增电路1022～102n重复同样的过程，而从最后级的两相时钟倍增电路102n最终得到2n倍增的两相时钟Dn1、Dn2。
用时钟合成电路103对该时钟D1、D2进行合成，而得到倍增时钟107。
在图6所示的例子的情况下，设定为n＝4，倍增时钟107具有与外部时钟105相同的周期，并被设定为得到对外部时钟105进行2n倍增(＝8倍增)的信号。而且，并不仅限于n＝4的情况，也可以把n设定为所希望的整数。
图7是表示图5所示的两相时钟倍增电路5的构成的图。图5所示的多组的两相时钟倍增电路1021～102n具有相同构成，以最后级的两相时钟倍增电路102n为例进行说明。而且，两相时钟倍增器102-n的构成是设定为n＝4的情况。
两相时钟倍增电路102n包括并联连接的第一至第四定时差分割电路108～111和第一、第二复用电路112、113。第一至第四定时差分割电路108～111的两相时钟D(n-1)1、D(n-1)2被输入两个输入端。控制信号106和来自互补关系的定时差分割电路108～111的四相时钟P1、P2、P3、P4被反馈输入。
第一、第二复用电路112、113把来自第一至第四定时差分割电路108～111的两相时钟P1和P3、P2和P4作为输入来进行复用，而生成两相时钟Dn1、Dn2。
下面使用图8来对图7所示的两相时钟倍增电路的动作进行说明。
向两相时钟倍增电路102n输入来自前级的两相时钟D(n-1)1和D(n-1)2以及来自周期检测电路104的控制信号106，而输出倍频的两相时钟Dn1和Dn2。
在两相时钟倍增电路102n中，两相时钟D(n-1)1和D(n-1)2以及控制信号106都被输入四组的定时差分割电路108～111，时钟P1～P4从四组定时差分割电路108～111被输出，时钟P1～P4被反馈输入对应的各个定时差分割电路108～111。
如图8所示的那样，时钟P1的上升沿由从时钟D(n-1)1的上升沿到定时差分割电路108的内部延迟时刻的滞后所决定。
时钟P2的上升沿由时钟D(n-1)1的上升沿和时钟D(n-1)2的上升沿的定时差的分割和内部延迟的滞后所决定。
时钟P3的上升沿由来自时钟D(n-1)2的上升沿的内部延迟的滞后所决定。时钟P4的上升沿由时钟D(n-1)1的上升沿和时钟D(n-1)2的上升沿的定时差的分割和内部延迟的滞后所决定。
时钟P2输入定时差分割电路108，控制时钟P1的下降沿。时钟P3输入定时分割器109，控制时钟P2的下降沿。时钟P4输入至定时分割器110，控制时钟P3的下降沿。时钟P1输入定时分割器111来控制时钟P4的下降沿。
因此，时钟P1、P2、P3、P4其周期等于时钟D(n-1)1和D(n-1)2，成为占空比25％的四相的信号。
而且，时钟P1和P3被输入复用电路112进行复用，作为时钟信号Dn1被输出。
时钟P2和P4被输入复用电路113进行复用，作为时钟信号Dn2被输出。
时钟Dn1和Dn2的周期成为时钟D(n-1)1和D(n-1)2的1/2，成为占空比约50％的两相的信号。
下面参照图9至图12来对在图7中使用的定时差分割电路108～111的构成的具体例子进行说明。在图9至图12中，MP11、MP21、MP31、MP41是P沟道MOS晶体管，MN11、MN12、MN13、MN14、MN15、MN16、MN11、MN17、MN18、MN19、MN21、MN22、MN23、MN24、MN25、MN26、MN27、MN28、MN29、MN31、MN32、MN33、MN34、MN35、MN36、MN37、MN38、MN39、MN41、MN42、MN43、MN44、MN45、MN46、MN47、MN48、MN49是N沟道MOS晶体管。CAP11、CAP12、CAP13、CAP21、CAP22、CAP23、CAP31、CAP32、CAP33、CAP41、CAP42、CAP43是电容元件。
定时差分割电路108～111由相同的元件构成。由一个两输入端NAND 10、一个反相器11、一个P沟道MOS晶体管、三组两个串联连接的N沟道MOS晶体管、三组串联连接的N沟道MOS晶体管MN和电容元件所构成。三个NAND由完全相等的栅极宽度组成，三组NMOS的栅极宽度和电容元件的容量成为1∶2∶4的尺寸比。
在图9、图11中分别表示的定时差分割电路108、110的构成是相等的，但输入端D(n-1)1、D(n-1)2的连接和输入端P2(P4)的连接不同。
参照图9，定时差分割电路108包括：把信号D(n-1)2和信号P2作为输入的NAND电路NAND 11；P沟道MOS晶体管MP11，其源极与电源VCC相连接，栅极与NAND 11的输出端相连接；N沟道MOS晶体管MN12、MN13，其漏极与内部节点N12相连接、漏极共同连接在内部节点N12上，栅极共同连接在信号D(n-1)1上；以及N沟道MOS晶体管MN11，其栅极连接在接地电位上；N沟道MOS晶体管MN14、MN15、MN16，其源极共同连接在接地电位GND上、栅极共同连接在NAND 11的输出端上。内部节点N12与反相器INV 11的输入端相连接，从反相器INV 11的输出端输出信号P1。在内部节点N12中包括：漏极共同连接而栅极分别连接到控制信号上的N沟道MOS晶体管MN17、MN18、MN19；一端连接在N沟道MOS晶体管MN17、MN18、MN19的源极上而另一端共同连接在接地电位上的电容元件CAP11、CAP12、CAP13。
参照图10，定时差分割电路109包括：把信号D(n-1)2和信号P3作为输入的NAND电路NAND 21、源极与电源VCC相连接，栅极与NAND 21的输出端相连接，漏极与内部节点N22相连接的P沟道MOS晶体管MP21、漏极连接在内部节点N22上，栅极连接在信号D(n-1)1上的N沟道MOS晶体管MN21、漏极共同连接在内部节点N22上，栅极连接在信号D(n-1)2的N沟道MOS晶体管MN22、MN23、源极共同连接在接地电位GND上，栅极共同连接在NAND 21输出端上的N沟道MOS晶体管MN24、MN25、MN26。内部节点N22与反相器INV21的输入端相连接，从反相器INV 21的输出端输出信号P3。在内部节点N22中包括：N沟道MOS晶体管MN27、MN28、MN29，其漏极共同连接而栅极分别连接到控制信号上；电容元件CAP21、CAP22、CAP23一端连接在N沟道MOS晶体管MN27、MN28、MN29的源极上，而另一端共同连接在接地电位上。
参照图11，定时差分割电路11O包括：把信号D(n-1)1和信号P4作为输入的NAND电路NAND 31、源极与电源VCC相连接，栅极与NAND 31的输出端相连接，漏极与内部节点N32相连接的P沟道MOS晶体管MP31、漏极共同连接在内部节点N32上，栅极共同连接在信号D(n-1)1上的N沟道MOS晶体管MN32、MN33以及栅极连接在接地电位上的N沟道MOS晶体管MN11、源极共同连接在接地电位GND上，栅极共同连接在NAND 31输出端上的N沟道MOS晶体管MN34、MN35、MN36。内部节点N32与反相器INV 31的输入端相连接，从反相器INV 31的输出端输出信号P3。在内部节点N32中包括：漏极共同连接而栅极分别连接到控制信号上的N沟道MOS晶体管MN37、MN38、MN39；一端连接在N沟道MOS晶体管MN37、MN38、MN39的源极上而另一端共同连接在接地电位上的电容元件CAP31、CAP32、CAP33。
参照图12，定时差分割电路111包括：把信号D(n-1)1和信号P1作为输入的NAND电路NAND 41、源极与电源VCC相连接，栅极与NAND 41的输出端相连接，漏极与内部节点N42相连接的P沟道MOS晶体管MP41、漏极连接在内部节点N42上，栅极连接在信号D(n-1)2上的N沟道MOS晶体管MN41、漏极共同连接在内部节点N42上，栅极连接在信号D(n-1)1上的N沟道MOS晶体管MN42、MN43、源极共同连接在接地电位GND上，栅极共同连接在NAND 41输出端上的N沟道MOS晶体管MN44、MN45、MN46。内部节点N41与反相器INV 41的输入端相连接，从反相器INV 41的输出端输出信号P4。在内部节点N42中包括：漏极共同连接而栅极分别连接到控制信号上的N沟道MOS晶体管MN47、MN48、MN49；一端连接在N沟道MOS晶体管MN47、MN48、MN49的源极上而另一端共同连接在接地电位上的电容元件CAP41、CAP42、CAP43。
下面参照图13的定时波形图来对定时差分割电路108～111的动作进行说明。图9和图11所示的定时差分割电路108、110除输入输出信号之外具有相同的电路构成，图10和图12所示的定时差分割电路107、111除输入输出信号之外具有相同的电路构成，因此，对图9、图10所示的定时差分割电路108、109的动作进行说明。
对于图9所示的定时差分割电路108的内部动作，由于在图13的t1至t3期间为一个周期，则图示出该一个周期的期间的内部节点波形。
首先，对时钟P1的上升沿定时进行说明。
通过D(n-1)1的上升沿，节点N12的电荷被抽取到N沟道MOS晶体管MN12、MN13中，当节点N12的电位到达反相器INV11的阈值时，从反相器INV11所输出的时钟P1的边沿上升。
当把到达反相器INV11的阈值之前需要抽取的某个内部节点N12的电荷作为CV，把N沟道MOS晶体管MN12、MN13的电荷抽取的电流值作为I时，以2I的电流从时钟D(n-1)1抽取CV的电荷量的结果，即，CV/2I表示从时钟D(n-1)1的上升沿到时钟P1的上升沿的定时。
时钟P1的下降沿定时为：通过两输入端NAND 11的输出变为Low(低电平)，使P沟道MOS晶体管MP11导通，内部节点N12被充电为High(高电平)。向两输入端NAND 11输入时钟D(n-1)2和时钟P2，仅在时钟D(n-1)2和时钟P2都是高电平时，输出变为低电平。在时钟P2为高电平的期间，时钟D(n-1)2被容纳在高电平期间，因此，所输出的时钟成为时钟P2反向的图形，但是，当电源接通时，在时钟P2的初始值不确定时使用的情况下，与时钟D(n-1)2之间具有逻辑关系。
对于图10所示的定时差分割电路109的内部动作，由于在图13的t1至t3期间为一个周期，所以图示出该一个周期的期间的内部节点波形。
首先，对时钟P2的上升沿定时进行说明。从时钟D(n-1)1的上升沿在时间tCKn的期间由N沟道MOS晶体管MN21抽取的节点N22的电荷，在时间tCKn之后，从时钟D(n-1)2的上升沿由N沟道MOS晶体管MN22、23抽取节点N22的剩余的电荷，由此，当节点N22的电位到达反相器INV21的阈值时，时钟P2的边沿上升。当把节点N22的电荷作为CV，把N沟道MOS晶体管MN21、MN22、MN23的电荷抽取的电流值分别作为I时，从时钟D(n-1)1以tCKn期间的I电流抽取CV的电荷量，在剩余的期间以2I进行抽取，结果为：
tCKn+(CV-tCKn·I)/2I
＝CV+tCKn/2
其表示从时钟D(n-1)1的上升沿到时钟P2的上升沿的定时。
这样，当看与时钟P的上升沿的定时差时，正好为tCKn/2。
时钟P2的下降沿定时为：通过两输入端NAND 21的输出变为低电平，P沟道MOS晶体管MP21导通，节点N22被充电为高电平。向两输入端NAND 21输入时钟D(n-1)2和时钟P3，仅在时钟D(n-1)2和时钟P3都是高电平时，输出变为低电平。
接着对时钟P3、P4进行说明。由于时钟D(n-1)1的上升沿与时钟D(n-1)2的上升沿的定时差为tCKn，则时钟P1和P3的上升沿定时差为tCKn。这样，时钟P2和P3的上升沿定时差为1/2 tCKn。同样，时钟P3和P4、P4和P1的上升沿定时差也为1/2 tCKn。
这样，如上述那样，时钟P1、P2、P3、P4为25％的四相的信号。
时钟P1和P3、P2和P4分别在由图14所示的NOR电路NOR12和反相器INV13组成的复用电路112、113进行复用，而成为占空比50％的两相时钟信号。
对于时钟P1的上升沿，时钟P2的上升沿为1/2tCKn，因此，在tCKn期间，即使由N沟道MOS晶体管MN21抽取节点N22的电荷，也必须满足未达到反相器INV21的阈值的条件，即：
CV-tCKn·I＞0。
但是，在设计时，在外部时钟1的周期中不能预先决定tCKn，则电流I由于器件特性而存在偏差。
因此，应当根据外部时钟105的周期和器件特性来变更CV值。
如上述那样，向与电容元件相连接的N沟道MOS晶体管的栅极(在图9中，MN17～19)输入控制信号106，能够用控制信号106来改变共同节点(N12)的负荷。
由于N沟道MOS晶体管和电容元件都为1∶2∶4的尺寸比，而能够以8段进行调整。
而且，如上述那样，在周期检测电路104中用计数器对外部时钟105的周期中的环型振荡器发生次数进行计数，控制信号106为对应于计数值的值。在该电路构成中，由于外部时钟1的周期和代表器件的特性的环型振荡器的周期的相对关系被编码，因此，不但能够增大对于外部时钟1的周期的工作范围，也能消除器件的特性偏差。
而且，在该现有例子中，把两相时钟倍增电路1021～102n串联连接，各自的输入时钟D1、D～D(n-1)1、D(n-1)2的频率成倍变化，因此，在两相时钟倍增电路1021～102n间调整电容值，以使CV值成为最佳的。
如以上说明的那样，在现有的电路中，对外部时钟1进行二分频，而生成两相时钟，由此，不使用PLL、DLL等反馈电路，就能形成倍增时钟。
图15是表示以日本专利申请特愿平09-157028号作为实施例2所说明的电路构成的图。包括：1/4分频器201、串联连接的四相时钟倍增电路2021～202n、时钟合成电路203、频率检测电路204。
下面参照图16的定时图来对图15所示的电路的动作进行说明。
在该电路中，用1/4分频器201对外部时钟信号205进行分频，而生成四相的时钟Q1、Q2、Q3、Q4，生成用四相时钟倍增电路2021对该时钟Q1、Q2、Q3、Q4进行倍频的四相时钟Q11、Q12、Q13、Q14。在四相时钟倍增电路2021～202n中重复同样的过程，而得到2n倍增的四相的时钟Q1、Q2、Q3、Q4。用时钟合成电路203对该时钟Q1、Q2、Q3、Q4进行合成，而得到倍增时钟207。
在此，频率检测电路204由固定级数的环型振荡器和计数器所构成，用计数器对外部时钟信号205的周期中的环型振荡器发生次数进行计数，根据计数值而输出控制信号206，来调整四相时钟倍增电路2021～202n中的负荷。通过频率检测电路204来消除电路的外部时钟周期的工作范围、器件的特性偏差。
下面参照图17来对四相时钟倍增电路202的构成进行说明。四相时钟倍增电路2021～202n为相同的构成。参照图17，四相时钟倍增电路202n由8组定时差分割电路208～215、8组脉宽校正电路216～223、4组复用电路224～227所构成。
对于8组定时差分割电路208～215、8组脉宽校正电路216～223、4组复用电路224～227的内部电路将在后面说明。
在此，参照图17、图18来对四相时钟倍增电路202n的内部的连接和动作进行说明。向四相时钟倍增电路202n输入来自前级的四相时钟Q(n-1)1～Q(n-1)4和来自频率检测电路204的控制信号206，输出倍频的四相时钟Qn1～Qn4。
在四相时钟倍增电路202n中，控制信号206被输入8组定时差分割电路208～215，四相时钟Q(n-1)1～Q(n-1)4的每个1信号被分别输入定时差分割电路208、210、212、214，每个2信号被分别输入定时差分割电路209、211、213、215。接着，8组的时钟T21～T28从8组定时差分割电路208～215被输出。
如图18所示的那样，时钟T21的上升沿由距时钟Q(n-1)1的上升沿的内部延迟的滞后所决定。
时钟T22的上升沿由时钟Q(n-1)1的上升沿和时钟Q(n-1)2的上升沿的定时的定时分割和内部延迟的滞后所决定。
时钟T23的上升沿由距时钟Q(n-1)2的上升沿的内部延迟的滞后所决定。
时钟T24的上升沿由时钟Q(n-1)2的上升沿和时钟Q(n-1)3的上升沿的定时的定时分割和内部延迟的滞后所决定。
时钟T25的上升沿由距时钟Q(n-1)3的上升沿的内部延迟的滞后所决定。
时钟T26的上升沿由时钟Q(n-1)3的上升沿和时钟Q(n-1)4的上升沿的定时的定时分割和内部延迟的滞后所决定。
时钟T27的上升沿由距时钟Q(n-1)4的上升沿的内部延迟的滞后所决定。
时钟T28的上升沿由时钟Q(n-1)4的上升沿和时钟Q(n-1)1的上升沿的定时的定时分割和内部延迟的滞后所决定。
时钟T21和T23被输入脉宽校正电路216，由脉宽校正电路216输出具有由时钟T21所决定的下降沿、由时钟T23所决定的上升沿的L脉冲P21。用相同的程序生成脉冲P22～P28。这样，时钟P21～P28成为相位依次相差45度的占空比25％的8相脉冲群。
然后，时钟P21和相位相差180度的时钟P25由复用电路224进行复用反相，作为占空比25％的时钟Qn1被输出。用相同的程序生成时钟Qn2～Qn4。这样，时钟Qn1～Qn4成为相位依次相差90度的占空比为50％的4相的H脉冲群。
时钟Qn1～Qn4的周期正好成为时钟Q(n-1)1～Q(n-1)4的1/2。即，在从时钟Q(n-1)1～Q(n-1)4生成时钟Qn1～Qn4的过程中，正好倍频为2倍。
下面参照图19、图20来对定时差分割电路208～215的电路构成进行说明。定时差分割电路208～215是相同的电路。
以下仅对定时差分割电路208、209进行说明。图19是表示定时差分割电路208的电路构成的图，图20是表示定时差分割电路209的电路构成的图。图19和图20所示的电路为相同的构成，在两个输入是相同信号或者相邻的两个信号被输入这点上是不同的。即，向两输入端NOR电路的输入信号在图19、图20中是不同的。
定时差分割电路208包括：N沟道MOS晶体管MN51、MN52、MN53，把同一输入Q(n-1)1作为输入的两输入端NOR51的作为输出节点的内部节点N51连接在反相器INV51的输入端上，反相器INV51从输出端输出T21，而且，漏极共同连接在内部节点N51上，来自频率检测电路204的控制信号206分别连接在其栅极上，以进行通断控制；电容元件CAP51、CAP52、CAP53，分别连接在N沟道MOS晶体管MN51、MN52、MN53的源极和接地电位之间。N沟道MOS晶体管MN51、MN52、MN53的栅极宽度和电容CAP51、CAP52、CAP53的尺寸比为例如1∶2∶4，根据从频率检测电路204所输出的控制信号206，来分8段地调整连接在共同节点上的负荷，由此，来设定时钟周期。
定时差分割电路209包括：N沟道MOS晶体管MN61、MN62、MN63，把输入Q(n-1)1和输入Q(n-1)2作为输入的两输入端NOR61的作为输出节点的内部节点N61连接在反相器INV61的输入端上，反相器INV61从输出端输出T21，而且，漏极共同连接在内部节点N61上，来自频率检测电路204的控制信号206分别连接在栅极上，来进行通断控制；电容元件CAP61、CAP62、CAP63，分别连接在N沟道MOS晶体管MN61、MN62、MN63的源极和接地电位之间。N沟道MOS晶体管MN61、MN62、MN63的栅极宽度和电容CAP61、CAP62、CAP63的尺寸比为例如1∶2∶4，根据从频率检测电路204所输出的控制信号206，来分8段地调整连接在共同节点上的负荷，由此，来设定时钟周期。
下面参照图21所示的定时波形图来对定时差分割电路208和定时差分割电路209的动作进行说明。
对于图16的定时差分割电路208的动作，由于在图21的tc21至tc24期间动作部分结束，则表示该一个期间的内部节点N51的波形。
首先，对所输出的时钟T21的上升沿定时进行说明。两输入端NOR51由串联连接在电源VDD与输出端之间的，输入信号IN1、IN2分别输入栅极的两个P沟道MOS晶体管和并联连接在输出端与接地之间的，输入信号IN1、IN2分别输入栅极的两个N沟道MOS晶体管所构成。
通过Q(n-1)1的上升沿，节点N51的电荷被抽取到NOR51中，由此，当节点N51的电位到达反相器INV51的阈值时，从反相器INV51所输出的时钟T21的边沿上升。当把到达反相器INV51的阈值之前需要抽取的某个内部节点N51的电荷作为CV，当N沟道MOS晶体管各自的电荷抽取的电流值为I时，以2I的电流从时钟Q(n-1)1抽取CV的电荷量的结果，即，CV/2I表示从时钟Q(n-1)1的上升沿到时钟T21的上升沿的定时。
时钟T21的上升沿定时为：时钟Q(n-1)1变为低电平，两输入端NOR51的输出侧内部节点N51被充电为高电平。
对于图20的定时差分割电路209的动作，由于在图21的ta21至ta24期间动作部分基本结束，则表示该动作期间的内部节点N61的波形。
首先，对时钟T22的上升沿定时进行说明。从时钟Q(n-1)1的上升沿在时间tCKn的期间，节点N61的电荷被抽取到N沟道MOS晶体管中，在时间tCKn之后，从时钟Q(n-1)2的上升沿把节点N61的剩余电荷抽取到N沟道MOS晶体管中，由此，当节点N61的电位到达反相器INV61的阈值时，时钟T22的边沿上升。当把节点N61的电荷作为CV，把两输入端NOR61的N沟道MOS晶体管各自的电荷抽取的电流值分别作为I时，从时钟Q(n-1)1以tCKn期间的I电流抽取CV的电荷量，在剩余的期间以2I进行抽取，结果为：
tCKn+(CV-tCKn·I)/2I
＝CV+tCKn/2其表示从时钟Q(n-1)1的上升沿到时钟T22的上升沿的定时。
这样，当看与时钟T21的上升沿的定时差时，正好为tCKn/2。
时钟T22的上升沿定时为：时钟Q(n-1)1和时钟Q(n-1)2两方变为低电平，两输入端NOR61的输出侧节点N61被充电为高电平。
对于时钟T23～T28进行同样的说明，时钟T21～T28的上升沿定时差分别为1/2tCKn。
脉宽校正电路216～223，如图22所示的那样，由反相器INV71和两输入端NAND71组成，如上述那样，生成相位依次相差45度的占空比25％的8相脉冲(分割信号)群P21～P28。
复用电路224如图23所示的那样，由两输入端NAND81组成，如上述那样，生成相位依次相差90度的占空比为50％的4相时钟群Qn1～Qn4。时钟群Qn1～Qn4的周期正好为时钟Q(n-1)1～Q(n-1)4的1/2。
如上述那样，在该现有的时钟倍增电路中，使共同节点N61的负荷成为可变的必要条件与图9等相同，因此，把动作目的相同的电容、NMOS进行组合。不但能够消除对于外部时钟信号205的周期的工作范围的增大，也能消除器件的特性偏差。
如以上说明的那样，在日本专利申请特愿平09-157028号所提出的倍增电路中，通过把外部时钟进行4分频，来预先形成4相的时钟，由此，不使用PLL、DLL等反馈电路，就能形成倍增时钟。
而且，通过进行4分频，具有使用NAND、NOR、反相器等CMOS基本元件就能完全地以静态的单纯电路构成倍增电路的优点。
而且，在日本专利申请特愿平09-157028号中，对从两相时钟输出两相的倍增时钟、从四相的时钟生成四相的倍增时钟的情况进行了说明，但是，通过把定时差分割电路并联连接成树状，就能把时钟的相数按指数函数地增加为2相、4相、8相，而能够产生更高的频率成分。
根据日本专利申请特愿平09-157028号，把外部时钟分频为多相的时钟，取各相的中间定时，由此，不使用环路构成就能容易地生成倍增的时钟。
因此，能够缩短得到倍增时钟的期间，并且，能够预测所需要的时钟数，就能大幅度削减使用所倍增的时钟之前的等待时间。
而且，用相同的方法来实现2次方以外的倍增的方法记载在日本专利申请特愿平09-157042号中。
但是，在日本专利申请特愿平09-157042号、特愿平09-157028号中提出的倍增电路中的定时差分割电路(内插器)中，作为输入信号原封不动地输入多相时钟，因此，存在工作频带不能扩大到最大限度的问题。
例如，在固定电容元件的电容值而输入四相时钟信号的情况下，对于输入相位差，正好成为1/2的电容值存在最小和最大为1∶3程度的限制。下面对此进行说明。
图26是表示现有的定时差分割电路的构成的一个例子。参照图26，包括：把第一、第二输入信号IN1、IN2作为输入的“或”(逻辑和)电路OR1；连接在电源VCC与内部节点N26之间并且把“或”电路OR1的输出信号作为栅极输入的P沟道MOS晶体管MP1；把内部节点N1的电位进行反向输出的反相器INV3；漏极连接在内部节点N26上，把第一输入信号IN1、第二输入信号IN2分别输入栅极并且源极连接在恒流源Io上的N沟道MOS晶体管MN1、MN2。在内部节点N26与接地之间连接着由N沟道MOS晶体管组成的开关元件MN11～MN15和电容CAP11～CAP15，与参照图9至图12说明的定时差分割电路相同，在由N沟道MOS晶体管组成的开关元件MN11～MN15的控制端(栅极端子)上连接从周期检测电路所输出的控制信号106，决定附加在内部节点N26上的电容值。
当第一、第二输入信号IN1、IN2为低电平时，“或”电路OR1的输出变为低电平，P沟道MOS晶体管MP1导通，由此，内部节点N26被充电到电源电位上，反相器INV3的输出成为低电平。
当第一、第二输入信号IN1、IN2的一方或者两方成为高电平时，“或”电路OR1的输出变为高电平，P沟道MOS晶体管MP1关断，内部节点N26和电源VCC的电源路径关断，另一方面，N沟道MOS晶体管MN1和MN2的一方或者两方导通，内部节点N26放电，内部节点N26的电位开始从电源电位下降，当下降到反相器INV3的阈值以下时，反相器INV3的输出从低电平上升而成为高电平。
图27是用于说明定时差分割电路(TMD)的动作的图。参照图27(a)，在3个定时差分割电路(TMD)中，第一定时差分割电路(TMD)在其两个输入端上输入同一个输入信号IN1，并输出输出信号OUT1，向第二定时差分割电路(TMD)输入输入信号IN1、IN2，输出输出信号OUT2，第三定时差分割电路(TMD)在其两个输入端上输入同一个输入信号IN2，并输出输出信号OUT3。其中，输入输入信号IN1、IN2并输出输出信号OUT2的第二定时差分割电路(TMD)与图17的定时差分割电路209等构成相对应。而且，共同输入IN1的定时差分割电路(TMD)、共同输入IN2的定时差分割电路(TMD)在图26中构成为输入同一信号，与图17的定时差分割电路208等的构成相对应。
图27(b)表示输入定时差T的输入信号IN1、IN2的第一至第三定时差分割电路的输出信号OUT1～OUT3的输出和第一至第三定时差分割电路的内部节点的变化A1～A3。为了易于说明，内部节点从电位0充电，当超过阈值Vt时，输出信号从低电平变为高电平(上升)。
参照图27(b)，在输入信号IN1与输入信号IN2之间存在定时差(T)，第一定时差分割电路(TMD)输出延迟时间t1的输出信号OUT1，第三定时差分割电路(TMD)输出延迟时间t3的输出信号OUT3，第二定时差分割电路(TMD)输出延迟时间t2的输出信号OUT2，延迟时间t2成为分割(内插)延迟时间t1和t3的值。
t1＝CV/2I
t2＝T+(CV-IT)/(2I)
＝T/2+CV/2I
t3＝T+CV/2I
其中，把内部节点放电到超过连接着输入端上的缓冲电路(反相器)的阈值之前的电荷称为CV。
图28是表示对于四分频周期tCKn的时钟的两相时钟IN1、IN2，向图26所示的定时差分割电路输入同相信号和相位信号时的输入信号和内部节点N26的电压变化的样子的信号波形图。
参照图26和图28，当把超过反相器INV3的阈值之前进行放电的电荷称为CV(其中，C是附加在内部节点N26上的电容值，V是反相器INV3的阈值电压Vt)时，在同相输入的情况下，通过输入信号IN1的从低电平向高电平的上升，N沟道MOS晶体管MN1、MN2导通，以电流2I进行电荷放电。N沟道MOS晶体管MN1、MN2导通期间为2tCK以内，当在2tCK期间没有抽取电荷CV时，在定时差分割电路的输出中不能得到输出。
因此，满足CV/2I＞2tCK的电容值C成为满足相位差T的1/2成分的最大值Cmax。
Cmax＝4tCK·I/Vt
当不同相输入时，通过输入信号IN1从低电平向高电平的上升，N沟道MOS晶体管MN1导通，以电流I进行电荷放电，接着，在T＝tCK之后，通过输入信号IN2从低电平向高电平的上升，N沟道MOS晶体管MN2导通。
把到达反相器INV3的阈值之前需要抽取的某个节点N26的电荷称为CV，充电抽取N沟道MOS晶体管MN1、MN2的电荷，把电流值分别称为I，此时，在从第一输入信号IN1的上升沿到第二输入信号IN2的上升沿的相位差T之间以I的电流抽取CV的电荷量，然后以电流值2I抽取。
当在第二输入信号IN2的上升沿之前的相位差T期间已经抽取了电荷CV时，相位差T的1/2成分变为零。因此，CV/I＜T
Cmin＝tCK·I/Vt
以电流2I进行抽取期间是第一输入信号IN1和第二输入信号IN2的重叠期间Tovp。当在该重叠期间Tovp内没有抽取CV时，在定时差分割电路的输出中，相位差T的1/2成分变为零。
因此，满足(CK-T·I)/2I＜T的最大电容值C成为满足相位差T的1/2成分(T/2)的最大值Cmax。
Cmax＝(2T·+T)I/V
＝3tCK·I/Vt
这样，当输入四相时钟的两个信号(周期tCK)，正好输出1/2的延迟(2tCK)的信号时，如图28所示的那样，充放电的附加在内部节点N26上的电容的电容值的最大Cmax和最小值Cmin大致具有1∶3的关系。而且，在图28中，纵轴是定时差分割电路的内分比(分割值)，从图27(b)的A1、A2、A3的延迟时间，相当于A2/(A3-A2)，横轴是附加在内部节点N26上的电容值。
因此，在图26等所示的现有的定时差分割电路的构成中，为了调整附加在内部节点上的电容元件CAP的电容值，而使用MOS晶体管和MOS电容，因此，需要MOS晶体管和MOS电容的面积，而引起芯片面积增大。
因此，鉴于上述问题，本发明的目的是提供定时差分割电路和方法，在谋求高速化的同时，抑制降低芯片面积的增大，能够实现宽频带工作。
为了实现上述目的，本发明所涉及的定时差分割电路(内插器)这样构成：至少包括控制内部节点与电源间路径通断的、并联连接的两个开关，在所输入的两个信号中，根据先变迁方的一个信号，一个开关导通，以第一电流对上述内部节点的电容进行充电或者放电，接着，根据比上述一个信号滞后变迁的另一个信号，另一个开关导通，通过导通状态的上述一个开关和上述另一个开关，以把上述第一电流和第二电流合成的电流值对上述内部节点的电容进行充电或者放电，还包括当上述内部节点电压超过或者低于阈值电压时，改变输出逻辑值的缓冲电路，其特征在于，包括电路装置，根据上述一个信号和上述另一个信号，把上述一个开关导通的期间和上述另一个开关导通的期间相互重叠的期间(Tovp)设定为所希望的值。
在本发明中，上述电路装置把上述重叠的期间(Tovp)设定为：从比上述一个信号滞后变迁的上述另一个信号的前沿向前方延伸，或者，从上述另一个信号的前沿开始并从上述一个信号的后沿进一步延长的任意值。
在本发明中，上述电路装置使上述重叠的期间(Tovp)成为：从比上述一个信号滞后变迁的上述另一个信号的前沿到上述另一个信号的后沿为止。
在本发明中，上述内部节点的电容由多个MOS电容器所构成，通过控制信号来分别对上述多个MOS电容器向上述内部节点的连接进行控制。
下面对本发明的实施方案进行说明。本发明所涉及的定时差分割电路这样构成：至少包括控制内部节点(N1)与电源间路径通断的、并联连接的两个开关(MN1、MN2)，在所输入的两个信号(IN1、IN2)中，根据先变迁方的一个信号，一个开关(MN1)导通，以第一电流(I)对上述内部节点(N1)上所附加的电容(C)进行充电或者放电，接着，根据比上述一个信号滞后变迁的另一个信号，另一个开关(MN2)导通，通过导通状态的上述一个开关和上述另一个开关，以把上述第一电流和第二电流合成的电流值(2I)对上述内部节点进行充电或者放电，还包括当上述内部节点电压超过或者低于阈值电压时，改变输出逻辑值的缓冲电路(INV1)，在该定时差分割电路中，包括电路装置(L1)，根据上述一个信号和上述另一个信号，把上述一个开关导通的期间和上述另一个开关导通的期间相互重叠的期间(Tovp)设定为所希望的值。
更详细地说，包括：把第一、第二输入信号(IN1、IN2)作为输入并输出第一和第二栅极信号(G1、62)的逻辑电路(L1)；源极连接在第一电源(Vcc)上，漏极连接在内部节点(N1)上，栅极连接在第一栅极信号(G1)上的第一导电型的MOS晶体管(MP1)漏极共同连接在内部节点(N1)上，第一和第二栅极信号(G1、G2)分别连接在栅极上，使之导通、关断的第二导电型的第二、第三MOS晶体管(MN1、MN2)；连接在第二、第三MOS晶体管的源极和第二电源间(GND)的第一、第二恒流源(I01、I02)；在内部节点(N1)上连接第一导电型的多个MOS电容器(MP11～MP14)，输入端连接在内部节点(N1)上，从内部节点电位和阈值电压Vt的大小规定输出信号的值的缓冲电路(INV1)。
在本发明的实施方案中，逻辑电路(L1)，输出这样的信号作为第一栅极信号(G1)：根据第一、第二输入信号(IN1、IN2)中先行的相的信号的开始边沿(前端边沿)，来决定该开始边沿的定时，根据滞后的相的信号的结束边沿(后端边沿)，来决定结束边沿的定时，输出这样的信号作为上述第二栅极信号：根据第一、第二输入信号中滞后的相的信号的开始边沿(前端边沿)，来决定其开始边沿的定时，根据滞后的相的信号的结束边沿(后端边沿)，来决定其结束边沿的定时。
在本发明的实施方案中，通过调整从逻辑电路(L1)所输出的第一、第二栅极信号的定时，来调整第二导电型的第二、第三MOS晶体管(MN1、MN2)重叠并导通的定时，当输入四相时钟的两个信号(周期tCK)并正好输出1/2延迟(2tCK)的信号时，能够改变附加在内部节点(N1)上的电容的电容值的最大值Cmax。
与此相对，在现有的定时差分割电路中，如图28(b)所示的那样，在对时钟进行四分频的信号(周期4tCK)的相差90度相位的第一、第二输入信号IN1、IN2的相位差T及其重叠时间Tovp(＝tCK)期间，必须抽取内部节点的电荷CV到阈值电压以下，使最小值Cmin与最大值Cmax之比为1∶3。
这样，通过把外部时钟分频为多相的时钟，取各相的中间定时，就不必使用就能容易地生成倍增的时钟，在用于这样的电路等的定时差分割电路中，可以扩大所希望的定时差分割工作能够实现的工作范围。
而且，在本发明的实施方案中，作为一个特征，使用MOS电容器(MP11～MP14)作为附加在内部节点(N1)上的电容。
MOS电容器(MP11～MP14)由源极连接在内部节点(N1)上，并且将输入控制信号106输入其栅极的MOS晶体管组成，在P型半导体的情况下，当加在栅极上的电压(控制信号106的电压值)VG为正电压时，在半导体界面上产生耗尽层，作为等效电路，得到耗尽层电容CD和栅极氧化膜电容C0的合成电容的串联连接的电容器。第一导电型的多个MOS晶体管(MP11～MP14)具有相互不同的栅极长度或者栅极宽度。
根据这样构成的本发明，与参照图9至图12、图26说明的现有的电路相比，能够缩减集成电路化时的芯片面积。
本发明的定时差分割电路包括：对输入时钟进行分频而生成并输出多相时钟的分频器(图4的2)；检测输入时钟的周期的周期检测电路(图4的6)；把从分频器(2)所输出的多相时钟作为输入，生成倍增上述时钟的多相时钟的多相时钟倍增电路(5)；合成多相时钟的时钟合成电路(9)，多相时钟倍增电路(5)包括多个输出用于将两个输入的定时差分割的信号的定时差分割电路，同时，包括分别对两个上述定时差分割电路的输出进行复用并输出的多个复用电路，可以用于包括上述部件的时钟控制装置的定时差分割电路。
来自周期检测电路的控制信号被提供给连接在定时差分割电路的内部节点上的MOS电容元件作为控制信号。
两相时钟倍增电路包括：输入两相的时钟(第一、第二时钟)并输出分割两个输入的定时差的信号的4个定时差分割电路(图7的108～111)，包括把第一、第三定时差分割电路的输出和第二、第四的定时差分割电路的输出作为输入的复用电路，在这样的定时差分割电路中使用本发明的定时差分割电路。
而且，多相时钟倍增电路包括：输入n相的时钟(第一至第n时钟)并输出分割两个输入的定时差的信号的2n个定时差分割电路(图17的208～215)；2n个脉宽校正电路(216～223)，第2I-1个(其中，1≤I≤n)定时差分割电路把第I个同一时钟作为两个输入，第2I个(其中，1≤I≤n)定时差分割电路把第I个时钟和第(I+1 mod n)个(其中，mod表示余数运算，I+1 mod n是用n除I+1的余数)时钟作为输入，把第J个(其中1≤J≤2n)的定时差分割电路的输出和第(J+2 mod n)个(其中，J+2 mod n是用n除J+2的余数)的定时差分割电路的输出作为输入；n个复用电路(224、227)，把第K个(其中1≤K≤n)脉宽校正电路的输出和第(K+n)脉宽校正电路的输出作为输入。通过这样的构成，在该定时差分割电路中可以使用本发明的定时差分割电路。
本发明的这些和其他的目的、优点及特征将通过结合附图对本发明的实施例的描述而得到进一步说明。在这些附图中：
图1(a)是表示本发明的一个实施例的构成的图；图1(b)是说明动作的定时图；
图2(a)是表示本发明的一个实施例的构成的图；图2(b)是说明动作的定时图；
图3(a)是表示本发明的一个实施例的构成的图；图3(b)是说明动作的定时图；
图4是表示日本专利申请特愿平09-157028号的时钟信号控制装置的构成图；
图5是表示日本专利申请特愿平09-157028号的时钟信号控制装置的构成图；
图6是表示日本专利申请特愿平09-157028号的时钟信号控制装置的动作的定时图；
图7是表示用于日本专利申请特愿平09-157028号的时钟信号控制装置的两相时钟倍增电路的电路图；
图8是表示用于日本专利申请特愿平09-157028号的时钟信号控制装置的两相时钟倍增电路的动作的定时图；
图9是表示用于日本专利申请特愿平09-157028号的时钟信号控制装置的定时差分割电路的电路图；
图10是表示用于日本专利申请特愿平09-157028号的时钟信号控制装置的定时差分割电路的电路图；
图11是表示用于日本专利申请特愿平09-157028号的时钟信号控制装置的定时差分割电路的具体例子的电路图；
图12是表示用于日本专利申请特愿平09-157028号的时钟信号控制装置的定时差分割电路的具体例子的电路图；
图13是表示用于日本专利申请特愿平09-157028号的时钟信号控制装置的4组定时差分割电路的动作的定时图；
图14是表示用于日本专利申请特愿平09-157028号的时钟信号控制装置的复用电路的具体例子的电路图；
图15是表示用于日本专利申请特愿平09-157028号的时钟信号控制装置(实施例2)的构成的图；
图16是表示用于日本专利申请特愿平09-157028号的时钟信号控制装置(实施例2)的动作的定时图；
图17是表示用于日本专利申请特愿平09-157028号的时钟信号控制装置(实施例2)的四相时钟倍增电路的具体例子的电路图；
图18是表示用于日本专利申请特愿平09-157028号的时钟信号控制装置(实施例2)的四相时钟倍增电路的动作的定时图；
图19是表示用于日本专利申请特愿平09-157028号的时钟信号控制装置(实施例2)的定时差分割电路的具体例子的电路图；
图20是表示用于日本专利申请特愿平09-157028号的时钟信号控制装置(实施例2)的定时差分割电路的具体例的电路图；
图21是表示用于日本专利申请特愿平09-157028号的时钟信号控制装置(实施例2)的定时差分割电路的动作的定时图；
图22是表示用于日本专利申请特愿平09-157028号的时钟信号控制装置(实施例2)的脉宽校正电路的具体例子的电路图；
图23是表示用于日本专利申请特愿平09-157028号的时钟信号控制装置(实施例2)的复用电路的具体例子的电路图；
图24是现有例子的对时钟信号进行倍增的电路，是表示使用延迟电路列的情况的电路图；
图25是现有例子的对时钟信号进行倍增的电路，是表示使用PLL的情况的电路图；
图26是表示现有例子的定时差分割电路(内插器)的电路构成的一例的图；
图27是说明定时差分割电路(内插器)的动作原理的图；
图28是说明图26所示的现有定时差分割电路的动作的定时图；
图29是表示现有的定时差分割电路中的容量值与内分比的关系的一例的图。
下面参照附图来对本发明的实施例进行说明。
图1(a)是表示本发明的一个实施例的定时差分割电路的构成的图。定时差分割电路(所谓「内插器」)包括：逻辑电路L1，把输入时钟1(IN1)和输入时钟2(IN2)作为其输入；P沟道MOS晶体管MP1，其源极连接在电源上，栅极连接在逻辑电路L1的输出G1(第一栅极信号)上，漏极连接在节点N1上；N沟道MOS晶体管MN1、MN2，其漏极连接在共同节点N1上，栅极分别连接在逻辑电路L1的输出G1(第一栅极信号)和G2(第二栅极信号)上，源极分别连接在恒流源I01、I02，节点N1连接在反相器INV1的输入端上。恒流源I01、I02的电流值相等而为I。
在节点N1上包括源极共接同时漏极共接并与节点N1相连接的多个P沟道MOS晶体管MP11、MP12、MP13、MP14、MP15，在P沟道MOS晶体管MP11、MP12、MP13、MP14、MP15的栅极上连接图4的来自周期检测电路6的控制信号7。进行这样的控制：当时钟周期较大时，使附加在内部节点N1上的电容值变大，当时钟周期较小时，使附加在内部节点N1上的电容值变小。
第一栅极信号G1是：在输入时钟1、输入时钟2的两相输入中滞后相的开始边沿(前沿)处决定其开始边沿的定时，在滞后相的结束边沿(后沿)，决其定结束边沿的定时。
由构成MOS电容器的P沟道MOS晶体管MP11、MP12、MP13、MP14、MP15的栅极长度(L)或者栅极宽度(W)所规定的面积由1∶2∶4∶8∶16组成。由此，电容值为1∶2∶4∶8∶16。P沟道MOS晶体管MP11、MP12、MP13、MP14、MP15通过控制信号106的电压来可变地设定电容值。
图1(b)表示用于说明图1(a)所示的本发明的一个实施例的定时差分割电路的动作的定时波形，表示一个期间(4T)中的输入IN1，IN2的输入时钟1，2、由逻辑电路L1所生成输出的第一和第二栅极信号G1、G2和内部节点N1的波形。输入时钟1、2是在用未图示的1/4分频电路对周期4T的时钟进行四分频的信号(相位相差T)中，相位差(定时差)为T的两相时钟。
第一栅极信号G1的上升沿由相位超前的输入时钟1的上升沿的定时所决定，下降沿由滞后相的输入时钟2的下降沿的定时所决定。
第二栅极信号G2的上升沿由相位滞后的输入时钟2的上升沿的定时所决定，下降沿由滞后相的输入时钟2的下降沿的定时所决定。
在图1(b)中，作为内部节点N1的电压波形，表示了两种波形N1e、N1f。输出信号OUT的定时表示把输入时钟1、2的相位差T分割成1/2的值，因此，在与内部节点N1相连接的电容的值上存在限制。
N1e表示与内部节点N1相连接的电容的值为最小值Cmin时的波形，N1f表示与内部节点N1相连接的电容的值为最大值Cmax时的波形。
首先，对与内部节点N1相连接的电容的值为最小时的节点N1e的电压波形N1进行说明。
通过第一栅极信号G1的上升沿，在第二栅极信号G2的上升沿之前的相位差T期间，仅使把第一栅极信号G1输入栅极的N沟道MOS晶体管MN1成为导通状态。
内部节点N1的电荷被抽取到N沟道MOS晶体管MN1中，由此，当内部节点N1的电位到达反相器INV1的阈值Vt时，来自反相器INV1的输出上升。
当把到达反相器INV1的阈值Vt之前需要抽取的某个内部节点N1的电荷作为CV，使N沟道MOS晶体管MN1的电荷抽取的电流值分别为I时，从第一栅极信号G1的上升沿起以I的电流抽取CV的电荷量(节点N1的电压下降)。
通过第一栅极信号G1的上升沿，在第二栅极信号G2的上升沿之前的相位差T期间，当抽取了电荷CV时，在定时差分割电路(反相器INV1)的输出中就没有相位差T的1/2成分。即，在输入时钟2的上升之前，从定时差分割电路(反相器INV1)输出输出信号(输出上升)。
因此，满足CV/I＞T的最小的电容值C变为满足相位差T的1/2成分的最小值Cmin。
Cmin＝T·I/V
接着，对与内部节点N1相连接的电容的值为最大Cmax时的节点N1的电压波形N1f进行说明。
通过第一栅极信号G1的上升沿，在第二栅极信号G2的上升沿之前的相位差T期间，仅使把第一栅极信号G1输入栅极的N沟道MOS晶体管MN1成为导通状态。由N沟道MOS晶体管MN1抽取节点N1的电荷。接着，通过第二栅极信号G2的上升沿，节点N1的电荷通过N沟道MOS晶体管MN1、MN2被轴取(节点N1的电压下降)。当节点N1的电位到达反相器INV1的阈值Vt时，来自反相器INV1的输出上升。
当把到达反相器INV1的阈值Vt之前需要抽取的某个节点N1的电荷作为CV，使N沟道MOS晶体管MN1、MN2的电荷抽取的电流值分别为I时，从第一栅极信号G1的上升以N沟道MOS晶体管MN1的电流值抽取CV的电荷量，在第二栅极信号G2的上升沿之前的相位差T期间，以N沟道MOS晶体管MN1的电流值I进行抽取，然后，以2I的电流进行抽取。
以2I电流进行抽取期间是第一栅极信号G1与第二栅极信号G2的重叠期间Tovp。当在该重叠期间Tovp间没有抽取CV时，在定时差分割电路的输出中，相位差T的1/2成分变为没有。因此，满足(CV-T·I)/2I＜Tovp的最大的电容值C变为满足相位差T的1/2成分的最大值Cmax。
Cmax＝(2Tovp·+T)I/V
在本发明的实施例中，由逻辑电路L1来调整第一栅极信号G1与第二栅极信号G2的重叠期间Tovp的大小，由此，能够调整最大值Cmax的大小。
而且，通过把P沟道MOS晶体管MP11～MP15的源极和漏极共同连接在节点N1上，不需要图26等所示的MOS晶体管开关(MN11～MN14)，就能构成可变电容，由此能够缩小芯片面积。
图2、图3是表示本发明的一个实施例的构成的图。如图2(a)、图3(a)所示的那样，在同相输入的电路、不同相输入的电路中，使用NAND元件作为控制输入时钟的重叠部分的电路。可以用于四相时钟的输入。而且，在图2、图3中，作为输入信号，输入具有定时差的信号IN1、IN2。而且，恒流源I01、I02的电流值相等而为I。
在图2(a)中，作为逻辑电路L1，其包括作为从输入IN1、IN2生成第一栅极信号IN1A的电路的NAND电路NAND1、作为生成第二栅极信号IN2A的电路的NAND电路NAND2。在第二栅极信号IN2A上连接MOS电容器元件MP2，使第一栅极信号IN1A和负荷被平衡。
参照图2(b)，第一、第二栅极信号IN1、IN2从信号IN1的上升沿到信号IN2的上升沿为高电平(重叠期间Tovp＝3tCK)，N沟道MOS晶体管MN1、MN2导通，以电流2I抽取电荷。在该期间内，由于反相器INV1的输出信号存在上升沿，则当把在反相器INV1的阈值电压之前应当抽取的电荷作为CV时，成为：
CV/2I＜3tCK
Cmax＝tCK·6I/V
参照图3(a)，作为逻辑电路L1，包括作为从作为不同相输入的第一、第二输入IN1、IN2生成第一栅极信号IN1B的电路的NAND电路NAND11、作为生成第二栅极信号IN2B的电路的NAND电路NAND12。NAND12输入IN2和高电平固定值。在第二栅极信号IN2B上连接MOS电容器元件MP2，使第一栅极信号IN1B和负荷被平衡。NAND电路NAND13输入输入IN1和接地电位，来平衡输入1和输入2的负荷。
通过第一栅极信号IN1B，N沟道MOS晶体管MN1导通，当在tCK＝T内以电流I抽取了内部节点N1的电荷CV(C是内部节点的负荷电容，V是反相器的阈值Vt)时，在定时差分割电路的输出中，不存在定时差T的分割成分为1/2的成分。
因此，成为：
CV/I＜tCK
Cmin＝tCK·I/V
当不同相输入时，在第一栅极信号IN1B和第二栅极信号IN2B的重叠期间Tovp间，N沟道MOS晶体管MN1、MN2导通，以2I从内部节点N1抽取电荷CV，在此情况下，在定时差分割电路的输出中，存在定时差T的分割成分为1/2的成分。
(CV-tCK·I)/2I＜2tCK
Cmax＞(tCK·5I)/Vt
这样的定时差分割电路，能够得到定时差的内分比1/2的定时的电容值从最小到最大为1∶5，与现有的1∶3相比，大幅度扩大了，由此，扩大了工作频率的范围。
在上述实施例中，在内部节点的放电路径中使用并列配置的N沟道MOS晶体管MN1、MN2的内插器，但是，也可以使用P沟道MOS晶体管，但极性相反。在此情况下，内部节点N1通过从以输入信号IN1、IN2为输入的逻辑电路L1所输出的第一、第二栅极信号进行充电，取代放电。
上述定时差分割电路可以用于图4至图7、图15至图17所示的时钟控制电路中的定时差分割电路。而且，在上述实施例中，虽然使用了四相时钟，但是，不言而喻，除此之外，也可以用于例如8相、16相的信号。
而且，作为生成栅极信号的逻辑电路L1，可以通过由NAND电路等所进行的组合来构成各种电路，但是，也可以单纯地用制成一个发射信号的电路来增加重叠期间。
虽然已经对本发明的优选实施例进行了表述和说明，但是，应当知道，本领域的技术人员可以在不背离本发明的精神的条件下进行变化和变型，本发明的范围由权利要求书限定。
如以上说明那样，根据本发明，在输出具有以预定内分比分割输入信号的定时差的延迟时间的输出信号的定时差分割电路(内插器)中，包括对内部节点的上升和下降的开关的通断时间进行控制的电路，由此，能够扩大附加在内部节点上的电容值的范围，能够用简单的逻辑电路扩大动作范围，而具有这样的显著效果。
而且，根据本发明，去掉了控制电容向内部节点的连接的开关，由MOS电容器来构成电容，由此，能够抑制降低芯片面积的增大。

Claims (21)

1.一种定时差分割电路，包括：
两个恒流源(I01、I02)，并联连接在内部节点(N1)和第一电源(GND)之间，
两个开关(MN1、MN2)，分别串联连接至恒流源(I02、I01)，以接通或切断内部节点(N1)和第一电源(GND)之间的相应电流，
每一个开关(MN1、MN2)都具有一控制端子，基于第一和第二输入信号(IN1、IN2)的信号被提供给该控制端子，
连接至所述内部节点(N1)的电容，以对应于流经开关(MN1、MN2)的电流之和的电流对所述电容充电或放电，如果第一开关(MN1)处于接通状态，则所述电容由所述第一恒流源(I02)充电或放电，并且如果第二开关(MN2)处于接通状态，则所述电容由所述第二恒流源(I01)充电或放电，
电容可在最小值Cmin和最大值Cmax之间调节，
缓冲电路(INV1)，其输入端连接至所述内部节点(N1)，并且基于所述内部节点(N1)的电位和阈值电压的相对大小确定其输出值；
该定时差分割电路的特征在于还包括：
逻辑电路(L1)，其输入由输入信号(IN1、IN2)形成，并且其输出是两个控制信号(G1、G2；IN1A、IN2A；IN1B、IN2B)，这两个控制信号被分别提供给开关(MN1、MN2)的控制端子并根据输入信号这样生成，即使得重叠期间(Tovp)的长度与输入信号(IN1、IN2)被直接提供给开关(MN1、MN2)的控制端子的电路相比得到增长，在重叠期间(Tovp)中第一控制信号(G1；IN1A；IN1B)的工作时间与第二控制信号(G2；IN2A；IN2B)的工作时间重叠。
2.根据权利要求1所述的定时差分割电路，其中所述逻辑电路(L1)把所述重叠期间(Tovp)从比所述第一输入信号(IN1)滞后转换的所述第二输入信号(IN2)的前沿向前延伸，或者使得所述重叠期间(Tovp)开始于所述第二输入信(IN2)的前沿并从所述第一输入信号(IN1)的后沿向后延伸，使得所述重叠期间具有可选的值。
3.根据权利要求1所述的定时差分割电路，其中所述逻辑电路(L1)设置所述重叠期间(Tovp)，使其始于相对于所述第一输入信号(IN1)滞后转换的所述第二输入信号(IN2)的前沿并且到所述第二输入信号(IN2)的后沿为止。
4.根据权利要求1至3任一项所述的定时差分割电路，其中所述电容由多个MOS电容器(MP11～MP15)所构成，通过控制信号(7)分别控制所述多个MOS电容器(MP11～MP15)与所述内部节点(N1)的连接。
5.根据权利要求4所述的定时差分割电路，其中所述MOS电容器(MP11～MP15)为第一导电型，其源极和漏极连接至所述内部节点(N1)并且其栅极由所述控制信号(7)控制。
6.根据权利要求1所述的定时差分割电路，还包括
开关(MP1)，用于基于所述两个输入信号(IN1、IN2)接通或切断第二电源(Vcc)和所述内部节点(N1)之间的路径。
7.根据权利要求1所述的定时差分割电路，还包括
第一导电型的MOS晶体管(MP2)，其具有连接至所述第二电源(Vcc)的源极和漏极以及连接至所述第二栅极信号输出(IN2A)的栅极。
8.根据权利要求1所述的定时差分割电路，其中所述逻辑电路(L1)输出这样的信号作为所述第一栅极信号(G1)：其开始边沿的定时根据第一、第二输入信号(IN1、IN2)中具有超前相位的信号的开始边沿来决定，其结束边沿的定时根据具有滞后相位的输入信号的结束边沿来决定；
所述逻辑电路(L1)输出这样的信号作为所述第二栅极信号(G2)：其开始边沿的定时根据第一、第二输入信号(IN1、IN2)中具有滞后相位的信号的开始边沿来决定，其结束边沿的定时根据具有滞后相位的输入信号的结束边沿来决定。
9.根据权利要求1所述的定时差分割电路，其中所述逻辑电路(L1)包括：第一栅极电路(NAND11)，当所述第一和第二输入信号(IN1、IN2)分别取第一和第二值，或者都取第二值使得所述第一和第二信号(IN1、IN2)都取第一值之外的值时，其输出第一值作为所述第一栅极信号(IN1B)；和
第二栅极电路(NAND12)，当滞后相位的信号取第二值时，其输出第一值作为所述第二栅极信号(IN2B)。
10.根据权利要求1所述的定时差分割电路，其中所述逻辑电路(L1)输出一同相信号作为所述第一和第二栅极信号(G1、G2)，其开始边沿的定时根据第一和第二输入信号(IN1、IN2)中具有超前相位的信号的开始边沿来决定，其结束边沿的定时根据具有滞后相位的输入信号的结束边沿来决定。
11.根据权利要求4所述的定时差分割电路，其中所述MOS电容器(MP11～MP15)的电容值互不相同。
12.根据权利要求5所述的定时差分割电路，其中所述MOS晶体管(MP11～MP15)各自具有不同的栅极长度或者栅极宽度。
13.根据权利要求5所述的定时差分割电路，其中所述第一和第二输入信号(IN1、IN2)由对输入时钟信号进行分频所生成的具有互不相同相位的时钟所构成，
提供给源极和漏极都连接至所述内部节点(N1)的第一导电型的多个MOS晶体管(MP11～MP15)的栅极的控制信号(7)由检测所述时钟的周期的电路(6)所提供。
14.一种时钟控制电路，用于根据输入时钟的分频而生成并输出多相时钟；
所述时钟控制电路包括：
分频器(2)，其通过对输入时钟(1)进行分频而生成并输出多相时钟(3)；
周期检测电路(6)，其用于检测所述输入时钟(1)的周期；和
多相时钟倍增电路(5)，其把从所述分频器(2)所输出的多相时钟(3)作为输入，生成从所述时钟倍增的多相时钟(3)；
其中所述多相时钟倍增电路(5)包括：
多个由权利要求1至12任一项所定义的定时差分割电路(4a)，其输出对应于两个输入的定时差的分割的信号，和
多个复用电路(4b)，其复用并输出两个所述定时差分割电路(4a)的输出。
15.根据权利要求14所述的时钟控制电路，还包括两相时钟倍增电路(102n)，其中所述两相时钟倍增电路(102n)包括：
四个定时差分割电路(108～111)，其被输入两相的时钟(D(n-1)1、D(n-1)2)并输出对应于两个输入的定时差的分割的信号，和
两个复用电路(112、113)，其中一个被输入第一和第三定时差分割电路(108、110)的输出(P1、P3)，另一个被输入第二和第四定时差分割电路(109、111)的输出(P2、P4)。
16.根据权利要求14所述的时钟控制电路，其中
所述多相时钟倍增电路(5)包括：
(a)2n个定时差分割电路(4a)，每一个都被输入n相时钟(第一至第n时钟)并输出对应于两个输入的定时差的分割的信号；
第2I-1个定时差分割电路(4a)，其中1≤I≤n，被输入同一第I个时钟作为所述两个输入；
第2I个定时差分割电路(4a)，其中1≤I≤n，被输入第I个时钟和第(I+1 mod n)个时钟，其中，mod表示求余运算，I+1 mod n是用m除I+1的余数；
(b)2n个脉宽校正电路，其被输入把第J个定时差分割电路(4a)的输出，其中1≤J≤2n，和第(J+2 mod n)个定时差分割电路的输出，其中，J+2 mod n是用n除J+2的余数；和
(c)n个复用电路(4b)，每一个都被输入第K个脉宽校正电路的输出，其中1≤K≤n，和第(K+n)脉宽校正电路的输出。
17.一种信号控制方法，在该方法中：
分别串联连接至两个恒流源(I01、I02)的两个开关(MN1、MN2)接通或切断内部节点(N1)和第一电源(GND)之间的相应电流，两个恒流源(I01、I02)并联连接在内部节点(N1)和第一电源(GND)之间，
向每一个都具有一控制端子的两个开关(MN1、MN2)提供基于第一和第二输入信号(IN1、IN2)的信号，
以对应于流经开关(MN1、MN2)的电流之和的电流对连接至所述内部节点(N1)的电容充电或放电，如果第一开关(MN1)处于接通状态，则由所述第一恒流源(I02)充电或放电所述电容，并且如果第二开关(MN2)处于接通状态，则由所述第二恒流源(I01)充电或放电所述电容，所述电容可在最小值Cmin和最大值Cmax之间调节，
缓冲电路(INV1)根据向其输入的所述内部节点(N1)的电位和阈值电压的相对大小确定一输出值；
其特征在于
其输入由输入信号(IN1、IN2)形成的逻辑电路(L1)从这两个输入信号生成并输出两个控制信号(G1、G2；IN1A、IN2A；IN1B、IN2B)，使得重叠期间(Tovp)的长度与输入信号(IN1、IN2)被直接提供给开关(MN1、MN2)的控制端子的电路相比得到增长，其中在重叠期间(Tovp)中第一开关(MN1)的接通时间与第二开关(MN2)的接通时间重叠，以及
控制信号(G1、G2；IN1A、IN2A；IN1B、IN2B)被分别提供给所述开关(MN1、MN2)的控制端子。
18.根据权利要求17所述的信号控制方法，其中跨接在内部节点(N1)和第一电源(Vcc)两端的第一开关(MP1)被基于两个输入信号(IN1、IN2)而导通，以对所述内部节点(N1)的电容进行放电或充电。
19.根据权利要求17所述的信号控制方法，其中
将所述重叠期间(Tovp)从比所述第一输入信号(IN1)滞后变迁的所述第二输入信号(IN2)的前沿向前延伸，或者令所述重叠期间(Tovp)开始于所述第二输入信号(IN2)的前沿并从所述第一输入信号(IN1)的后沿向后延伸，使得所述重叠期间具有可选的值。
20.根据权利要求17所述的信号控制方法，其中
令所述重叠期间(Tovp)开始于从所述第一输入信号(IN1)滞后变迁的所述第二输入信号(IN2)的前沿并且到所述第二输入信号(IN2)的后沿为止。
21.根据权利要求17所述的信号控制方法，其中
输入不同相的第一和第二的输入信号(IN1、IN2)，并输出分割所述两个输入信号(IN1、IN2)之间的定时差而得到的时间所决定的延迟时间的输出信号，
其中从所述第一和第二输入信号(IN1、IN2)来生成第一栅极信号(G1)和第二栅极信号(G2)，
第一栅极信号(G1)的开始边沿的定时是根据第一和第二输入信号(IN1、IN2)中具有先行相位的信号的开始边沿而决定的，且第一栅极信号(G1)的结束边沿的定时是根据具有滞后相位的输入信号的结束边沿决定的；并且
第二栅极信号(G2)的开始边沿的定时是根据第一和第二输入信号(IN1、IN2)中具有滞后相位的信号的开始边沿来决定的，且第二栅极信号(G2)的结束边沿的定时是根据具有滞后相位的输入信号的结束边沿决定的，
所述内部节点(N1)的所述电容首先由跨接在内部节点(N1)和电源(GND)两端的第一和第二开关元件(MN1、MN2)之一充电或放电，所述的这个开关元件是基于所述第一栅极信号(G1)而导通的；
接着，通过基于所述第一栅极信号(G1)导通的所述开关元件(MN1)以及基于所述第二栅极信号(G2)导通的所述开关元件(MN2)，所述内部节点(N1)的所述电容也被充电或放电；
其中从缓冲电路(INV1)输出包含分割第一和第二输入信号(IN1、IN2)的定时差得到的时间的输出信号，所述内部节点(N1)连接至该缓冲电路(INV1)的输入端并且当所述内部节点(N1)电压超过或者低于阈值电压时该缓冲电路(INV1)的输出逻辑值改变。
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