CN1191371A

CN1191371A - 同步型半导体存储装置

Info

Publication number: CN1191371A
Application number: CN97118417A
Authority: CN
Inventors: 泽田诚二
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-02-18
Filing date: 1997-09-04
Publication date: 1998-08-26
Anticipated expiration: 2017-09-04
Also published as: DE19738963C2; US5808961A; TW367501B; DE19738963A1; CN1135566C; JPH10228772A; KR100254071B1; KR19980069829A

Abstract

根据动作状况产生具有最佳脉冲宽度的内部时钟信号,并能进行正确的数据传送。内部时钟发生电路包含与外部时钟信号同步产生内部时钟信号(intCLK)的部分及根据动作状况设定该内部时钟信号的脉冲宽度的脉冲宽度设定电路(20p、20q、20r、20s、20f、20g)。通过根据动作状况调整所生成的内部时钟信号的脉冲宽度,可以很容易地生成具有最佳脉冲宽度的内部时钟信号。

Description

同步型半导体存储装置

本发明涉及与从外部供给的具有规定脉冲宽度的时钟信号同步进行数据输入输出的同步型半导体存储装置，尤其是涉及与外部时钟信号同步产生内部时钟信号的内部时钟产生电路的结构。

近年来，微处理机的工作速度已高达100MHz、200MHz。另一方面，作为主存使用的动态型半导体存储装置(DRAM)，其存储容量一直在增大，而工作速度也越来越快。但是，这类动态型半导体存储装置的工作速度还跟不上微处理机的速度。当访问动态型半导体存储装置时，微处理机在采集必要的数据之前处于等待状态，因此，动态型半导体存储装置的工作速度决定着***性能，并成为改善***整体性能的一个障碍。

为减小该动态型半导体存储装置与微处理机的速度差距以改善***性能，例如采用着与作为***时钟的时钟信号同步进行数据输入输出的同步型半导体存储装置。该同步型半导体存储装置与外部时钟信号同步取入外部信号，进行内部操作，并与时钟信号同步进行数据的输入输出。由于根据时钟信号进行数据的输入输出，所以能以高速进行数据的传送。此外，由于与时钟信号同步进行外部信号的取入，所以不需要考虑对该外部信号的时滞应有的容限，能以时钟脉冲信号的边缘为基准决定内部动作开始的定时，因而能进行高速的访问。

图13是简略地表示现有的同步型半导体存储装置总体结构的图。在图13中，同步型半导体存储装置包括：具有按行列状排列的多个存储单元的存储单元阵列1、与内部时钟信号同步取入从外部供给的地址信号AD并生成内部地址信号的地址缓冲器2、根据激活时从该地址缓冲器2供给的内部行地址信号将存储单元阵列1内的地址指定行驱动进入选择状态的行选择电路4、根据激活时从地址缓冲器2供给的内部行地址信号选择存储单元阵列1的对应列的列选择电路6、对由列选择电路6选择出的存储单元列及内部数据进行写入/读出的写入/读出电路8、以及在写入/读出电路8与装置外部之间进行数据的输入输出的输入输出电路10。存储单元阵列1包含单晶体管/单电容器式动态型存储单元。字线与存储单元的各行对应排列，位线对与存储单元的各列对应配置。

行选择电路4包含对从地址缓冲器62供给的内部行地址信号进行译码的行译码电路，及根据该行译码电路的输出信号将与地址指定行对应配置的字线驱动进入选择状态的字线驱动电路。列选择电路6包含对从地址缓冲器2供给的内部列地址信号进行译码并生成列选择信号的列译码电路及根据来自该列译码电路的列选择信号将存储单元阵列1的选择列与内部数据总线连接的IO门。

同步型半导体存储装置还包括：时钟输入缓冲器12，用于对从外部供给的时钟信号extCLK进行缓冲处理并生成内部时钟信号intCLK；输入缓冲器14，与来自该时钟输入缓冲器12的内部时钟信号intCLK的上升同步动作，用于从外部取入控制信号/RAS、/CAS及/WE并生成内部控制信号；指令译码器16，与该内部时钟信号intCLK同步动作，用于判定从输入缓冲器14供给的内部控制信号的状态，并根据该判定结果生成动作方式指定信号；行相关控制电路18，根据来自指令译码器16的动作方式指示信号对与行选择有关的电路部分的动作进行控制；及列相关控制电路20，根据来自指令译码器16的动作方式指示信号对与列选择及数据输入输出有关的电路部分的动作进行控制。

信号/RAS是行地址选通信号，信号/CAS是列地址选通信号，信号/WE是允许写入信号。在同步型半导体存储装置中，与标准的DRAM(动态随机存取存储器)不同，由这些外部控制信号/RAS、/CAS及/WE在内部时钟信号intCLK上升时的状态的组合指定动作方式。行相关控制电路18在施加如后文所述的激活指令后动作，并对行选择电路4、图中未示出的读出放大器及位线预充电/均衡电路的动作进行控制。列相关控制电路20当施加了指示数据的写入/读出的写入指令/读出指令时被激活，并与内部时钟信号intCLK同步动作，对列选择电路6、写入/读出电路8及输入输出电路10的动作进行控制。

时钟输入缓冲器12用于生成与外部时钟信号extCLK同步的内部时钟信号intCLK。以下，参照图14示出的动作时序图说明图13所示的该同步型半导体存储装置的动作。

在时钟周期1中，当外部时钟信号extCLK上升时，行地址选通信号/RAS被设定为L电平，而列地址选通信号/CAS及允许写入信号/WE被设定为H电平。该外部控制信号的这种状态组合被称作激活指令，用于指示将同步型半导体存储装置的内部状态驱动进入激活状态。即，当施加该激活指令时，同步型半导体存储装置进入激活周期，在内部开始对存储单元行的选择动作。当施加该激活指令时，根据来自指令译码器16的行选择动作指示信号使行相关控制电路18激活，并由行选择电路4将存储单元阵列1的对应行(字线)驱动进入选择状态。与该所选字线连接的存储单元的数据由图中未示出的读出放大器检测、放大和锁存。行相关控制电路18接到指示后与内部时钟信号intCLK同步动作，以将行相关电路激活，但也可按预定的时序非同步地进行激活。

在时钟周期3中外部时钟信号extCLK上升时，行地址选通信号/RAS及允许写入信号/WE都被设定为H电平，而列地址选通信号/CAS被设定为L电平。该外部控制信号/RAS、/CAS及/WE的这种状态组合被称作读出指令，用于指定数据的读出方式。当施加该读出指令时，根据来自指令译码器16的读出动作指示信号将列相关控制电路20激活，使列选择电路6、写入/读出电路8及输入输出电路10按规定的时序与内部时钟信号intCLK同步动作。即，列选择电路6根据来自地址缓冲器2的内部列地址信号选择存储单元阵列1的地址指定列的存储单元数据，并供给到写入/读出电路8。写入/读出电路8将由该列选择电路6供给的内部读出数据供给输入输出电路10。输入输出电路10对所供给的该内部读出数据进行缓冲处理后，作为外部数据Q与时钟信号同步地输出。

从施加读出指令到输出有效数据所需的时钟周期数，称作CAS等待时间。在图14中，作为一例示出了当CAS等待时间为2时的数据读出情况。因此，在时钟周期5中外部时钟信号extCLK上升时，读出数据Q1成为确定状态，并由外部的处理机对该读出数据Q1进行采样。

在同步型半导体存储装置中，将与该读出指令同时供给的地址信号(列地址信号)作为起始地址，在内部依次产生被称作信息串地址的地址信号，并与时钟信号同步进行列选择动作。该信息串地址的产生次数由称作信息串长度的数据决定。因此，在时钟周期6、7和8中分别读出随后的数据Q2、Q3和Q4。因而在图14中信息串长度为4。即，信息串长度表示当施加一个读出或写入指令时连续读出或写入的数据数。

在时钟周期8中，当外部时钟信号extCLK上升时，行地址选通信号/RAS及允许写入信号/WE都被设定为L电平，而列地址选通信号/CAS被设定为H电平。这种状态组合被称作预充电指令，用于指定将该同步型半导体存储装置的内部状态置于预充电状态。根据该预充电指令，行相关控制电路18根据来自指令译码器16的预充电指示信号将存储单元阵列1的选择行转换为非选择状态，并将读出放大器也驱动进入非激活状态，然后由位线均衡/预充电电路将存储单元阵列1的各列恢复到中间电位电平的预充电电位。

行相关控制电路18与列相关控制电路20彼此独立动作。列相关控制电路20，从施加读出指令起，在经过CAS等待时间及信息串长度时间后，使列选择电路6、写入/读出电路8及输入输出电路10全部恢复到预充电状态。在图14中，在读出信息串长度数据的最后数据Q4的时钟周期8内施加预充电指令，因此，在施加该预充电指令后，在时钟周期8内，同步型半导体存储装置的内部电路恢复到预充电状态。

图15是更为详细地表示图13所示的列选择电路6、写入/读出电路8及输入输出电路10的结构的图。在图15中，存储单元阵列1被分割为多个存储块(或存储体)MB0～MBm。在该各个存储块(或存储体)MB0～MBm中，与位线对BLP0～BLPn分别对应地配置有读出放大器(SA)1a0～1an。读出放大器(SA)1a0～1an当激活时对对应的位线对BLP0～BLPn上的存储单元数据进行检测、放大和锁存。各个位线对BLP0～BLPn含有位线BL及/BL。将存储单元数据读出到位线BL及/BL中的一个上，而另一个则向存储单元数据供给基准电位。

列选择电路6包含：列/块译码器6a，在列相关控制电路20的控制下激活，用于对通过图中未示出的路径供给的列地址信号及块地址信号进行译码，并产生在所指定的块中选择地址指定列的列选择信号；及IO门电路6b0～6bn，与存储单元块MB0～MBm分别对应设置，用于根据从列/块译码器6a产生的列选择信号选择与相应的存储块的地址指定列对应的位线对。该各个IO门电路6b0～6bn包含IO门IG0～IGn，以其门接受从列/块译码器6a来的列选择信号CSL0～CSLn。列/块译码器6a将变为激活状态的列选择信号只传送给IO门电路6b0～6bn中与由块地址信号按地址指定的块对应的IO门电路。在一个存储块中，根据信息串地址依次对列进行选择，并读出信息串长度的数据。信息串地址是将施加读出指令或写入指令时的列地址作为起始地址并在每个时钟周期内在内部依次更新后产生的地址。

写入/读出电路8包含：前置放大器(PA)8a0～8am，与存储块MB0～MBm分另别对应设置，根据来自列/块译码器6a的块指定信号及来自列相关控制电路20的前置放大允许信号激活；及三态反相缓冲器8b0～8bm，与前置放大器8a0～8am对应设置，并根据来自列相关控制电路20的块选择信号BS0～BSm传送由前置放大器(PA)8a0～8am供给的数据。该块选择信号BS0～BSm在读出数据时与内部时钟信号intCLK同步产生。前置放大器(PA)8a0～8am，在对应的前置放大允许信号PAE0～PAEm激活时被激活，将从对应存储块的IO门电路6b0～6bn读出的内部读出数据DDF0～DDFn放大后传送到输入输出电路10。三态反相缓冲器8b0～8bm，在对应的块选择信号BS0～BSm处于激活状态时被激活，并将从对应的前置放大器(PA)供给的数据反相后进行传送。当块选择信号BS(BS0～BSm)为非激活状态时，三态反相缓冲器8b0～8bm变为输出高阻抗状态。

输入输出电路10包含：传输门10a，响应由列相关控制电路20供给的输出数据传送指示信号DOT及/DOT而导通，并传送从三态反相缓冲器8b0～8bm供给的数据；反相器10b，用于将传输门10a的输出信号反相；反相器10c，用于将反相器10b的输出信号反相后传送到反相器10b的输入部；及输出缓冲器10d，在由列相关控制电路20供给的允许输出信号OEM激活时被激活，用于对由反相器10b供给的数据进行缓冲处理并输出到装置外部。输出数据传送指示信号DOT及/DOT，在读出数据时与内部时钟信号intCLK同步产生。允许输出信号OEM，在读出数据时从施加读出指令起经过(CAS等待时间-1)周期后变为激活状态，而且在信息串长度时间内保持其激活状态。下面，参照在图16和17中示出的时间图说明该图15所示电路的动作。

首先，参照图16说明CAS等待时间为3时的数据读出动作。在时钟周期#0中，已施加激活指令，在该同步型半导体存储装置中，将地址指定的行驱动进入选择状态，在地址指定块内包含的读出放大器被激活，并对与该选择字线连接的存储单元数据进行检测、放大和锁存。

在时钟周期#1中，施加读出指令。与该时钟周期#1的外部时钟信号extCLK上升同步，将来自列/块译码器6a的列选择信号CSL(以总称形式表示)驱动进入选择状态。因此，由与读出指令同时供给的列地址信号，将与地址指定的列对应的存储单元数据通过IO门电路6b(门电路6b0～6bn的总称表示)供给对应的前置放大器(PA)8a(前置放大器8a0～8am的总称表示)。从该IO门电路到前置放大器的数据DDF的传送，大约需要1个时钟周期。因此，由在时钟周期#1中变为激活状态的列选择信号CSL(0)读出的存储单元数据，在时钟周期#2中成为确定状态。在该时钟周期#2中，前置放大器进行放大动作，并将该放大数据锁存。

在该时钟周期#2中，来自列相关控制电路20的块选择信号BS(BS0～BSm)被激活，从对应的前置放大器传送来的数据由三态反相缓冲器8b(8b0～8bm)放大后供给输入输出电路10。为使数据DD从该激活后的三态反相缓冲器8b到达输入输出电路10所需的时间大约为一个时钟周期。因此，在该时钟周期#2中，由三态反相缓冲器8b选择出的存储单元数据在时钟周期#3成为确定状态，并供给输入输出电路10。

接着，在时钟周期#3中，由列相关控制电路20产生输出数据传送指示信号DOT。该输出数据传送指示信号DOT也在外部时钟信号extCLK(内部时钟信号intCLK)触发上升后变成时间宽度t1的H电平激活状态。因此，在输入输出电路10中，传输门10a导通，将由三态反相缓冲器8b传送的数据DD供给输出缓冲器10d。输出缓冲器10d，根据(由列相关控制电路20供给的)允许输出信号OEM从该时钟周期#3起变成激活状态，对由该传输门10a取入的数据进行缓冲处理并作为外部数据Q输出。根据在该时钟周期#3中产生的输出数据传送指示信号DOT，在时钟周期#4的外部时钟信号extCLK上升时刻，输出数据Q成为确定状态，并由外部的处理机或控制器进行采样。

在这之后，从时钟周期#3到时钟周期#5，在外部时钟信号extCLK触发上升后产生块选择信号BS，根据选择存储单元数据DDF生成数据DD并传送到输入输出电路10。在以后的时钟周期#5、#6及#7中，根据该传送到的数据DD，使各读出数据Q成为确定状态。这里，将信息串长度设定为4。

在该CAS等待时间为3时的动作中，从以下的说明起，外部时钟信号extCLK的1个周期最小为10ns。如假定该同步型半导体存储装置的列访问时间(从施加读出指令到输出有效数据的时间)为tCAS，则最小时钟周期按tCAS/CAS等待时间供给。例如，现假定tCAS＝30ns，则CAS等待时间为3时的最小时钟周期为30ns/3＝10ns。在同步型半导体存储装置中，该列访问时间根据自读出放大器起的数据传送路径的特性预先设定其最小值。因此，在该最小时钟周期10ns的情况下，为了进行正确的数据读出，在输出数据传送指示信号DOT为H电平(时间宽度t1)的时间内，必须使内部读出数据DD成为确定状态。因此，如果将由读出放大器锁存的数据传送到该输入输出电路10所需要的时间在2·时钟周期+t1＝20ns+t1以内，则可以根据该输出数据传送指示信号DOT将有效数据DD取入到输入输出电路10(传输门10a导通)中，从而进行正确的数据读出。这里，将输出数据传送指示信号DOT的上升与外部时钟信号extCLK的上升的时间差忽略。

以下，参照图17说明CAS等待时间为2时的动作。

在时钟周期#0中，已施加访问指令，该同步型半导体存储装置内部处在激活状态，地址指定的字线被驱动进入选择状态，该选择字线所连接的存储单元数据由读出放大器(SA)锁存。

在时钟周期#1中，施加读出指令。按照该读出指令，在时钟周期#1中，在列相关控制电路20的控制下，列/块译码器6a被激活，从该列/块译码器6a输出的列选择信号CSL被驱动进入选择状态。当CAS等待时间为2时，该时钟周期比较长，例如，如后文所述的15ns。因此由该列选择信号CSL选择的存储单元数据在同一时钟周期#1中作为有效数据DDF传送到对应的前置放大器(PA)。

当CAS等待时间为2时，在该时钟周期#1中，块选择信号BS(BS0～BSm中的任何一个)被驱动进入选择状态。这时，前置放大器(PA)当然也根据前置放大允许信号PAE及来自列/块译码器6a的块指示信号而被驱动进入选择状态，并对该存储单元数据DDF进行放大。如该块选择信号BS变为激活状态(H电平)，则将对应的三态反相缓冲器8b激活，并将从所选择的前置放大器来的数据放大后传送到输入输出电路10。由于数据DD从该已被激活的三态反相缓冲器8b到达输入输出电路10所需的时间与CAS等待时问为3时相同，所以供给输入输出电路10的数据DD在时钟周期#2中确定。

在时钟周期#2中，输出数据传送指示信号DOT变为激活状态，在输入输出电路10中，传输门10a导通，取入该数据DD，并通过输出缓冲器10d输出。因此，在时钟周期#3的外部时钟信号extCLK上升边缘，数据DQ(Q)成为确定状态。

在从时钟周期#2到时钟周期#4的各周期中，列选择信号CSL根据信息串地址被驱动进入选择状态，接着，该选择存储单元的数据DDF在由前置放大器放大后，作为数据DD根据块选择信号BS(BS0～BSm)通过三态反相缓冲器8b传送到输入输出电路10。因此，在各时钟周期#2～#4中，所选出的存储单元数据DDF在时钟周期#3到#5中成为对输入输出电路10的有效数据DD。

在从时钟周期#2到时钟周期#5各周期中，输出数据传送指示信号DOT变成规定时间宽度t1的激活状态。因此，根据该有效数据DD将输出数据Q输出。

该同步型半导体存储装置的列访问时间tCAS，与上述CAS等待时间为3时相同，也假定为30ns。从施加读出指令到输出有效数据，需要2个时钟周期。因此，根据tCAS/CAS等待时间，该CAS等待时间为2时的最小时钟周期为30ns/2＝15ns。因而，如果内部数据DDF和DD从读出放大器传送到输入输出电路10所需要的时间在1时钟周期+t1＝15ns+t1以内，则在输入输出电路10中所包含的传输门10a可以取入正常数据，并能正常地进行数据的读出。

图18(A)是表示产生该输出数据传送指示信号DOT部分的结构的图。在该图18(A)中示出的输出数据传送指示信号发生部，包含图15所示的列相关控制电路20。在图18(A)中，输出数据传送指示信号发生部包含：用于将内部时钟信号intCLK延迟规定时间并反相的按奇数级(5级)串联连接的反相器20a、20b、20c、20d及20e；接受反相器20e的输出信号、内部时钟信号intCLK和时钟启动信号ENA的NAND电路20f；及用于将NAND电路20f的输出信号反相的反相器20g。输出数据传送指示信号DOT从反相器20g输出。

时钟启动信号ENA是决定该输出数据传送指示信号DOT的产生时间周期的信号，根据信息串长度数据及CAS等待时间数据生成。该信号在从比CAS等待时间的时钟周期早1个时钟周期的周期起由信息串长度决定的时钟周期期间，变为激活状态。

其次，参照图18(B)所示的工作波形图说明图18(A)的输出数据传送指示信号发生部的工作。在图18(B)中，示出当时钟启动信号ENA设定为H电平激活状态时的工作。

当内部时钟信号intCLK为L电平时，NAND电路20f的输出信号为H电平，从反相器20g输出的输出数据传送指示信号DOT为L电平。

如内部时钟信号intCLK上升为H电平，则因此时的反相器20e的输出信号仍为H电平，所以NAND电路20f的输出信号下降为L电平，因此反相器20g输出的输出数据传送指示信号DOT相应地上升为H电平。在经过反相器20a～20e具有的延迟时间后，反相器20e的输出信号下降为L电平，所以NAND电路20f的输出信号相应地上升为H电平。因此，从反相器20g输出的输出数据传送指示信号DOT下降为L电平。

该输出数据传送指示信号发生部的结构，是一种产生与内部时钟信号intCLK的上升同步并具有规定时间宽度的单触发脉冲信号的单触发脉冲发生电路。该输出数据传送指示信号DOT的脉冲宽度(H电平期间)由反相器20a～20e具有的延迟时间决定。通过使该输出数据传送指示信号DOT仅在规定时间与内部时钟信号intCLK(或外部时钟信号extCLK)的上升同步地变为H电平的激活状态，能可靠地设定输出数据的取入定时，并能防止在该内部时钟信号intCLK因噪声而下降的不同定时取入下一个数据，所以能可靠地进行正常数据的取入和锁存。

图19是表示供给输入输出电路10的数据DD与该输出数据传送指示信号DOT的关系的图。如在时钟周期#1中施加读出指令，则从该时钟周期#1开始从读出放大器向输入输出电路10传送数据。当CAS等待时间为3时，供给输入输出电路10的数据DD在时钟周期#3中成为确定状态。当输出数据传送指示信号DOT为H电平时，该数据DD通过在输入输出电路10中所包含的传输门10a传送，并用由反相器构成的锁存器锁存。因此，当CAS等待时间为3时，数据DD必须在经过2时钟周期+t1之前成为确定状态。如数据DD在时刻T0(经过2时钟周期+t1的时刻，其中，CAS等待时间为3时的最小时钟周期为20ns)后成为确定状态，则该确定状态的数据在该时钟周期#3中不能取入。

另一方面，当CAS等待时间为2时，在时钟周期#2中，输出数据传送指示信号DOT上升。在这种情况下，在图19中，如单点锁线所示，数据DD必须在输出数据传送指示信号DOT下降时刻T1之前成为确定状态。因此，当CAS等待时间为2时，将由读出放大器锁存的数据传送到输入输出电路的时间必须为15ns+t1。这里，CAS等待时间为2时的最小周期为15ns。

如图18(A)所示，输出数据传送指示信号DOT由单触发脉冲发生电路产生。该输出数据传送指示信号DOT的脉冲宽度t1与CAS等待时间的值无关，是恒定的。因此，在同一个同步型半导体存储装置中，在将由读出放大器锁存的数据通过相同路径传送到输入输出电路时，当CAS等待时间为2时，与CAS等待时间为3时相比，必须以更高的速度进行数据传送。即，存在着与CAS等待时间为2时将读出放大器锁存的数据传送到输入输出电路的时间对应的条件变得极为严格的问题。

另外，当CAS等待时间为2时，必须进行对该输出数据传送指示信号应以多大的容限传送有效数据的测试，但这时只能简单地通过变更外部时钟信号extCLK的工作频率来观察是否能进行正常的数据读出，而不能准确地判定对该输出数据传送指示信号的数据读出容限。

当内部动作条件随动作方式变化而不限于数据读出时，不能以最佳脉冲宽度的时钟信号使内部电路进行正确的动作。

有鉴于此，本发明的目的是提供一种无论CAS等待时间为何值都能以足够的容限进行正常数据读出的同步型半导体存储装置。

本发明的另一目的是提供一种易于判定对该输出数据传送指示信号应以多大的容限进行数据读出的同步型半导体存储装置。

本发明的另一目的是提供一种与工作环境无关能正常地进行数据读出的同步型半导体存储装置。

与本发明的第一方面有关的同步型半导体存储装置备有：内部时钟生成装置，用于从外部时钟信号生成内部时钟信号；及脉冲宽度设定装置，与该内部时钟生成装置结合，根据用于特别指定多种动作方式中的一种动作方式的动作方式特定信号，设定内部时钟信号的脉冲宽度。

与本发明第二方面有关的同步型半导体存储装置，是在本发明第一方面所说的装置中还包含锁存电路，用于响应内部时钟信号的第1边缘而取入内部数据，并响应内部时钟信号的第2边缘锁存取入的内部数据；并包含输出电路，用于在激活时将该内部数据输出到装置外部。脉冲宽度设定装置包含根据动作方式特定信号设定从该内部时钟信号的第1边缘到第2边缘的时间周期的装置。

与本发明第三方面有关的同步型半导体存储装置，是在本发明第1或第2方面的装置中，多种动作方式对应于指示在施加数据读出指示后为将有效数据输出到装置外部所需的外部时钟信号周期数的等待时间。

与本发明第四方面有关的同步型半导体存储装置，是在本发明第三方面中的脉冲宽度设定装置中包括当指定了等待时间的第1等待时间时与指定了比第1等待时间长的第2等待时间时相比使内部时钟信号的脉冲宽度加长的装置。

与本发明第五方面有关的同步型半导体存储装置，是在本发明第一方面的装置中将内部时钟信号供给当施加指示读出数据的读出指示时动作的与数据读出有关的电路部分。

与本发明第六方面有关的同步型半导体存储装置，是在本发明第一方面的装置中，动作方式特定信号是测试动作方式指定信号。

通过根据动作方式调整内部时钟信号的脉冲宽度，可以使内部电路按照具有最佳脉冲宽度的时钟信号动作。

即使CAS等待时间不同，也能对输入输出电路10中的内部数据取入时间周期进行调整，能以足够的容限进行内部数据的取入，因而能进行正确的数据读出。

另外，在测试动作方式时，如果调整内部时钟信号的脉冲宽度，则可以测定对具有规定脉冲宽度的内部时钟信号的数据取入容限，因而能正确地判定同步型半导体存储装置的实用性能。

图1是简略地表示本发明实施形态1的输出数据传送指示信号发生电路结构的图。

图2是表示图1所示电路动作的信号波形图。

图3是表示当采用图1所示输出数据传送指示信号发生电路时的数据读出动作的波形图。

图4是简略地表示图1所示动作方式指示信号发生部结构的图。

图5是表示供给图4所示方式设定指示的外部控制信号定时的图。

图6是表示图1所示动作方式指示信号发生部的另一构成例的图。

图7是表示本发明实施形态2的同步型半导体存储装置动作的流程图。

图8是简略地表示本发明实施形态3的内部控制信号发生部结构的图。

图9是表示图8所示电路动作的时间图。

图10是简略地表示本发明实施形态3的内部时钟发生电路结构的图。

图11是表图10所示内部时钟信号发生电路动作的时间图。

图12是简略地表示采用本发明实施形态3的内部时钟发生电路的输出数据传送指示信号发生电路结构的图。

图13是简略地表示现有的同步型半导体存储装置总体结构的图。

图14是表示图13所示同步型半导体存储装置动作的时间图。

图15是简略地表示现有的同步型半导体存储装置的数据读出部结构的图。

图16是表示图15所示数据读出部动作的时间图。

图17是表示图15所示数据读出部的动作的时间图。

图18(A)是表示现有的输出数据传送指示信号发生电路结构的图，(B)是表示其动作的波形图。

图19是用于说明现有同步型半导体存储装置存在问题的图。

[符号说明]

1存储单元阵列、2地址缓冲器、4行选择电路、6列选择电路、8写入/读出电路、10输入输出电路、12时钟输入缓冲器、14输入缓冲器、16指令译码器、18行相关控制电路、20列相关控制电路、20p、20r延迟电路、20q、20s三态反相缓冲器、20fNAND电路、20g反相器、30a、30b寄存器电路、32方式设定控制电路、35指令寄存器、36译码器、122等待时间计数器、123信息串长度计数器、124列选择控制电路、126读出控制电路、128输出控制电路、128a置位/复位触发器、128b输出数据传送指示信号发生电路、18a置位/复位触发器、220a等待时间计数器、220b置位/复位触发器、222a、224a延迟电路、222b、224b三态反相缓冲器、226 NAND电路、228反相器、230 AND电路。

[实施形态1]

图1是表示本发明实施形态1的同步型半导体存储装置主要部分结构的图。在图1中，仅示出产生输出数据传送指示信号DOT部分的结构。其他结构与图13和图15所示相同。在图1中，输出数据传送指示信号发生部包含：延迟电路20p，用于将内部时钟信号intCLK延迟延迟时间Td1；三态反相缓冲器20q，当方式指示信号MODE1激活时变为工作状态，用于将从延迟电路20p来的信号反相后输出；延迟电路20r，用于将内部时钟信号intCLK延迟延迟时间Td2；三态反相缓冲器20s，当方式指示信号MODE2激活时变为工作状态，用于将从延迟电路20r来的信号反相后输出；3输入NAND电路20f，用于接受时钟启动信号ENA、内部时钟信号intCLK及三态反相缓冲器20q和20s之一的输出信号；及反相器20g，用于将NAND电路20f的输出信号反相并输出输出数据传送指示信号DOT。

三态反相缓冲器20q和20s在非激活时为输出高阻抗状态。延迟电路20r具有的延迟时间Td2比延迟电路20p具有的延迟时间Td1长。以下，参照图2所示的波形图说明在该图1中示出的输出数据传送指示信号发生部的动作。

动作方式指示信号MODE1和MODE2中的一个为激活状态，而另一个为非激活状态。当动作方式指示信号MODE1为激活状态时，三态反相缓冲器20q作为反相器动作，三态反相缓冲器20s被设定为输出高阻抗状态。在这种状态下，输出数据传送指示信号DOT与内部时钟信号intCLK的上升同步，并在延迟电路20p具有的延迟时间Td1期间为H电平。这里，假定时钟启动信号ENA为激活状态的H电平。

另一方面，如动作方式指示信号MODE2为激活状态，则该输出数据传送指示信号DOT与内部时钟信号intCLK的上升同步，并在延迟电路20p具有的延迟时间Td2期间为H电平。因此，通过按照CAS等待时间设定该动作方式指示信号MODE1和MODE2，可以将输出数据传送指示信号DOT的脉冲宽度设定为最佳值，如下所述，能够在输入输出电路中进行正确的数据取入。

图3是表示读出数据时供给输入输出电路的数据DD与输出数据传送指示信号DOT的时间关系的波形图。在图3中示出的数据读出路径与图15所示的数据读出路径相同。此外，在图3中，示出CAS等待时间设定为2时的动作。

在时钟周期#0施加读出指令。当CAS等待时间为2时，在接着的时钟周期#1中，传送所选择的存储单元(读出放大器)的数据。输出数据传送指示信号DOT与内部时钟信号intCLK的上升同步，并在规定时间内为H电平。在该输出数据传送指示信号DOT为H电平期间，进行数据DD的取入。当动作方式指示信号MODE1为激活状态时，如该输出数据传送指示信号DOT的下降时刻比数据DD成为确定状态早，则输入输出电路不能在各时钟周期中进行数据的取入。因此，当设定该动作方式指示信号MODE1并使输出数据传送指示信号DOT在传送有效数据DD之前为非激活状态时，在时钟周期#1中传送的数据(0)，在接着的时钟周期#2中被取入并锁存。所以，在这种情况下，可在时钟周期#2中将有效数据输出到外部。在这种操作条件下，CAS等待时间为3，而在CAS等待时间为2的条件下不能进行数据的读出。

当在该动作方式指示信号MODE1的激活状态下不能正确地读出数据时，应使动作方式指示信号MODE2为激活状态。在这种条件下，输出数据传送指示信号DOT的脉冲宽度加宽(Td2)，当有效数据DD到达时，该输出数据传送指示信号DOT仍为H电平，所以能将有效数据取入输入输出电路10。因此，在各时钟周期中，能够将有效数据取入和锁存在输入输出电路10内并通过输出缓冲器10b输出，即使在CAS等待时间为2的条件下也能正确地进行数据读出。所以，通过按照动作状况设定该输出数据传送指示信号DOT的脉冲宽度，可以进行正确的数据读出，因而能实现可靠性高的同步型半导体存储装置。

图4是简略地表示动作方式指示信号发生部结构的图。在图4中，动作方式指示信号发生部包含：寄存器30a和30b，用于存储在外部端子ETa及ETb上供给的数据；反相器30c，用于将在寄存器30a中存储的数据反相；反相器30d，用于将在寄存器30b中存储的数据反相；及方式设定控制电路32，响应由指令译码器施加的动作方式设定周期指示而激活，并将动作方式设定指示信号MST驱动进入激活状态。

从寄存器30a及反相器30c输出动作方式指示信号MODE1和/MODE1。从寄存器30b及反相器30d分另别输出动作方式指示信号MODE2和/MODE2。当从该方式设定控制电路32来的动作方式设定指示信号被激活时，寄存器30a和30b取入、锁存在外部端子ETa及ETb上供给的信号。当该动作方式设定指示信号MST为非激活状态时，寄存器30a和30b锁存其存储数据。外部端子ETa及ETb可以是数据输入端子，也可以是地址信号输入端子。

图5是表示用于进行该动作方式指示信号的设定的外部控制信号的定时关系的图。在图5中，在外部时钟信号extCLK的上升边缘，行地址选通信号/RAS、列地址选通信号/CAS、及允许写入信号/WE全部设定为L电平，而且将地址信号AD的特定位设定为规定值。根据这种条件，指定动作方式指示信号设定周期，并由方式设定控制电路32根据来自指令译码器的动作方式设定周期指示将具有规定时间宽度的动作方式设定指示信号MST驱动进入激活状态。方式设定控制电路32的结构，只要是简单的单触发脉冲发生电路即可。

[变更例]

图6是简略地表示动作方式指示信号发生部的变更例结构的图。在图6中，动作方式指示信号发生部包含：指令寄存器35，响应来自指令译码部的指令寄存器置位指示而激活，用于存储在外部端子ETc及ETd上供给的数据；及译码器36，用于对存储在指令寄存器35内的数据进行译码，并输出CAS等待时间指示信号LT2、LT3、…。CAS等待时间指示信号LT2，当激活时指示CAS等待时间为2；CAS等待时间指示信号LT3，当激活时指示CAS等待时间为3。

指令寄存器35包含分别与外部端子ETc及ETd对应设置并从对应的外部端子ETc及ETd取入和锁存数据的指令寄存器电路35a和35b。之所以采用译码器36是为了能将CAS等待时间设定为1、2、3、4等值，通过对2位的CAS等待时间指示进行译码，可以减少该CAS等待时间指示所需要的指令寄存器电路数。

该指令寄存器35及译码器36设置在通常的同步型半导体存储装置内，指令寄存器的置位方式根据图5所示的定时条件设定。该CAS等待时间指示信号LT2，用作动作方式指示信号MODE2；CAS等待时间指示信号LT3，用作动作方式指示信号MODE3。通过将CAS等待时间指示信号用作动作方式指示信号，可以不需要动作方式指示信号发生部，因而能抑制装置占有面积的增加。

如上所述，如按照本发明的实施形态1，则由于可按CAS等待时间信息调整输出数据传送指示信号的脉冲宽度，所以无论CAS等待时间为何值都能将输出数据传送指示信号DOT的脉冲宽度设定为最佳值，因而能进行正确的数据读出。

[实施形态2]

图7是表示本发明实施形态2的同步型半导体存储装置的测试动作的流程图。在实施形态2中，采用在图1中示出的该输出数据传送指示信号发生部。在通常的动作方式中，不管CAS等待时间为何值，动作方式指示信号MODE2为激活状态，而动作方式指示信号MODE1为非激活状态。因此，输出数据传送指示信号的脉冲宽度由图1的延迟电路20r具有的延迟时间决定。以下，参照图7说明本发明实施形态2。

首先，判断是否施加了测试方式指示(步骤S1)。该测试方式指示，在前面的图5所示的定时关系中，通过将地址信号AD的特定位设定为规定值来指定。如指定测试方式，则动作方式指示信号MODE1被激活，动作方式指示信号MODE2变为非激活状态(步骤S2)。因此，输出数据传送指示信号DOT的脉冲宽度比通常动作方式时短。

在这种状态下，对同步型半导体存储装置进行测试数据的写入，然后将该写入的数据读出(步骤S4)。在读出该测试数据的过程中，采用脉冲宽度比通常动作方式时短的输出数据传送指示信号。

接着，将该读出的数据与期望值数据(写入的测试数据)进行比较，判断其逻辑是否一致(步骤S6)。当读出的数据与期望值数据一致时，判定正进行着正确的读出，该输出数据传送指示信号DOT的脉冲宽度具有足够的容限(步骤S8)。另一方面，当读出的数据与期望值数据不一致时，判定在输入输出电路中没有进行正确的数据取入和锁存，并判定该输出数据传送指示信号DOT的容限不够(步骤10)。

通过这一系列的动作，可以很容易地识别在通常动作时采用的输出数据传送指示信号DOT的脉冲宽度是否具有足够的容限。此外，在通常的测试动作中，当发生不正常的情况时，可以很容易地识别其不正常的原因是否是该输出数据传送指示信号的容限不够。

另外，在上述实施形态2的说明中，对无论CAS等待时间为何值而该输出数据传送指示信号DOT的脉冲宽度保持恒定的情况进行了说明。但是，也可将本实施形态1与实施形态2组合使用。即，根据CAS等待时间设定输出数据传送指示信号DOT的脉冲宽度，对各脉冲宽度设置规定的容限短的延迟电路，并设置测定容限用的脉冲发生部。因此，能对各种CAS等待时间正确地识别是否存在所需的容限。

如上所述，如按照本发明的实施形态2，则由于在测试动作方式时可以调整输出数据传送指示信号DOT的脉冲宽度，所以可以很容易地识别该输出数据传送指示信号的脉冲宽度的容限，并能很容易地进行容限不够的判断，同时能改善同步型半导体存储装置的可靠性。

[实施形态3]

图8是简略地表示图13所示的用于控制列选择电路、读出电路及输入输出电路动作的列相关控制电路结构的图。在图8中，列相关控制电路20包含：单触发脉冲发生电路120，响应来自指令译码器16的读出动作指示信号，产生具有规定宽度的单触发脉冲信号；等待时间计数器122，响应来自该单触发脉冲发生电路120的单触发脉冲而起动，并根据内部时钟信号intCLK对等待时间的周期进行计数；信息串长度计数器123，响应来自等待时间计数器122的累计信号而起动，并根据内部时钟信号intCLK对信息串长度的时间周期进行计数；列选择控制电路124，响应来自单触发脉冲发生电路120的单触发脉冲而起动，且响应来自信息串长度计数器123的规定输出而变为非激活状态，并在激活时进行与列选择有关的动作；读出控制电路126，响应来自等待时间计数器122的规定输出信号而起动，且响应来自信息串长度计数器123的规定输出信号而变为非激活状态，并在激活时控制块选择信号BS的产生；及输出控制电路128，响应来自等待时间计数器122的累计信号而激活，且响应来自信息串长度计数器123的累计信号而变为非激活状态，并在激活时产生允许输出信号OEM及输出数据传送指示信号DOT。

列选择控制电路124提供控制图15所示列/块译码器及前置放大器的激活的定时。在该列选择控制电路124的控制下，列/块译码器与外部时钟信号同步进行译码动作，而前置放大器根据块指示信号与内部时钟信号同步地被激活。

读出控制电路126对传送由该前置放大器放大后数据的块选择信号BS的产生进行控制。与内部时钟信号intCLK同步地从该读出控制电路126输出块选择信号BS。当该块选择信号还选择存储块时(当与各前置放大器对应设置着三态反相缓冲器时)，读出控制电路126根据该存储块指示信号与内部时钟信号intCLK同步地将三态反相缓冲器激活。

输出控制电路128包含：置位/复位触发器128a，响应等待时间计数器122的累计信号而置位，且响应信息串长度计数器123的累计信号而复位；及输出数据传送指示信号发生电路128b，根据来自该置位/复位触发器128a的的时钟启动信号ENA及内部时钟信号intCLK，输出输出数据传送指示信号DOT。置位/复位触发器128a还输出与时钟启动信号ENA同步的允许输出信号OEM。以下，参照图10所示的时间图说明在图8中示出的该列相关控制电路20的激活定时。

在图10中，在时钟周期0施加读出指令。列选择控制电路124，按照该读出指令，在时钟周期0中响应来自单触发脉冲发生电路120的单触发脉冲而变为激活状态。该激活状态的时间周期由信息串长度计数器123的规定输出决定。在对信息串长度计数器123供给读出动作指示信号后向该列选择控制电路124供给在信息串长度时间周期内变为激活状态的信号。

这里，等待时间计数器122及信息串长度计数器123由移位寄存器构成，等待时间计数器122与内部时钟信号intCLK同步传送来自该单触发脉冲发生电路120的单触发脉冲，而信息串长度计数器123与内部时钟信号intCLK同步传送来自该等待时间计数器122的累计信号。因此，通过选择该等待时间计数器122及信息串长度计数器123的规定寄存器级的输出可以取出必要的被激活信号。等待时间计数器122的累计信号在由等待时间指定的时钟周期之前的周期中变为激活状态。因此，如图9所示，列选择控制电路124在从施加读出指令后的时钟周期0起经过信息串长度时间周期到时钟周期3这段时间为激活状态，在时钟周期4中变为非激活状态。

读出控制电路126由等待时间计数器122决定其激活开始定时，并由信息串长度计数器123决定其非激活状态开始定时。该读出控制电路126在由CAS等待时间规定的时钟周期之前2个周期的周期中被激活。因此，当CAS等待时间为2时，读出控制电路126在施加读出指令后的时钟周期0中被激活，当CAS等待时间为3时，读出控制电路126在时钟周期1中被激活。

该读出控制电路126在输出信息串长度数据的最终数据的时钟周期中变为非激活状态。因此，选择信息串长度计数器123最终累计信号的前一级输出信号并供给读出控制电路126。即，当CAS等待时间为2时，读出控制电路126在从时钟周期0到时钟周期3的时间内为激活状态，在时钟周期4中恢复到非激活状态。另一方面，当CAS等待时间为3时，读出控制电路126在时钟周期1中被激活，并将激活状态保持到时钟周期4，在时钟周期5中变为非激活状态。

对于输出控制电路128，其激活和非激活根据该等待时间计数器122及信息串长度计数器123的各自的累计信号进行。当CAS等待时间为2时，时钟启动信号ENA及允许输出信号OEM在时钟周期1中被激活，并将激活状态保持到时钟周期4，在时钟周期5中变为非激活状态。当CAS等待时间为3时，这2个信号ENA及OEM在时钟周期2中被激活，并将激活状态保持到时钟周期5，在时钟周期6中变为非激活状态。

在该列相关控制电路20中，全部动作都与内部时钟信号intCLK同步。即，内部控制信号的激活定时，是将内部时钟信号intCLK的上升作为触发信号决定的。这里，在与从列选择控制电路124、读出控制电路126的读出放大器向输入输出电路的数据传送有关的部分中，内部控制信号也是与内部时钟信号intCLK同步产生的。因此，在该传送动作过程中，如果采用与前面图1中所示相同的单触发脉冲发生电路，则能够进行正确的数据传送，并能按照动作状况进行正确的数据传送和锁存。

图10是简略地表示本发明实施形态3的内部时钟发生部结构的图。在图10中，行相关控制电路18包含置位/复位触发器18a，响应来自指令译码器16的激活动作指示信号φac的激活而置位，且响应预充电动作指示信号φpr的激活而复位。从该置位/复位触发器18a输出行相关电路激活信号ACT。当该行相关电路激活信号ACT为激活状态时，按规定的时序停止位线的预充电/均衡操作，进行位线的选择并将读出放大器激活。激活动作指示信号φac在以单触发脉冲的形式施加激活指令时变成激活状态，预充电动作指示信号φpr在以单触发脉冲的形式施加预充电指令时被激活。

内部时钟发生部包含：等待时间计数器220a，用于将预充电动作指示信号φpr延迟由CAS等待时间指定的时钟周期时间；及置位/复位触发器220b，响应行相关电路激活信号ACT的激活而置位，且响应等待时间计数器220a的输出信号的激活而复位。从该置位/复位触发器220b输出时钟启动信号ENCLK。

内部时钟发生部还包含：延迟电路222a，用于将内部时钟信号intCLK延迟规定时间；三态反相缓冲器222b，在动作方式指示信号MODEa激活时进入工作状态，用于将延迟电路222a的输出信号反相；延迟电路224a，用于将内部时钟信号intCLK延迟规定时间；三态反相缓冲器224b，在动作方式指示信号MODEb激活时进入工作状态，用于将延迟电路224a的输出信号反相；3输入NAND电路226，用于接受时钟启动信号ENCLK、内部时钟信号intCLK及三态反相缓冲器222b和224b之一的输出信号；及反相器228，用于将NAND电路226的输出信号反相并输出内部时钟信号φCLK。该内部时钟信号φCLK，在图8中，供给除输出数据传送指示信号发生电(DOT)之外的列相关控制部。这时，在结构上也可以在等待时间计数器、信息串长度计数器、列选择控制电路及读出控制电路中将内部时钟信号φCLK供给内部时钟信号的脉冲宽度具有临界意义的电路部分。

其次，参照图11所示的时间图说明在图10中示出的该内部时钟发生部的动作。

如在时钟周期0中施加激活指令，则激活动作指示信号φac变成规定时间的H电平激活状态，在行相关控制电路18中所包含的置位/复位触发器18a被置位，行相关电路激活指示信号ACT上升为激活状态的H电平。置位/复位触发器220b响应该行相关电路激活指示信号ACT的激活而置位，时钟启动信号ENCLK也同样上升为H电平。将动作方式指示信号MODEa和MODEb之一设定为激活状态，而将另一个设定为非激活状态。因此，在该时钟启动信号ENCLK变为H电平的激活状态时，与内部时钟信号intCLK的上升同步，输出具有与延迟电路222a和224a的延迟时间对应的脉冲宽度的内部时钟信号φCLK。

在时钟周期1～5中，施加读出指令或写入指令，并进行数据的读出或写入。在该写入/读出中，列相关控制电路与内部时钟信号φCLK同步动作，并可以根据具有与动作方式相应的最佳脉冲宽度的内部时钟信号进行正确的数据传送/写入。

在时钟周期6中施加预充电指令，使预充电动作指示信号φpr变为规定时间的H电平激活状态。置位/复位触发器18a响应该预充电动作指示信号φpr的激活而复位，行相关电路激活指示信号ACT变为L电平的非激活状态。行相关控制电路响应该信号ACT的非激活状态，使行选择动作停止，并按规定的时序依次执行以下动作：将选择的字线驱动进入非选择状态、使读出放大器变成非激活状态、及位线的预充电/均衡操作。等待时间计数器220a的输出信号，在该时钟周期6中仍不是激活状态。所以，时钟启动信号ENCLK保持激活状态。因此，在这段时间内能够与内部时钟信号φCLK同步，并通过读出电路及输出电路进行数据的读出。

当CAS等待时间为2时，来自该等待时间计数器220a的输出信号在时钟周期8中上升为H电平，相应地使置位/复位触发器220b复位，时钟启动信号ENCLK下降到非激活状态的L电平。因此，使内部时钟信号φCLK的产生停止。在该时钟周期8中，已经完成必要数据的读出(CAS等待时间为2，并在施加预充电指令后在时钟周期6和7中读出信息串长度数据的剩余数据)。

如图10所示，在内部时钟发生部中，由于可按动作方式调整内部时钟信号φCLK的脉冲宽度，所以，在与数据的写入/读出有关的电路部分中，即使是在将数据传送置于严格条件下的临界路径中，也能通过调整时钟信号φCLK的脉冲宽度而以足够的容限进行数据的传送。

[变更例]

图12是表示本发明实施形态3的变更例结构的图。在图12中，输出数据传送指示信号发生电路包含一个接受时钟启动信号ENCLK、内部时钟信号φCLK及允许输出信号OEN的AND电路230。该AND电路230用来代替图8所示的输出数据传送指示信号发生电路128b。在该图12中示出的结构中，按照动作方式调整内部时钟信号φCLK的脉冲宽度。因此，通过对列相关控制电路20的内部时钟信号φCLK按照所有动作方式进行通用的调整，可以减少内部时钟发生部的构成部件数，并能减小电路占有面积。即使在这种情况下，用于数据传送和读出的时钟脉冲宽度，也仍能根据动作方式设定为最佳值，因而能进行正确的数据传送。

另外，尽管构成部件数增加，但对于图8所示的列选择控制电路、读出控制电路及输出控制电路的每个电路，也可以设置产生脉冲宽度可调整的内部时钟信号的电路。

在实施形态3中，如果对动作方式指示信号也采用测试方式指示信号，则与实施形态2一样，可以测定对数据传送路径中的内部时钟信号的容限。由于内部时钟信号φCLK是在行选择电路激活指示信号ACT的激活时间周期与CAS等待时间周期之和的时间内产生的，所以能只在必要的时间周期内产生内部时钟信号φCLK并供给列相关控制电路，因而能减少按照该内部时钟信号φCLK进行动作的电路的耗电量。

如上所述，如按照本发明的实施形态3，则仅在电路动作的必要时间周期内产生内部时钟信号，而且能根据动作方式变更该内部时钟信号的脉冲宽度，所以能减小耗电量，并能进行正确的数据传送动作。

[其他适用例]

在以上的说明中，说明了在1个存储块中按每1位依次连续地选择和读出数据。但是，也可以在多个存储块中使列同时进入选择状态，并在依次将前置放大器激活后从各块中顺序读出存储单元数据。

另外，也可以是「2位预取」式的同步型半导体存储装置，在1次列选择动作中锁存2位存储单元数据并根据内部时钟信号依次进行传送。

作为同步型半导体存储装置，只要是与外部时钟信号同步进行数据输入输出的半导体存储装置即可，也可以是具有读出时内部数据传送与内部时钟信号同步进行的结构的半导体存储装置。

如上所述，如按照本发明，则能根据动作状况生成具有最佳脉冲宽度的内部时钟信号，因而能进行正确的数据传送、尤其是正确的数据读出。

如按照与权利要求1有关的发明，则可根据动作方式设定内部时钟生成装置输出的内部时钟信号的脉冲宽度，所以能根据动作状况生成具有最佳脉冲宽度的内部时钟信号。

如按照与权利要求2有关的发明，则可根据动作方式特定信号设定用于决定输出电路取入所供给的内部数据的时间周期的内部时钟信号的脉冲宽度，所以能根据动作方式将内部数据正确地取入输出电路并进行锁存。

如按照与权利要求3有关的发明，则作为多种动作方式采用等待时间，并能根据CAS等待时间生成具有最佳脉冲宽度的内部时钟信号并传送内部读出数据，因而无论CAS等待时间为何值，都能进行正确的数据读出。

如按照与权利要求4有关的发明，则由于可缩短CAS等待时间并将内部时钟信号的脉冲宽度加长，所以，当数据传送要求严格而CAS等待时间短时，能生成具有最佳脉冲宽度的内部时钟信号，因而能进行正确的数据传送。

如按照与权利要求5有关的发明，则将内部时钟信号供给其动作与指示读出数据的读出指示有关的电路部分，并且在读出过程中能根据具有最佳脉冲宽度的内部时钟信号进行用于读出的数据传送，因而能进行正确的数据读出而与动作状况无关。

如按照与权利要求6有关的发明，则动作方式特定信号是测试动作方式指定信号，在测试动作时，可以从外部调整内部时钟信号的脉冲宽度，因而能正确测定内部电路对内部时钟信号的容限。

Claims

1.一种同步型半导体存储装置，可按多种动作方式操作且与从外部供给的具有规定宽度的外部时钟信号同步进行数据的输入输出，它备有：内部时钟生成装置，用于从上述外部时钟信号生成内部时钟信号；及脉冲宽度设定装置，与上述内部时钟生成装置结合，根据用于特别指定上述多种动作方式中的一种动作方式的动作方式特定信号，设定上述内部时钟信号的脉冲宽度。

2.根据权利要求1所述的同步型半导体存储装置，包含锁存电路，用于响应上述内部时钟信号的第1边缘而取入内部数据，且响应内部时钟信号的第2边缘锁存取入的内部数据；并包含输出电路，用于在激活时将上述内部数据输出到装置外部；该同步型半导体存储装置的特征在于：上述脉冲宽度设定装置包含根据上述动作方式特定信号设定从上述内部时钟信号的上述第1边缘到上述第2边缘的时间周期的装置。

3.根据权利要求1或2所述的同步型半导体存储装置，其特征在于：上述多种动作方式对应于用来指示在施加数据读出指示后为将有效数据输出到装置外部所需的上述外部时钟信号周期数的等待时间。

4.根据权利要求3所述的同步型半导体存储装置，其特征在于：上述脉冲宽度设定装置包括当指定了上述等待时间的第1等待时间时与指定了比上述第1等待时间长的第2等待时间时相比使上述脉冲宽度加长的装置。

5.根据权利要求1所述的同步型半导体存储装置，其特征在于：将上述内部时钟信号供给当施加指示读出数据的读出指示时动作的与数据读出有关的电路部分。

6.根据权利要求1所述的同步型半导体存储装置，其特征在于：上述动作方式特定信号是测试动作方式指定信号。