CN1190790A - 半导体基片和制造半导体器件的方法 - Google Patents

半导体基片和制造半导体器件的方法 Download PDF

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Abstract

将接触对准标记(18A)设在夹层绝缘膜(17)中,而将布线对准标记(19A)形成在栅对准标记(15A)之上,使布线对准标记(19A)的尺寸略大于栅对准标记(15A)。与此同时,所有在下边的其它对准标记均被屏蔽膜(19S)屏蔽住。所有在下边的对准标记均由不透明对准标记和不透明屏蔽膜屏蔽住,以此可以连续相互堆叠形成对准标记。

Description

半导体基片和制造半导体器件的方法
本发明涉及一种制造半导体器件的半导体基片和方法，尤其涉及那些对掩模定位的对准标记的所作的表征以及形成对准标记的方法。
制造半导体器件的工艺包含有将形成在掩模上的图形转移到半导体晶片上的步骤。在此情况下，如图1A中所示，将一预定的图形转换到半导体晶片1的芯片区2上以形成含有半导体器件的层次，与此同时，例如将一视域对准标记(X1，Y1)转移到半导体晶片1的划线区3X、3Y上。这样一个对准标记包括多个如图1B中所示的规则排列的基准标记M。此后，按照视域对准标记(X1，Y1)进行下一步的图形转移操作。在移动位置的同时陆续形成分别步骤中所用的对准标记(X2，Y2)、(X3，Y3)、......。这是由于分别的对准标记避免了彼此重叠，从而避免了可能将对准标记视为同一的。
接着谈半导体器件布线的微结构和多层结构，对于有助于精细布线(微结构布线)工艺的布线层下面夹层绝缘膜的平整技术已日益重要。然而，夹层绝缘膜的平整产生了一个缺点，就是它难以见到作掩模定位用的基片上的对准标记，尤其是不平整的绝缘膜所形成的对准标记就更加如此。因而，对准标记必须正好在形成布线层的步骤之前形成，这就使得对准标记的数目增加，同时还增加了划线区的面积。
作为解决这一问题的方法，日本专利申请特开平-2-229419公开了一种如图2中所示的形成对准标记的方法(现有技术)。这一方法将描述如下。
在第一次掩模步骤中，在硅基片(晶片)的芯片区上形成第一图形，与此同时，在硅基片1(晶片)的划线区上形成对准标记4a。在第二次掩模步骤中，将掩模与对准标记4a定位使在芯片区形成第二图形，并同时形成对准标记4b。
在形成第二图形之后，形成一层平整层7和一层夹层绝缘膜5。当在夹层绝缘膜5上形成用铝之类的不透明材料加工的第三图形形成层6时，按照在形成不透明膜6之前的对准标记4b在夹层绝缘膜5上形成对准标记4c。对准标记4c形成在与对准标记4a的同一位置上而与对准标记4a重叠。
在形成不透明膜6之前，对4a和4c两个对准标记同时进行检测。然而，在形成不透明膜6之后就见不到对准标记4a，这样就不致使它起到掩模与对准标记4c定位的障碍的作用。对准标记形成在相互重叠的同一位置上，这样的安排减少了晶片上对准标记占据的面积。
按照日本专利申请特开平-2-229419中所描述的技术，加工不透明膜6的图形时所用的对准标记4c能在对准标记4a的同一位置上形成。然而，在这一公布中未描述有关进一步形成一层增加的夹层绝缘膜、在其中形成接触孔而后形成上一层布线层的情形。此外，未对在对芯片区上的不透明膜6进行图形加工时在划线区上的不透明膜6是留在上面还是将其去除作出清楚的说明。当对不透明膜6进行图形加工在划线区上形成对准标记时，估计到是将它形成在未形成对准标记4a、4b、4c的位置上。从而，当制成具有多层布线结构的半导体器件时就不能充分节省划线区上占用的对准标记面积。
在以上的描述中，在单一步骤中形成一对对准标记。然而，实际上在许多情况下在划线区3X、3Y上形成有多个对准标记。
因而，本发明的一项目的是要提供一种制造半导体器件的半导体基片和方法，它能进一步减少对准标记占用的面积。
为了达到上述目的，本发明的半导体基片有一形成在划线区上的第一对准标记、一层形成在第一对准标记上的第一夹层绝缘膜、以及包含有选择地覆盖第一夹层绝缘膜的不透明膜并设在第一对准标记之上的第二对准标记，其中第一对准标记被第二对准标记屏蔽。划线区将芯片区相互隔开。
在此情况下，可对第一夹层绝缘膜进行平整。
此外，在与不透明膜构成第二对准标记的同时可以形成一层屏蔽膜，使其与第二对准标记相距一预定的距离。再就是，还可以设置一层覆盖第二对准标记的第二夹层绝缘以及包含所述第二夹层绝缘膜的第三对准标记。通过例如去除屏蔽膜上的第二夹层绝缘膜，将第三对准标记设置在所形成的屏蔽膜上。在此情况下，第二夹层绝缘膜的表面可以得到平整。
在上述的半导体基片中，第一对准标记包含有多个排列规则的第一基准标记，而第二对准标记则包含有多个排列规则的第二基准标记，每一第二基准标记比每一第一基准标记大出至少足以定位的量，第一和第二基准标记被安排成使每一第二基准标记设置在每一第一基准标记的上面。
本发明制造半导体器件的方法包括在第一划线区上形成第一对准标记的步骤、形成第一夹层绝缘膜并经对第一夹层绝缘膜进行图形加工形成夹层对准标记、以及淀积一层不透明导电膜并对其进行图形加工以形成屏蔽第一对准标记的第二对准标记。在具有将芯片区互相隔开的上述划线区的半导体基片的所述芯片区中制造半导体器件。
在此情况下，制造方法还可以包括对第一夹层绝缘膜的表面进行平整的步骤。
此外，还可以用不透明导电膜加工形成一层屏蔽膜使其与第二对准标记分开一预定距离。制造方法还可以包括形成一层第二夹层绝缘膜使其盖住第二对准标记并有选择地去除第二夹层绝缘膜在屏蔽膜上形成第三对准标记的步骤。在此情况下，制造方法可以包含对第二夹层绝缘膜的表面进行平整的步骤。
在上述半导体器件的制造方法当中，可以由多个规则排列的第一基准标记形成第一对准标记，而每一第二基准标记的尺寸大于每一第一基准标记至少有足以一对一地安排在第一基准标记之上的定位量以形成第二对准标记。
由于用作下层对准标记的第一对准标记被包含不透明膜的第二对准标记所屏蔽，第一对准标记起不到按第二对准标记定位掩模的障碍作用。
按照本发明，能够相互堆叠地形成各式各样的对准标记，这就能够进一步减少对准形成区的占用面积，这样就能实现节约资源并降低半导体器件的成本。
附图说明
图1A为半导体基片(晶片)的部分平面视图；
图1B为一对准标记的平面放大视图；
图2为表示形成常规对准标记方法的剖面图；
图3为本发明半导体基片(晶片)的部分平面视图；
图4A和4B为分别表示本发明一项实施例的划线区和芯片区的剖面图；
图5A和5B为分别表示划线区和芯片区剖面图；
图6A和6B为表示划线区和芯片区的剖面图；
图7A和7B为表示划线区和芯片区的剖面图；
图8A和8B为分别表示划线区和芯片区的剖面图；
图9A和9B为表示划线区和芯片区的剖面图；以及
图10A和10B为表示划线区和芯片区的剖面图。
下面将参照附图对本发明的一项最佳实施例进行说明。
图3为半导体基片(晶片)1的部分平面视图。晶片1有多个芯片区或芯片面积2和多个划线区或划线面积3X、3Y。每一芯片区2被两个划线区3X和两个划线区3Y包围住以与其它的芯片区2隔开。图4A至10A为表示划线区3X的对准标记形成区的剖面图，也就是，图4A至10A对应于沿A-A′线所取的剖面。图4B至10B为表示芯片区2的剖面图，也就是，图4B至10B对应于沿B-B′线所取的剖面。沿平行于图4A至10A中基片表面X方向的放大小于沿垂直于基片表面Z方向的放大，而图4B至10B中的沿X、Z方向的放大设置成相互等同并设置成与图4A至10A中沿Z方向的放大相同。
如图4A和4B中所示，对P型硅所作的半导体基片(晶片)1的表面部分进行有选择的氧化，使得在芯片区内用场氧化膜11隔开工作区并在对准标记形成区内形成包含一组基准标记11A的场对准标记。场对准标记是指在形成场氧化膜的同时形成的对准标记，只示出由一个基准标记11A构成的场对准标记，但实际上是如图1B中所示由多个基准标记11A规则排列形成场对准标记的。这也是此后所述其它对准标记中的情形。然后，在晶片1上形成一层栅氧化膜12。
接着，相继淀积一层多晶硅膜13和一层钨的硅化物膜14并加工成图5A和5B中所示的图形，分别在芯片区内(见图5B)以及对准标记形成区内(见图5A)形成总厚度200毫微米的栅电极15-1和15-2(它还用作动态随机存取存贮器(DRAM)的字线)以及包含一组基准标记15A的栅对准标记。随后，在芯片区内形成源/漏区16-1和16-2。与此同时，在对准标记形成区内形成一层N+型扩散层16A。
随后，用CVD(化学汽相淀积法)法在整个表面上形成图6A和6B中所示一层厚度1微米的BPSG膜(含硼和磷的硅酸盐玻璃)，而后经CMP(化学机械抛光)进行平整形成夹层绝缘膜17。此夹层绝缘膜是透明的。随后，按照栅对准标记(15A)进行目视定位操作，而后进行图形加工工艺形成达到源/漏区16-1和16-2的接触孔18-1和18-2以及包含一组基准标记18A的接触对准标记(夹层对准标记)。
此后，用溅射法淀积一层如图7A和7B中所示，例如500毫微米厚度的Al-Si-Cu合金膜，并按接触对准标记(18A)进行目视定位操作。譬如，在0.5微米标准的情况下，以2至5微米的尺寸形成11A、15A、18A、等等基准标记，这样即使当淀积了Al-Si-Cu合金膜时，接触对准标记18A仍不会丧失对准标记的功能。此后，进行图形加工工艺形成第一层的布线19-1和19-2以及包含一组基准标记19A的第一布线对准标记。第一布线对准标记的基准标记19A形成在栅对准标记的基准标记15A之上。基准标记19A的尺寸设置成大于基准标记15A至少足以定位的量。例如，当基准标记15A为一边长等于2微米的方块时，基准标记19A则设计成一边长等于(2+2α)微米的方块(α代表足供定位的余量)。在此情况下，将α设置为0.2微米左右。按此尺寸设置，栅对准标记得到第一布线对准标记的光学屏蔽，这样在以后的目视定位操作中就不会见到它。在此情况下，在形成第一布线对准标记的时间在第一布线对准标记周围形成一层屏蔽膜19S使其与第一布线对准标记相距一段距离(例如是基准标记之间的距离(如10微米)，使得在以前步骤中形成的诸如场对准标记之类的对准标记得到屏蔽。不用说，接触对准标记即使在得到屏蔽时也未丧失对准标记的作用。此外，最好不要在整个划线区上都形成屏蔽膜19S，并将屏蔽膜19S的占用面积尽可能地设置得小达到足以用屏蔽膜19S屏蔽以前步骤形成的所有对准标记的程度。这是由于要在将半导体基片划切或分割成小粒或芯片时尽可能地避免或制止导电材料的散布。
随后，如图8A和8B中所示，形成了一层经CMP法平整的夹层绝缘膜20，并按第一布线对准标记(19A)经受目视定位操作，而后加工图形在布线19-2上形成接触孔21。与此同时，在场对准标记(11A)之上的屏蔽膜19S上形成包含一组基准标记21A的接触对准标记(夹层对准标记)。可以将基准标记21A设置成与基准标记11A无关。
随后，如图9A和9B中所示，形成一层诸如Al-Si-Cu之类合金膜的不透明膜，而后按接触对准标记(21A)经受目视定位操作，并加工图形形成第二布线22、包含一组基准标记22A的第二布线对准标记以及一层屏蔽膜22S。每一基准标记22A形成为足供在接触对准标记(22A)之上目视定位的尺寸，而屏蔽膜22S则与第二布线对准标记(22A)相距一段预定距离(譬如10微米)。
随后，如图10A和10B中所示，形成一层经用CMP法平整的夹层绝缘膜23，而后按第二布线对准标记(22A)经受目视定位操作并加工图形形成接触孔24和包含一组基准标记24A的接触对准标记。每一基准标记24A形成在第一布线对准标记(19A)之上，且基准标记24A的尺寸可以独立地设置。接着进行形成包含第三布线步骤等等在内的所需的步骤。
通过以上步骤完成了将电路加工在其中的半导体基片(晶片)。接着，在划线区分割半导体基片以形成与各芯片区对应的多个半导体芯片或半导体器件。然后每一半导体芯片经受装配等等工艺。
在上述工艺中，在其它划线区3Y上也安排着各个对准标记。
在以上实施例中，按照下边的不透明对准标记在半导体基片的夹层绝缘膜内形成接触对准标记，而后有选择地盖住夹层绝缘膜以形成不透明对准标记以及在其上的屏蔽膜，借此除接触对准标记之外的所有下边的对准标记均无法进行光学辩认。于是，能沿半导体基片的厚度方向(Z方向)堆叠形成对准标记。可以堆叠起各带对准标记的多层次，这样就能进一步减少对准标记占用的面积。因而，就能根据对基片的有效利用实现节约资源和降低半导体器件的成本。
如在以上实施例中所提到的，可以有多对的第一对准标记和第二对准标记。
此外，接触对准标记形成为孔状的接触孔。相反，夹层绝缘膜为得到接触对准标记可以保持为凸状。栅对准标记和布线对准标记是通过有选择地留下栅电极和布线情况下的导电膜形成的。反之，则可在导电膜中设置窗孔形成栅对准标记和布线对准标记。在此情况下，必须将窗孔形成在合适的位置上，使以前步骤中所形成的任何窗孔不致位居于窗孔之下。如以上所述，对准标记可以与芯片区图形成正像或负像的任一关系。总之，已形成的对准标记均能用一层不透明膜充分屏蔽。

Claims (12)

1、一种具有用以分隔芯片区的划线区的半导体基片，其特征在于，它包括：
形成在划线区内的第一对准标记；
形成在所述第一对准标记上的第一夹层绝缘膜；以及
包含有选择地复盖所述第一夹层绝缘膜的一层不透明膜在内并设在所述第一对准标记之上的第二对准标记，其中所述第一对准标记被所述第二对准标记屏蔽。
2、按照权利要求1所述的半导体基片，其特征在于，所述第一夹层绝缘膜的表面是平整的。
3、按照权利要求1所述的半导体基片，其特征在于，它还包含在与构成所述第二对准标记的所述不透明膜同时形成的一层屏蔽膜，它与所述第二对准标记相距一段预定的距离。
4、按照权利要求3所述的半导体基片，其特征在于，它还包含复盖所述第二对准标记的一层第二夹层绝缘膜以及包含所述第二夹层绝缘膜在内的第三对准标记，第三对准标记设在所述屏蔽膜上。
5、按照权利要求4所述的半导体基片，其特征在于，所述第二夹层绝缘膜的表面是平整的。
6、按照权利要求1所述的半导体基片，其特征在于，所述第一对准标记包括多个排列规则的第一基准标记，而所述第二对准标记包括多个排列规则的第二基准标记并且它们的每一尺寸大于每一第一基准标记至少一个足供定位的量，所述第一和第二基准标记排列成使每一所述第二基准标记设在每一所述第一基准标记上面。
7、一种制造半导体器件的方法，它在具有用以隔开芯片区的划线区的半导体基片的所述芯片区内制造半导体器件，其特征在于，它的制造步骤包括：
在所述划线区内形成第一对准标记；
形成第一夹层绝缘膜；
对第一夹层绝缘膜加工图形形成夹层对准标记；以及
淀积一层导电不透明膜并对其加工图形形成第二对准标记屏蔽第一对准标记。
8.按照权利要求7所述的制造半导体器件的方法，其特征在于，它还包括对第一夹层绝缘膜的表面进行平整的步骤。
9.按照权利要求7所述的制造半导体器件的方法，其特征在于，它还包括在与第二对准标记相距一段预定距离处形成一层不透明导电膜的屏蔽膜的步骤。
10.按照权利要求9所述的制造半导体器件的方法，其特征在于，它还包括形成第二夹层绝缘膜使其复盖第二对准标记的步骤，以及有选择地去除第二夹层绝缘膜在所述屏蔽膜上形成第三对准标记的步骤。
11.按照权利要求10所述的制造半导体器件的方法，其特征在于，它还包括对所述第二夹层绝缘膜的表面进行平整的步骤。
12.按照权利要求7所述的制造半导体器件的方法，其特征在于，其中第一对准标记是由多个规则排列的第一基准标记形成的，而每一第二基准标记的尺寸大于每一第一基准标记至少有一在每一第一基准标记之上一对一地排列定位的量，以形成第二对准标记。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100435271C (zh) * 2004-01-21 2008-11-19 精工爱普生株式会社 半导体装置的制造方法
CN1804726B (zh) * 2004-12-29 2011-04-13 Asml荷兰有限公司 关于基板的信息的测量方法和用于光刻设备中的基板
CN113826165A (zh) * 2019-05-22 2021-12-21 维耶尔公司 用于转移设置的对准过程

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1174229A (ja) 1997-08-29 1999-03-16 Toshiba Microelectron Corp 半導体装置
US6420791B1 (en) * 1999-11-23 2002-07-16 United Microelectronics Corp. Alignment mark design
JP2001210645A (ja) * 2000-01-28 2001-08-03 Mitsubishi Electric Corp 半導体装置及び半導体装置の製造方法
JP4766764B2 (ja) * 2001-03-29 2011-09-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
DE10137105A1 (de) * 2001-07-30 2003-02-27 Infineon Technologies Ag Halbleiteranordnung, Verfahren zum Herstellen einer solchen sowie Verwendung von Messmarken einer solchen
TWI227814B (en) * 2002-09-20 2005-02-11 Asml Netherlands Bv Alignment system and methods for lithographic systems using at least two wavelengths
JP2005109145A (ja) * 2003-09-30 2005-04-21 Toshiba Corp 半導体装置
US7442624B2 (en) * 2004-08-02 2008-10-28 Infineon Technologies Ag Deep alignment marks on edge chips for subsequent alignment of opaque layers
US7553611B2 (en) * 2005-03-31 2009-06-30 Sandisk 3D Llc Masking of repeated overlay and alignment marks to allow reuse of photomasks in a vertical structure
US7771917B2 (en) * 2005-06-17 2010-08-10 Micron Technology, Inc. Methods of making templates for use in imprint lithography
JP4703364B2 (ja) * 2005-10-24 2011-06-15 株式会社東芝 半導体装置及びその製造方法
JP2009027028A (ja) * 2007-07-20 2009-02-05 Toshiba Corp 半導体装置の製造方法
JP2010225800A (ja) 2009-03-23 2010-10-07 Toshiba Corp 位置合わせマーク、半導体装置の製造方法およびマスクセット
JP5685811B2 (ja) 2009-12-25 2015-03-18 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8431946B2 (en) * 2010-05-26 2013-04-30 Hsin-Chih CHIU Chip package and method for forming the same
JP2015070251A (ja) * 2013-10-01 2015-04-13 富士通セミコンダクター株式会社 半導体装置、及び半導体装置の製造方法
KR102563921B1 (ko) * 2016-02-02 2023-08-04 삼성전자 주식회사 반도체 소자

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02172215A (ja) * 1988-12-24 1990-07-03 Sony Corp 半導体装置の製造方法
JPH02229419A (ja) * 1989-03-02 1990-09-12 Fujitsu Ltd 半導体装置の製造方法
JP2897248B2 (ja) * 1989-04-18 1999-05-31 富士通株式会社 半導体装置の製造方法
JP3118899B2 (ja) * 1991-10-01 2000-12-18 日本電気株式会社 アライメントチェックパターン
JP2790416B2 (ja) * 1993-08-26 1998-08-27 沖電気工業株式会社 アライメントマーク配置方法
JP2555964B2 (ja) * 1993-12-10 1996-11-20 日本電気株式会社 アライメント精度調査パターン
US5580829A (en) * 1994-09-30 1996-12-03 Motorola, Inc. Method for minimizing unwanted metallization in periphery die on a multi-site wafer
US5946583A (en) * 1997-11-18 1999-08-31 Winbond Electronics Corporation Method for preventing alignment marks from disappearing after chemical mechanical polishing
US5933744A (en) * 1998-04-02 1999-08-03 Taiwan Semiconductor Manufacturing Co., Ltd. Alignment method for used in chemical mechanical polishing process

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100435271C (zh) * 2004-01-21 2008-11-19 精工爱普生株式会社 半导体装置的制造方法
CN1804726B (zh) * 2004-12-29 2011-04-13 Asml荷兰有限公司 关于基板的信息的测量方法和用于光刻设备中的基板
CN113826165A (zh) * 2019-05-22 2021-12-21 维耶尔公司 用于转移设置的对准过程

Also Published As

Publication number Publication date
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