CN1179400C - 掺杂半导体层的方法,薄膜半导体器件及其制造方法 - Google Patents

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Abstract

在优异的控制之下，可以形成一较低浓度杂质扩散区，即使是采用低耐热材料的基底。在掺杂半导体层时，由能量束穿透的例如侧壁(24)的掩模形成在半导体层(21)的表面的一部分，掺杂离子(25)吸附在半导体层表面上未形成掩模的区域，并且一能量束EBL辐射到具有形成的掩模的半导体层(21)上，以将掺杂离子引入到半导体层(21)。在例如侧壁(24)的掩模的较低部分，发生横向的扩散，可以在优异的控制之下以优异的重复性形成较低浓度杂质扩散区域。

Description

掺杂半导体层的方法，薄膜半导体器件及其制造方法
技术领域
本发明涉及一种掺杂半导体层的方法，制造薄膜半导体器件的方法及薄膜半导体器件，更具体地，通过受激准分子激光退火利用结晶化的半导体层的掺杂方法，制造像薄膜晶体管那样的薄膜半导体器件的方法，薄膜半导体器件，其中，由例如多晶硅材料制成的半导体层作为沟道。
背景技术
伴随着高度信息化时代的发展，输入输出装置的重要性正在急速的增加，要求先进性的高机能化装置。而且，在近几年个人数字辅助机器的普及十分显著，因此，比起传统的玻璃基板来说，更希望使用在具有重量轻、柔软及非破坏性的塑料基板上生产TFT的技术。在此状况下，利用薄膜晶体管(TFT)和接触型成像传感器(CIS)等的有源矩阵液晶显示装置(AM-LCD)的研究和发展十分活跃。
硅半导体膜作为沟道的薄膜晶体管，根据用于构成载流子传输层(有源层)的材料来分类，即是，由非结晶硅(a-Si)构成的半导体膜和含有晶相的多晶硅构成的半导体膜。所知的多晶硅主要是多晶硅(poly-Si)或微晶硅(μc-Si)。
多晶质硅如多晶硅(poly-Si)或微晶硅(μc-Si)构成的半导体的特征是，其载流子迁移率是由非晶硅制成的半导体的迁移率的约10到100倍，并且作为开关元件的组成材料有非常优良的特性。还有，因为采用多晶质硅有源层的薄膜半导体允许有高速操作，因此这些开关元件在最近几年得到了极大的重视，这些开关元件可以构成逻辑电路，例如多米诺(domino)逻辑电路、CMOS(Complementary Metal Oxide Semiconductor)和发射栅电路，还可以构成采用这些电路的多分复合器(multiplexer)、EPROM(可擦除可编程只读存储器，Erasable and Praogrammable Read Only Memory)、EEPROM(电可擦除可编程只读存储器，Electrically Erasable and Praogrammable ReadOnly Memory)、CCD(电荷耦合器件，Charge Coupled Device)、RAM(随机存取存储器，Random Access Memory)、例如液晶显示装置和电致发光显示装置等的显示驱动电路。还有，在最近几年采用有源矩阵型液晶电路是很显著的，此有源矩阵型液晶电路所采用的是以像这样的多晶硅作为沟道半导体薄膜的薄膜晶体管(TFT)作为开关电路和周边驱动电路。这是因为薄膜晶体管阵列的构成，利用的是在便宜的非结晶玻璃基板上以低温形成的多晶硅半导体膜，允许实现反射型面板显示或大面积、高精细、高画质、低成本的面板显示(例如，平面电视)。
另一方面，当在开关元件中采用多晶硅TFT用于液晶显示器等的像素选择时，断开(OFF)状态的电流高，显示质量低，这是个问题。在当前采用单晶硅的MOS晶体管中，在栅反偏时，漏电流不增加，因为沟道变成源极或漏极的相反极性，形成一耗尽层，可以表现出足够的耐压和整流特性。然而，对于多晶硅TFT，会出现高漏电流的问题，因为电流流过构成半导体薄膜的多晶颗粒的晶粒边界或者流过颗粒本身的缺陷处。而且，因为MOS晶体管不用在很高的栅反偏下，所以泄漏电流还没有成为问题。然而，在例如用作有源矩阵型液晶显示器的多晶硅TFT中，泄漏电流成为很大的问题，因为它被用在大约10V或更大的反向偏置之下。当多晶硅(poly-Si)用作薄膜晶体管以作为液晶显示器的像素选择时，这种问题尤其严重。
为了减小泄漏电流，削弱漏极边缘的电场是有效的，并且已经公知，LDD(轻掺杂漏极)结构是有效的(电子和通信工程师学会一般会议之2-20，第271页，1978)。此结构形成这样的区域，其在漏极的边缘部分激发1×1014或更低的低剂量的杂质，并且削弱在漏极区边缘部分的电场。
目前，以例如下述工艺来形成具有LDD结构的薄膜晶体管。首先，如图5A至5C所示，含有氢的非晶硅薄膜(a-Si:H)形成在玻璃基底101上，并且以灯退火(lamp anneal)来进行去氢。然后，通过利用激光辐射结晶化非晶硅膜来形成多晶硅(poly-Si)半导体膜102。然后，形成栅绝缘膜103和栅电极104，并通过利用栅电极104作为掩模(图5A)来执行杂质离子的重掺杂，这里栅电极104已经构图成覆盖沟道区和LDD区。接着，栅电极再被构图，以便仅覆盖沟道区。并且通过利用重新构图的栅电极104作为掩模执行杂质离子的轻掺杂。接着，形成源漏区105a和105a，其具有LDD结构，低浓度杂质区105b和105b形成在沟道区的两侧。然后，形成层间绝缘膜106、接触孔106a、和引线层107，并且引线层107通过接触孔106a连接到源漏区105a和105a。更具体地，这种工艺已经公开在日本待审查专利申请第2000-228526号中。当通过这种方法形成具有LDD结构的薄膜晶体管时，有这样一个问题，由于在对栅极电极104构图的过程中的掩模偏离，在沟道区两侧的LDD的长度(沟道区和接触区之间的LDD区的厚度)会不同或变化。这会造成其他问题，薄膜晶体管的特性改变并且薄膜晶体管的生产率降低。而且，LDD长度不应当设定在2μm或更小，以便保证一掩模对准边缘。为此原因，作为LDD区的低浓度杂质区105b和105b的阻抗变高，载流子迁移率降低，这是个问题。所以，在LDD长度可控制性较好的自对准类型的工艺中，开发这样一种工艺很重要：在例如1×1014/cm2或更小的低剂量下可控制性是足够的。
另外，对于多晶硅TFT，在制造过程中最高工艺温度达到1000℃。所以，在多晶硅TFT制造中将具有优异耐热特性的氧化硅玻璃或类似物用作绝缘基底。也就是说，在制造过程中采用相对低熔点的玻璃基底存在困难。然而，为了减低液晶显示器的成本，必须采用具有低熔点的玻璃板材料。近年来，被称为低温工艺，最高工艺温度达到600℃或更低的工艺取得了很大的进步，这种器件的生产已经成为现实。并且，最近，也已经检验了采用塑料板以便在低温下容易地形成大面积。塑料板的变形温度最大为200℃，即使是由耐热材料形成的。所以，当基底由塑料形成时，与传统的条件比较，所有的工艺都必须在超低温的条件下进行，即在200℃或更低的温度。
对于较大型液晶显示器，在用于多晶硅TFT的低温工艺中，采用离子掺杂和等离子掺杂，其允许掺杂杂质以精细流量进入具有大面积的半导体薄膜。离子掺杂是这样的方法：将一杂质气体离子化，然后通过加速电场不进行质量分离就一次性地将全部杂质离子激发到大面积半导体薄膜上。等离子掺杂是这样一种方法：将杂质气体和沉积气体同时离子化，并包括杂质离子沉积到基底表面。另一方面，离子注入是这样的方法：进行杂质离子的质量分离，产生被分离的离子的离子束，并将离子束辐射到半导体薄膜。尽管离子掺杂和等离子掺杂有利于较大面积类型的形成，这些工艺存在这样的问题：膜中可含有大量的氢，这可能在通过受激准分子激光退火(ELA：ExcimerLaser Aneal)进行结晶化时损毁或破坏膜层，并且很难在所需的去氢温度(400℃)对采用的塑料板执行低温处理。而且，还有一个问题，从原理上这些方法不适合于自对准型工艺。
此外，预沉积杂质掺杂的激光引发熔化技术(LIMPID，laser-inducedmelting of predeposited impurity doping)最近引起人们的关注，其是在200℃或更低的处理温度下进行掺杂的方法。LIMPID是这样一种方法：将杂质气体离子化，将杂质离子吸收到半导体薄膜的表面，以激光将离子熔入到膜层中。这种方法引起关注不仅是因为氢不会捕获到膜中，而且因为其最适合于自对准工艺和低温工艺(参见日本待审查专利申请昭61-138131、昭62-002531、昭62-264619和平9-293878)。
对于LIMPID，例如从约1×1015到1×1016/cm2高剂量的杂质可以在半导体薄膜中被电激发。然而，从原理上，很难精确地控制杂质的剂量在1×1014/cm2或以下。因为从约1×1015到1×1016/cm2高剂量的杂质被受激准分子激光退火激发，即使是例如原子层的杂质离子吸附在硅表面的顶层。而且，因为在传统的方法中原子层的杂质离子的吸附发生极短的时间，控制在很低的剂量很困难。
另一方面，传统的离子注入最适合于自对准工艺并且也能够控制在低剂量。因为在硅基底的处理中基底的温度通常增加，所以在处理中采用了这样的方法：通过基底的静电吸盘连接一冷板并从背侧辐射热。然而，考虑到塑料板的导电和导热性，很难将这种方法用于塑料板。而且，还有其他问题，不能一次性将杂质注入到大面积的半导体薄膜，且在制造大尺寸液晶显示器中的生产率恶化。
而且，在以激光结晶化过程中，因为辐射时间极短，大约是30纳秒，不能发生固相扩散，只能发生液相扩散。在此情况下，在沟道和源漏区的之间的界面上形成陡结。所以，与采用炉子退火和灯退火而可发生固相扩散的工艺比较，有很明显的晶粒边界泄漏和热电子的问题。因此，当需要象用于低耐热基底的工艺的激光激发工艺时，必须在优异的控制之下形成LDD结构。
发明概述
本发明是在考虑以上问题的基础上作出的。本发明的一个目的是提供一种对半导体层进行掺杂的方法，即使在采用低耐热基底时，其能够在优异的控制之下形成低浓度杂质扩散区，并提供这样的制造薄膜半导体器件的方法以及一种薄膜半导体器件。
根据本发明的一种掺杂半导体层的方法，包括如下步骤：在半导体层的表面的一部分形成一能量束可穿透掩模；在未形成有掩模的半导体层的表面吸附掺杂离子；以及通过将能量束辐射到具有形成的掩模的半导体层上，以将该掺杂离子引入到半导体层。
根据本发明的掺杂半导体层的方法，当吸附在半导体层的表面的掺杂离子通过能量束的辐射而在半导体层中扩散时，掩模构造成使得能量束可以穿透，所以，能量束可以辐射穿透掩模的区域以及能量束直接辐射的区域通过能量束的辐射而熔合。因此，杂质在横向方向的扩散发生在这些区域的表面而不是在掩模，但是在掩模区域的杂质浓度变得较小，因为此区域相对于能量束直接辐射的区域与吸附离子的扩散源更加隔开，而且可以足够精确地在半导体层中形成低浓度杂质扩散区。
另外，根据本发明的一种制造薄膜半导体器件的方法，包括如下步骤：在一半导体层的表面形成一凸部，在该凸部和半导体层之间有一绝缘膜；在该凸部周围形成一能量束可穿透掩模；在未形成有掩模的半导体层的表面吸附掺杂离子；以及通过将能量束辐射到具有形成的掩模的半导体层上，以将该掺杂离子引入到半导体层。
本发明的其他以及进一步的目的、特征和优点将从下面的具体描述中更清楚地显现出来。
附图说明
图1A至图1C是表示根据本发明的一个实施方式的掺杂半导体层的方法的步骤的视图。图1A是直到形成SiO2膜的步骤的视图，  图1B是直到沉积栅电极层的步骤的视图。还有，图1C是直到对栅电极层构图的步骤的视图。
图2A至图2C是表示根据本发明的一个实施方式的掺杂半导体层的方法的步骤的视图，其接着图1C所示的步骤。图2A表示直到形成侧壁的步骤的视图，图2B是表示直到吸附掺杂剂的步骤的视图。还有，图2C是到辐射能量束步骤的视图。
图3是本发明的半导体层掺杂方法的实施方式一例，是表示了图2C所示步骤的后续工序。是到配线形成工序的工序图。
图4是按照本发明的薄膜半导体器件制造方法的实施方式一例，所形成的液晶显示装置上的薄膜晶体管元件的构造剖面图。
图5A至图5C是到目前为止所采用的处理方法下的TFT制造方法的工序图。
具体实施方式
根据本发明的掺杂半导体层的方法的一个实施方式将通过图1A至图3进行详细的说明。这种掺杂方法是这样的工艺：即使对于像在塑料这种低耐热绝缘基板上所形成的硅层也能够在优异的控制之下形成低浓度杂质扩散区域。根据本实施方式，为了构成薄膜半导体装置作为有源矩阵型显示器的有源元件基板，在一绝缘板上形成n沟道型的薄膜晶体管。
首先，如图1A所示，根据本实施方式，虽然也可能采用例如石英玻璃基板和白板玻璃基板的玻璃基板作为绝缘基板10，但是优选采用低耐热性材料的有机聚合材料制成的所谓塑料材料用作绝缘基板10。这里使用的塑料材料包括：例如聚对苯二甲酸乙二酯、聚亚乙烯基奈酸酯和聚碳酸酯等的聚酯类；例如聚丙烯等的聚烯烃类；例如聚亚苯基硫等的聚亚苯基硫类；聚酰胺类；芬芳聚酰胺类；聚醚酮类；聚酰亚胺类；丙烯酸(类)树脂；PMMA(聚甲基丙烯酸甲酯)；以及类似的材料。特别是最好使用像聚对苯二甲酸乙二酯、醋酸盐、聚亚苯基硫化物、聚碳酸酯、聚醚砜、聚苯乙烯、尼龙、聚亚苯基、聚氯乙烯、丙烯酸(类)树脂，PMMA等的通用塑料材料。
还有，当该绝缘基板10采用薄膜的形式的情况下，考虑到机械的稳定性和强度，最好是膜在两轴方向延伸。并且，为了抑制塑料基板的吸湿性，可以在基板的背侧形成例如氧化硅膜的阻挡层11，当从真空设备中取出之后暴露于大气压之下以及在后续的工序中，可以抑制绝缘基板10的变形。如图1A所示，氧化硅阻挡层12可以形成在由塑料制成的绝缘基板10的前侧，这样效果更好。
而且，还希望在绝缘基板10上预形成一热缓冲层13。作为热缓冲层13，最好是形成厚度约100～500nm的例如SiO2膜或SiNx膜等无机材料膜。这里，构造成多层结构效果更好，多层结构是通过在缓冲层13上形成另一层缓冲层20构成的，该另一层缓冲层20为比基板热软化点低的有机聚合材料，例如丙烯酸(类)树脂等，从而可以阻止由于绝缘基板10的有机高分子材料和无机材料的热膨胀不同而在进行能量束辐射时膜的剥离。
接着，在已经形成这种耐热用的缓冲层13、20的塑料基板的上表面侧，形成作为晶体管有源层的非晶质半导体薄膜。按照此实施例，沉积非晶半导体薄膜层到约为20～100nm的厚度，利用溅镀设备作为沉积设备，基板的温度设定在200℃或以下，最好为150℃或以下，这里，绝缘基板10不会受到损害。
然后，通过将能量束例如用受激准分子激光辐射到绝缘基板上使非晶半导体薄膜结晶化形成多晶半导体薄膜21。而且在通过受激准分子激光辐射进行结晶化中，需要优化激光的辐射时间和辐射能量，从而绝缘基底10塑料的温度保持在下200℃或以下，这样塑料基板不会受到损坏。此时，当例如能量密度设定在300mJ/cm2的线形激光束扫描基板时，希望重复地辐射激光束，从而被辐射的部分部分地重叠。线形激光束的尺寸是例如长120mm宽0.5mm。激光束是沿着宽的方向辐射以使被辐射的部分能部分地重叠。此重叠部分的量(重叠量)例如设定为98％。
然后，SiO2膜22作为栅绝缘膜采用反应溅镀的方法形成在多晶半导体薄膜21的上表面上。可供选择地，另一SiO2膜可以接着形成在一SiNx膜上，此SiNx膜形成在SiO2膜22上，此堆叠膜可以作为栅绝缘膜。
然后，如图1B所示，栅电极层23形成在SiO2膜22上，如图1C所示，栅电极层23被构图成所需要的栅电极形式。栅电极层23可以通过如下方式来构造：淀积金属膜，例如铝(aluminum)、钼(molybdenum)、钽(tantalum)、钛(titanium)、铬(chromium)等；淀积掺杂了高浓度杂质的多晶硅膜；淀积高浓度掺杂的多晶硅和金属叠层膜；或者淀积上述材料的组合膜。
然后，栅绝缘膜是通过利用栅电极层23作为掩模将SiO2膜22构图成岛状形成的。并且，形成侧壁，用于制作邻近一沟道区的低浓度杂质扩散区，即LDD区。首先，以例如PE-CVD将SiO2膜22淀积在包含栅电极层23的顶部的整个表面上，栅电极层23构成在半导体层上的凸部。
过适当的时间后，进行各向异性蚀刻(例如，反应离子蚀刻(RIE))，其利用例如多晶硅制成的栅电极层23作为蚀刻停止层。因此，如图2A所示，侧壁24与24形成栅电极层23上和作为栅绝缘膜的SiO2膜22的侧壁。对于这些侧壁24与24尺寸，最好在沟道的长度方向的底部的尺寸是从约100到200nm，更好是从125到175nm。还有，本实施例中是由SiO2膜22形成了侧壁24与24，尽管可以利用例如SiNx膜以及SiO2膜与SiNx膜的组合膜等各种膜。这些侧壁24与24不但可以通过单个蚀刻而且还可以通过俩个或更多蚀刻的组合来形成。
在此，虽然侧壁24与24的功能是掩模，当能量束辐射时，能量束在通过侧壁24和24的同时也衰减。所以，利用将在下面讨论的受激准分子激光能量束通过侧壁24与24能形成低浓度杂质扩散区域的很好的再现性。
形成如上所述的侧壁24与24后，利用氢气或者惰性气体与氢气的气体混合物作为掺杂气体来产生等离子体，以将掺杂离子25吸附在半导体薄膜的表面上，如图2B所示。按照本实施方式，设定基板的温度例如120℃，利用RF电源在66.7Pa(500mTorr)和20W执行等离子体辐射约1分钟，并且其采用9sccm的PH3气体(用氢气稀释成1％的磷)和50sccm的稀释氩气的混合气体的掺杂材料气体，以便吸附作为掺杂剂离子25的磷离子。在这个吸附过程中，可以通过控制稀释气体的流速，调节多晶半导体薄膜21表面吸收掺杂物离子的量。并且，还可以改变基板的温度，用惰性气体进一步稀释混合气体，此混合气体是由掺杂物离子25的掺杂气体与含氢系的气体组成，以及，还可以进一步控制用于吸附的等离子体的辐射条件如等离子体的辐射时间和基板温度。而且，也可以利用如蚀刻的方法去除吸收于多晶半导体薄膜21上的掺杂物离子25，和利用加入氢气等离子体的处理过程以控制吸收于多晶半导体薄膜21上的掺杂物离子25的量。
然后，如图2C所示，辐射能量束以熔化吸收于多晶半导体薄膜21上的掺杂物离子25，并进入薄膜，同时使掺杂物离子25活性化。最好能用XeCl受激准分子激光ELB作为上述能量束，其波长为308nm，不过使用能比使半导体薄膜结晶化(微结晶化)的能量更高的激光更好。此实施例的激光能量密度设定为例如约310mJ/cm2。
另外，作为能量束可以使用像受激准分子激光、二氧化碳激光、YAG激光、电子射线、和紫外光线的光源。比如，当使用受激准分子激光时，ArF受激准分子激光、XeF受激准分子激光、XeCl受激准分子激光、KrF受激准分子激光等都可以使用。以及，虽然利用包括像受激准分子激光的能量束是作为掺杂物离子活性化的手段，但不限于上述方法，还可以采用像照明退火和炉内退火的方法。
像利用XeCl受激准分子激光的受激准分子激光束辐射的情况下，在能量束辐射期间，多晶半导体薄膜21上所吸附的掺杂物离子25立即从栅电极层23和侧壁24与24以外的区域的表面导入到多晶硅薄膜21，熔合为液相。因此，高浓度的磷被导入到栅电极层23和侧壁24与24之外的区域。另一方面，在侧壁24与24的较低部分，虽然没有升到像栅电极层23和侧壁24与24以外区域那样的高温，因为受激准分子激光束的发射通过SiO2膜构成的侧壁24与24，所以产生相对较低温度的扩散，而且，特别是在横向方向上发生来自栅电极层23和侧壁24与24以外区域的扩散。在侧壁24与24的下部，由横向方向的扩散产生浓度分布，而浓度分布的建立使得在侧壁24与24的下部产生10倍或更大的浓度梯度。在本实施例中，当受激准分子激光通过形成为掩模的侧壁24与24时，激光束在通过侧壁24与24时要被衰减，并且能够形成最适合低浓度杂质扩散的温度状态。
在横向方向的扩散量和扩散区域取决于在能量束辐射时的辐射能量和辐射次数。在此，被栅电极层23和侧壁24与24掩模的区域之外的多晶硅半导体薄膜21在高剂量中被活化形成高浓度杂质扩散区33与33，并且杂质扩散，在侧壁24与24的下部形成从低剂量的源漏侧到沟道区域31的缓慢的低浓度的梯度，在此构成低浓度杂质区域32与32。根据此实施例，虽然像磷这样相同的掺杂物被用于形成高浓度杂质扩散区域33与33和低浓度杂质扩散区域32和32，但是也可能吸附数种不同的掺杂剂及扩散该数种掺杂剂到多晶半导体薄膜21。
如图3所示，在通过扩散活化杂质扩散区域以后，形成层间绝缘膜35和在层间绝缘薄膜35中形成所需要的接触孔36及37。然后，在层间绝缘薄膜35上形成厚度1000nm的铝膜，形成预先确定的图案以构成线路层38与39。线路层38和39通过接触孔36与37连接着薄膜晶体管的源漏区域(高浓度杂质扩散区域33与33)。随后，尽管没有图示，形成一度为400nm的SiO2膜作为钝化膜。此钝化膜覆盖薄膜晶体管和线路层38和39。然后，如果需要，就要进行所谓的氢化处理，即，通过加热基板的耐热区域，利用钝化膜作为盖膜，扩散含在层间绝缘膜35的氢原子到半导体薄膜。
本发明的制造方法可以优选地应用于如下所述的显示器的TFT，在此方法中利用辐射通过侧壁的能量束和在横向方向扩散薄膜半导体的表面所吸收的杂质，形成了低浓度杂质扩散区域。
图4是构成有源矩阵型显示器的情况的装置的截面图。由例如SiO2构成的阻挡层51与52形成在塑料制绝缘基板50的两侧上，及一热保护缓冲层53被淀积在阻挡层的之一或阻挡层52上。在热保护缓冲层53上，形成由例如丙烯酸树脂构成的绝缘膜54，和在绝缘膜54上形成具有高浓度的杂质扩散区域63、63、66与66及低浓度杂质扩散区域61、61、65与65的半导体薄膜。
栅电极68和70分别形成在低浓度杂质扩散区域61与61之间的沟道区域60之上和在低浓度杂质扩散区域65与65之间沟道区域64之上，并在栅电极和沟道区域之间形成氧化硅膜67和69，及侧壁80与80分别形成在这些栅电极68和70的边部。如上所述，因为侧壁80与80的作用是作为可以透过能量束的掩模，在能量束辐射时，在低浓度杂质扩散区域61、61、65与65发生横向方向的扩散，以提供在侧壁80与80低部的浓度分布而产生10倍或更多的浓度梯度。
线路电极层73、74、75和76通过位于层间绝缘膜71和72的接触孔，与位于由薄膜晶体管的高浓度杂质扩散区域63、63、66与66组成的源漏区域相连。在钝化膜77的表面上，形成由铟锡氧化物(ITO，Indium Tin Oxide)等构成的透明导电膜，构成预先确定的图形以形成像素电极78。像素电极78通过钝化膜77上的接触孔与线路电极层76和薄膜晶体管的源漏区域连接。另外，包含有作为有源元件基板的上述薄膜半导体装置的有源矩阵型液晶显示装置可以这样构成：将另一个绝缘基板以一预定的间隔连接到绝缘基板60上，此另一个绝缘基板上形成一个对电极，并且将光电材料例如液晶配置在该间隔之中。
如上所述，按照本发明的掺杂半导体层的方法，即使当用低耐热基板时，也可能采用掩模形成低浓度杂质扩散区域，在很好的控制下能量束通过此掩模，特别是，在很好的控制下在薄膜晶体管上可能形成LDD结构的低浓度杂质扩散区域。
在上述中，虽然说明了本发明的实施方式，上述公开的本发明的实施方式，仅仅是示例，本发明的范围不限定于此发明的实施方式。本发明的范围述在权利要求书上，并且包含与权利要求书范围同等的意思及范围内的所有的变更。

Claims (21)

1.一种掺杂半导体层的方法，包括如下步骤：
在半导体层的表面的一部分形成一能量束可穿透掩模；
在未形成有掩模的半导体层的表面吸附掺杂离子；以及
通过将能量束辐射到具有形成的掩模的半导体层上，以将该掺杂离子引入到半导体层。
2.根据权利要求1所述的掺杂半导体层的方法，其中，在半导体层的未形成有掩模的区域内形成一较高浓度杂质区，在半导体层的形成有掩模的区域内形成与该较高浓度杂质区相比的较低浓度杂质区。
3.根据权利要求2所述的掺杂半导体层的方法，其中，在较低浓度杂质区的浓度分布是由在横向方向的扩散产生的。
4.根据权利要求3所述的掺杂半导体层的方法，其中，随着在较低浓度杂质区的浓度分布产生10倍或更大的浓度梯度。
5.根据权利要求1所述的掺杂半导体层的方法，其中，采用由不含有半导体沉积气体的掺杂气体制成的等离子，以将掺杂离子吸附在半导体层的表面。
6.根据权利要求1所述的掺杂半导体层的方法，其中，半导体层是在一绝缘基底上的半导体薄膜。
7.根据权利要求1所述的掺杂半导体层的方法，其中，用硅作为半导体层的主材料。
8.根据权利要求1所述的掺杂半导体层的方法，其中，在吸附掺杂离子的步骤之前包括结晶化半导体层的步骤。
9.根据权利要求6所述的掺杂半导体层的方法，其中，绝缘基底是低耐热基底，其耐热温度是200℃或更低。
10.根据权利要求9所述的掺杂半导体层的方法，其中，所述低耐热基底是有机聚合材料基底。
11.根据权利要求10所述的掺杂半导体层的方法，其中，至少一单层的耐热层形成在有机聚合材料基底上。
12.根据权利要求1所述的掺杂半导体层的方法，其中，掺杂离子是磷离子。
13.根据权利要求1所述的掺杂半导体层的方法，其中，能量束的辐射是通过激光束的辐射进行的。
14.根据权利要求1所述的掺杂半导体层的方法，其中，激光束是受激准分子激光。
15.根据权利要求1所述的掺杂半导体层的方法，其中，掺杂离子通过激光退火、炉子退火、灯退火或者它们的任何组合方式被激发。
16.一种掺杂半导体层的方法，包括如下步骤：
在一半导体层的表面形成一凸部；
在该凸部周围形成一能量束可穿透掩模；
在未形成有掩模的半导体层的表面吸附掺杂离子；以及
通过将能量束辐射到具有形成的掩模的半导体层上，以将该掺杂离子引入到半导体层。
17.根据权利要求16所述的掺杂半导体层的方法，其中，所述凸部是一栅电极层，其沿着半导体层中的绝缘膜形成在半导体层的表面。
18.根据权利要求17所述的掺杂半导体层的方法，其中，掩模是侧壁绝缘膜，其形成在栅电极层的侧边。
19.根据权利要求16所述的掺杂半导体层的方法，其中，半导体层是形成在绝缘基底上的半导体薄膜。
20.一种制造薄膜半导体器件的方法，包括如下步骤：
在一半导体层的表面形成一凸部，在该半导体层和该凸部之间有一绝缘膜；
在该凸部周围形成一能量束可穿透掩模；
在未形成有掩模的半导体层的表面吸附掺杂离子；以及
通过将能量束辐射到具有形成的掩模的半导体层上，以将该掺杂离子引入到半导体层。
21.一种薄膜半导体器件，包括：一绝缘基底和形成在绝缘基底上的一薄膜半导体层，该薄膜半导体层具有一对较高浓度杂质区，用作源区和漏区，源区和漏区被一沟道区分开；和低浓度杂质区，其分别邻近在所述一对较高浓度杂质区的沟道侧上的边缘部分，
其中，低浓度杂质区是这样形成的，在薄膜半导体层上形成掩模；在未形成有掩模的区域的表面吸附掺杂离子；然后辐射能量束，以将薄膜半导体层中的掺杂离子在横向方向扩散。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7009205B2 (en) * 2002-01-15 2006-03-07 Hitachi, Ltd. Image display device using transistors each having a polycrystalline semiconductor layer
EP1596427A4 (en) 2003-02-19 2009-06-10 Panasonic Corp PROCESS FOR INTRODUCING CONTAMINATION
WO2005034221A1 (ja) * 2003-10-06 2005-04-14 Matsushita Electric Industrial Co., Ltd. 基板およびその製造方法
US7981779B2 (en) * 2003-10-09 2011-07-19 Panasonic Corporation Method for making junction and processed material formed using the same
US6884672B1 (en) * 2003-11-04 2005-04-26 International Business Machines Corporation Method for forming an electronic device
KR101176539B1 (ko) * 2003-11-04 2012-08-24 삼성전자주식회사 폴리 실리콘막 형성 방법, 이 방법으로 형성된 폴리실리콘막을 구비하는 박막 트랜지스터 및 그 제조방법
KR100669778B1 (ko) * 2004-11-20 2007-01-16 삼성에스디아이 주식회사 기판 및 박막 트랜지스터를 구비한 기판
KR100645718B1 (ko) * 2005-04-28 2006-11-14 삼성에스디아이 주식회사 박막 트랜지스터 및 그 제조방법
KR100732827B1 (ko) * 2005-11-30 2007-06-27 삼성에스디아이 주식회사 박막 트랜지스터 및 그 제조방법
KR100811997B1 (ko) * 2006-12-04 2008-03-10 삼성에스디아이 주식회사 박막트랜지스터 및 그 제조방법과 이를 포함한평판표시장치
US8116807B2 (en) * 2007-01-07 2012-02-14 Apple Inc. Airplane mode indicator on a portable multifunction device
US7989329B2 (en) * 2007-12-21 2011-08-02 Applied Materials, Inc. Removal of surface dopants from a substrate
JP4575966B2 (ja) * 2008-02-27 2010-11-04 株式会社沖データ 半導体装置
US7982272B2 (en) * 2008-03-26 2011-07-19 Advanced Lcd Technologies Development Center Co., Ltd. Thin-film semiconductor device and method for manufacturing the same
US8377743B2 (en) * 2008-05-21 2013-02-19 Cbrite Inc. Laser annealing of metal oxide semiconductor on temperature sensitive substrate formations
US8071451B2 (en) * 2009-07-29 2011-12-06 Axcelis Technologies, Inc. Method of doping semiconductors
US9165771B2 (en) * 2013-04-04 2015-10-20 Tokyo Electron Limited Pulsed gas plasma doping method and apparatus
CN104900652B (zh) * 2015-04-10 2017-09-26 京东方科技集团股份有限公司 一种低温多晶硅晶体管阵列基板及其制备方法、显示装置
US9786790B2 (en) 2015-12-10 2017-10-10 Industrial Technology Research Institute Flexible device
KR102486879B1 (ko) * 2018-04-12 2023-01-11 삼성디스플레이 주식회사 디스플레이 장치 및 그 제조방법
CN108987265A (zh) * 2018-06-26 2018-12-11 武汉华星光电半导体显示技术有限公司 显示器件制造方法及装置
CN112114451A (zh) * 2019-06-21 2020-12-22 群创光电股份有限公司 液晶装置
US11798808B1 (en) * 2020-07-22 2023-10-24 National Technology & Engineering Solutions Of Sandia, Llc Method of chemical doping that uses CMOS-compatible processes

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01101625A (ja) * 1987-10-15 1989-04-19 Komatsu Ltd 半導体装置の製造方法
JPH02172218A (ja) * 1988-12-26 1990-07-03 Toshiba Corp 半導体装置の製造方法
JP2920546B2 (ja) * 1989-12-06 1999-07-19 セイコーインスツルメンツ株式会社 同極ゲートｍｉｓトランジスタの製造方法
JPH0448723A (ja) * 1990-06-15 1992-02-18 Fuji Xerox Co Ltd 半導体装置の製造方法
JP3638055B2 (ja) * 1996-04-18 2005-04-13 ソニー株式会社 低抵抗導電膜の作製方法
US5795627A (en) * 1997-02-14 1998-08-18 Advanced Micro Devices, Inc. Method for annealing damaged semiconductor regions allowing for enhanced oxide growth
JP3844613B2 (ja) * 1998-04-28 2006-11-15 株式会社半導体エネルギー研究所 薄膜トランジスタ回路およびそれを用いた表示装置
JP2000252212A (ja) * 1998-12-29 2000-09-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP4372939B2 (ja) * 1999-02-12 2009-11-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6511787B2 (en) * 2000-09-07 2003-01-28 Shin-Etsu Chemical Co., Ltd. Polymers, resist compositions and patterning process

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