KR100278278B1 - 고속처리용내용번지메모리 - Google Patents

Abstract

본 발명은 비교결과가 일치인 경우에 있어서, 메모리 셀의 비교결과 신호를 로우(low) 값 뿐만 아니라 하이(high) 값으로도 출력되도록 하고, 센스 증폭기를 통해 이 비교 결과 신호를 감지하도록 함으로써, 다수의 메모리 셀의 검색결과 출력라인이 결합된 접점의 캐패시턴스를 거의 반으로 줄일 수 있고, 이로 인해 동작 속도를 향상시킬 수 있는 내용번지메모리를 제공하기 위한 것으로, 이를 위해 본 발명은, 쓰기 동작 시 쓰기 인에이블신호에 응답하여 외부로부터 입력되는 임의의 어드레스 데이타를 래치하여 저장하고, 읽기 동작 시 상기 어드레스 데이타와 저장된 데이타의 일치여부를 나타내는 신호를 출력하는 메모리 셀 영역과, 상기 메모리 셀 영역의 출력을 감지하고, 이를 증폭하여 최종 매치신호를 출력하는 센스 증폭기를 구비한 내용번지메모리에 있어서, 상기 내용번지 메모리의 읽기 동작시, 상기 메모리 셀 영역은, 상기 저장된 데이타와 외부로부터 입력되는 상기 어드레스 데이터의 반전 데이터가 임의의 값으로 일치하는 경우에 이를 나타내는 신호를 하이 또는 로우 값을 갖는 신호로 출력하고, 상기 저장된 데이타와 상기 어드레스 데이터의 반전 데이터의 값이 일치하지 않은 경우는 플로팅되도록 구성되며, 상기 센스 증폭기는, 검색 타이밍 이전에 상기 메모리 셀 영역으로부터 입력되는 일치여부를 나타내는 임의의 한 신호와 연결되는 임의의 라인을 임의의 값으로 프리차지시킨 후, 검색 타이밍에서 상기 메모리 셀 영역으로부터 로우 또는 하이 값을 갖는 일치 여부를 나타내는 신호가 입력되면 이를 감지하여 최종 매치신호를 출력하도록 구성된다.

Description

고속처리용 내용번지메모리{CONTENT ADDRESS MEMORY FOR HIGH SPEED}

본 발명은 내용번지메모리(CAM: Content Address Memory)에 관한 것으로, 더욱 자세하게는 외부로부터 입력되는 어드레스 데이터와 이미 저장된 데이타가 일치할 경우에 이를 나타내는 로우(low) 또는 하이(high) 신호가 메모리 셀 영역으로부터 출력되도록 하고, 센스 증폭기를 통해 이를 감지하여 매치신호(match)를 출력하도록 함으로써, 캐패시턴스(capacitance)를 거의 반으로 줄이고, 결국 내용번지메모리(CAM)의 동작 속도가 향상된 내용번지메모리(CAM)에 관한 것이다.

도 1 은 종래의 내용번지메모리(CAM)의 구성도를 나타낸다.

내용번지메모리의 메모리 셀은 외부로부터 입력된 데이타를 저장하는 기능과 외부로부터 입력된 어드레스 데이터와 저장된 데이타를 비교하여 일치하는지의 여부를 판단하는 검색 기능이 있다.

도 1 에 도시된 종래 내용번지메모리의 메모리 셀은 두 개의 인버터의 각각의 입력단과 출력단이 서로 연결된 래치구조를 가지고 있으며, 쓰기 제어신호(WE)의 제어를 받는 스위치 트랜지스터를 통해 외부로부터 입력된 데이타가 래치에 저장된다.

메모리 셀의 비교기능은 다음과 같은 과정을 통해 수행된다. 비교하고자 하는 외부로부터의 어드레스 데이터 cmp 값과 이미 저장된 데이타인 노드(node)l의 값이 일치하거나, 또는 비교하고자 하는 어드레스 데이터인 cmp 값의 반전된 값인 cmpb 값과 이미 저장된 데이타인 노드(node)2의 값이 일치하면, NMOS 트랜지스터 N3, N4 또는 NMOS 트랜지스터 N5, N6이 도통(on)되어 노드(node)3은 접지전원(로우 값)으로 전환된다. 센스 증폭기는 이 접지전원으로의 변화를 감지하여 비교하고자 하는 어드레스 데이터와 저장된 데이타가 일치함을 나타내기 위해 매치(match) 신호를 하이(high)로 하여 출력하게 된다.

만약, 비교하고자 하는 어드레스 데이터인 cmp 값과 이미 저장된 데이타인 노드(node)l의 값이 일치하지 않거나, 또는 비교하고자 하는 어드레스 데이터인 cmpb 값과 이미 저장된 데이타인 노드(node)2의 값이 일치하지 않으면 NMOS 트랜지스터 N3, N4 또는 NMOS 트랜지스터 N5, N6이 차단(off)된다. 이러한 이유로 하여, 노드(node)3은 유동적(floating)인 값을 갖게 되고, 센스 증폭기는 이를 감지하여 비교하고자 하는 어드레스 데이터와 저장된 데이타가 일치하지 않음을 나타내기 위해 매치(match) 신호를 로우(low)로 하여 출력하게 된다.

상술한 바와 같은 메모리 셀은 다수개가 존재하며, 다수개의 메모리 셀의 검색결과 출력라인들은 하나의 센스 증폭기에 연결되므로 노드(node)3은 큰 캐패시턴스(capacitance)를 갖게 된다. 다시 말해, 지연시간과 캐패시턴스는 비례하며, 따라서 종래의 내용번지메모리(CAM)는 캐패시턴스가 크기 때문에 지연시간이 길어 속도가 느려지는 문제점을 안고 있었다.

상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 본 발명은, 비교결과가 일치인 경우에 있어서, 메모리 셀의 비교결과 신호를 로우(low) 값 뿐만 아니라 하이(high) 값으로도 출력되도록 하고, 센스 증폭기를 통해 이 비교 결과 신호를 감지하도록 함으로써, 다수의 메모리 셀의 검색결과 출력라인이 결합된 접점의 캐패시턴스를 거의 반으로 줄일 수 있고, 이로 인해 동작 속도를 향상시킬 수 있는 내용번지메모리를 제공하는데 그 목적이 있다.

도 1 은 종래의 내용번지메모리의 구성도.

도 2 는 본 발명의 일실시예에 따른 내용번지메모리의 메모리 셀 회로 구성도.

도 3 은 본 발명의 일실시예에 따른 내용번지메모리의 센스 증폭기의 회로 구성도.

도 4 는 본 발명의 일실시예에 따른 내용번지메모리의 전체 구성도.

상기 목적을 달성하기 위한 본 발명은, 쓰기 동작 시 쓰기 인에이블신호에 응답하여 외부로부터 입력되는 임의의 어드레스 데이타를 래치하여 저장하고, 읽기 동작 시 상기 어드레스 데이타와 저장된 데이타의 일치여부를 나타내는 신호를 출력하는 메모리 셀 영역과, 상기 메모리 셀 영역의 출력을 감지하고, 이를 증폭하여 최종 매치신호를 출력하는 센스 증폭기를 구비한 내용번지메모리에 있어서, 상기 내용번지 메모리의 읽기 동작시, 상기 메모리 셀 영역은, 상기 저장된 데이타와 외부로부터 입력되는 상기 어드레스 데이터의 반전 데이터가 임의의 값으로 일치하는 경우에 이를 나타내는 신호를 하이 또는 로우 값을 갖는 신호로 출력하고, 상기 저장된 데이타와 상기 어드레스 데이터의 반전 데이터의 값이 일치하지 않은 경우는 플로팅되도록 구성되며, 상기 센스 증폭기는, 검색 타이밍 이전에 상기 메모리 셀 영역으로부터 입력되는 일치여부를 나타내는 임의의 한 신호와 연결되는 임의의 라인을 임의의 값으로 프리차지시킨 후, 검색 타이밍에서 상기 메모리 셀 영역으로부터 로우 또는 하이 값을 갖는 일치 여부를 나타내는 신호가 입력되면 이를 감지하여 최종 매치신호를 출력하도록 구성되는 것을 특징으로 한다.

이하, 첨부된 도2 내지 도4를 참조하여 본 발명의 일실시예를 상세히 설명하기로 한다.

도 2 는 본 발명의 일실시예에 따른 내용번지메모리의 메모리 셀 회로 구성도를 나타낸다.

일반적으로, 내용번지메모리(CAM)는 메모리 셀(cell)에 데이타를 저장하기 위한 쓰기 시간보다 데이타를 읽고 비교하는 검색 시간이 더 길다. 본 발명에 있어서, 이러한 메모리 셀에 데이타를 저장하는 쓰기 기능은 쓰기 인에이블 신호(WE)의 제어를 받는 스위치 트랜지스터인 NMOS 트랜지스터(MN1)를 통해 입력된 데이타가 두 개의 인버터(I11, I12)를 갖는 래치구조에 저장되도록 구성된다. 이러한 방법 이외에도, 필요에 따라서는 종래와 같이 두 개의 인버터를 결합한 래치 구조의 양방향에 스위치 트랜지스터들을 각각 결합하여 입력 데이타를 래치에 저장시킬 수 있다.

본 발명에 따른 내용번지메모리(CAM)에서의 검색 기능은 종래의 구성과는 다르게 NMOS 트랜지스터와 PMOS 트랜지스터를 이용하여 수행되는데, 그 구성을 살펴보면 다음과 같다.

도 2 에서, 비교하고자 하는 반전된 어드레스 데이타(CADB)는 NMOS 트랜지스터 MN3과 PMOS 트랜지스터 MP1의 게이트 단자로 입력된다. 그리고, 래치에 저장된 데이터(node 3에 저장된 데이터)와 이의 반전된 데이터(node 4에 저장된 데이터)는 각각 NMOS 트랜지스터 MN2와 MN4의 게이트 단자로 입력된다.

그러므로, 비교하고자 하는 반전된 어드레스 데이타(CADB)와 래치에 저장된 데이터(node 3에 저장된 데이터)가 하이(High) 값으로 일치할 경우는 NMOS 트랜지스터 MN2와 MN3이 도통(on)되어 반전된 매치신호(MATB)는 로우(Low) 값이 되고, 이때 매치신호(MAT)는 유동적(floating)으로 된다. 또한, 이와 반대로 반전된 어드레스 데이타(CADB)와 래치에 저장된 데이터(node 3에 저장된 데이터)가 로우 값으로 일치할 경우는 PMOS 트랜지스터 MP1과 NMOS 트랜지스터 MN4가 도통(on)되어 매치신호(MATB)는 하이 값이 되고, 반전된 매치신호(MATB)는 유동적으로 된다.

그리고, 비교하고자 하는 어드레스 데이타(CADB)와 래치에 저장된 데이터(node 3에 저장된 데이터)가 서로 다를 경우에는 트랜지스터들이 차단(off) 되어짐으로 매치신호(MAT)와 이의 반전된 신호(MATB)는 모두 유동적(floating)으로 된다.

도 3 은 상기 메모리 셀의 비교 결과를 감지할 수 있도록 개선한 센스 증폭기의 회로도를 나타낸다.

3개의 인버터들(I21 내지 I23)을 결합한 지연기는 검색 타이밍에 노드(node)11을 하이 값을 갖는 임의의 값으로 프리차지(pre-charge)시키기 위해 임의의 시간동안 반전된 검색 타이밍 제어신호(Searchb)를 지연시켜 임의의 시간 차이를 갖는 반전된 검색 타이밍 제어신호(Searchb)의 반대 신호를 출력한다. 즉, 검색 타이밍이 아닌 시점에서는 반전된 검색 타이밍 제어신호(Searchb)가 로우 값을 갖고, 검색 타이밍에서는 반전된 검색 타이밍 제어신호(Searchb)가 하이 값을 갖게 되는데, 이 검색 타이밍이 이전에 지연기에 의해 NMOS 트랜지스터 MN10의 게이트 단자는 하이 값을 인가받는다. 그러므로, 소오스 단자가 Vdd에 연결되고, 드레인 단자는 노드 11(node 11)에 연결된 NMOS 트랜지스터 MN10은 도통되게 되어 노드 11(node 11)은 NMOS 트랜지스터 MN12를 도통시킬 수 있을 정도의 값을 갖는 하이 값으로 프리차지 된다.

검색 타이밍이 되어 반전된 검색 타이밍 제어신호(Searchb)가 하이 값을 가지면 상기 반전된 검색 타이밍 제어신호를 게이트 단자에 인가받는 NMOS 트랜지스터 MN13은 도통되어 접지 채널을 형성한다.

이 검색 타이밍에 다수개의 메모리 셀 중 어느 하나의 메모리 셀로부터 인가된 검색 결과 신호인 매치신호(MAT)가 하이 값을 갖거나, 또는 이의 반전 신호인 매치바신호(MATB)가 로우 값을 가지면 최종 출력 매치신호(Match_OUT)는 하이 값으로 출력되어 내용번지메모리(CAM)내에 비교하고자 하는 어드레스 데이터와 동일한 데이타가 저장되어 있음을 알린다.

이의 과정을 도 3 을 참조하여 보다 구체적으로 살펴보면 다음과 같다. 먼저, 항상 하이 값을 갖는 매치신호(MAT)가 메모리 셀로부터 하이 값으로 인가되는 경우에 이 매치신호(MAT)는 바로 내용번지메모리의 출력인 최종 출력 매치신호(Match_OUT)로 출력된다. 또한 이 매치신호(MAT)는 PMOS 트랜지스터 MP11과 NMOS 트랜지스터 MN11의 게이트 단자에 인가된다. 이로 인해, 트랜지스터 MN11은 도통되기 때문에 검색 타이밍 이전에 하이 값으로 프리차지 되어 있던 노드 11은 로우 값으로 바뀌게 된다. 여기서, 항상 로우 값을 갖는 매치바신호(MATB)는 매치신호가 하이값으로 인가되는 경우에는 유동적(floating)이 되므로 노드 11의 값은 변화가 거의 없게 된다.

PMOS 트랜지스터 MP12와 NMOS 트랜지스터 MN12의 각각의 게이트 단자는 노드 11과 연결되는데, 상술한 바와 같이 노드 11이 로우 값으로 바뀌면 소오스 단자가 Vdd에 연결된 PMOS 트랜지스터 MP12는 도통되어 내용번지메모리(CAM)의 최종 출력 매치신호(Match_OUT)가 계속적으로 하이 값을 유지할 수 있도록 한다.

검색 타이밍이 끝나기 이전에 트랜지스터 MN10의 게이트 단자에는 지연기로부터 하이 값이 인가되므로 노드 11은 다시 하이 값으로 프리차지 된다. 따라서, 게이트 단자가 노드 11에 연결된 NMOS 트랜지스터 MN12는 도통되고, 이로 인해 내용번지메모리(CAM)의 최종 출력 매치신호는 로우 값으로 변환된다.

다음 항상 로우 값을 갖는 매치바신호(MATB)가 메모리 셀로부터 로우 값으로 인가되는 경우에 하이 값으로 프리차지된 노드 11은 로우 값으로 변환된다.

상술한 바와 같이 노드 11이 로우 값으로 바뀌면 게이트 단자가 노드 11에 연결되고, 소오스 단자가 Vdd에 연결된 PMOS 트랜지스터 MP12는 도통되어 내용번지메모리(CAM)의 최종 출력 매치신호(Match_OUT)는 하이 값을 갖는다. 마찬가지로, 매치바신호(MATB)가 로우 값을 갖는 경우에는 매치신호(MAT)가 유동적이 되므로 노드 11의 값은 거의 변화하지 않는다.

상술한 바와 같이 검색 타이밍이 끝나기 이전에 트랜지스터 MN10의 게이트 단자에는 지연기로부터 하이 값이 인가되므로 노드 11은 다시 하이 값으로 프리차지 되며, 게이트 단자가 노드 11에 연결된 NMOS 트랜지스터 MN12에 의해 내용번지메모리(CAM)의 최종 출력 매치신호는 로우 값으로 변환된다.

마지막으로, 메모리 셀 내에 비교하고자 하는 어드레스 데이타와 일치하는 데이타가 존재하지 않아 매치신호(MAT)와 이의 반전된 신호인 매치바신호(MATB)가 모두 유동적인 경우에는 노드 11이 하이 값으로 프리차지 되어 있기 때문에 검색 타이밍에서 내용번지메모리(CAM)의 최종 출력 매치신호는 로우 값을 갖게 된다.

도 4 는 도 2 및 도 3 에서 설명한 메모리 셀과 센스 증폭기를 갖는 본 발명에 따른 내용번지메모리의 전체 구성도를 나타낸다.

도면에서 알 수 있는 바와 같이 다수개의 메모리 셀의 검색 결과 신호들은 매치신호(MAT)와 매치바신호(MATB)로 나누어져 센스 증폭기로 인가된다.

이상에서 설명한 본 발명은 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 치환, 변형 및 변경이 가능하므로, 전술한 실시예 및 도면에 한정되는 것이 아니다.

따라서, 상기와 같이 이루어지는 본 발명은 비교하고자 하는 어드레스 데이타와 이미 저장된 데이타가 일치할 경우에 이를 나타내는 신호로 로우(low) 또는 하이(high) 신호가 메모리 셀 영역으로부터 출력되도록 하여 메모리 셀의 출력라인을 분산시킴으로써, 종래의 방식에 비해 메모리 셀의 출력라인의 기생 캐패시턴스를 거의 반으로 줄일 수 있어 내용번지메모리(CAM)의 처리 속도를 향상시킬 수 있는 효과가 있다.

Claims (12)

1. 쓰기 동작 시 쓰기 인에이블신호에 응답하여 외부로부터 입력되는 임의의 어드레스 데이타를 래치하여 저장하고, 읽기 동작 시 상기 어드레스 데이타와 저장된 데이타의 일치여부를 나타내는 신호를 출력하는 메모리 셀 영역과, 상기 메모리 셀 영역의 출력을 감지하고, 이를 증폭하여 최종 매치신호를 출력하는 센스 증폭기를 구비한 내용번지메모리에 있어서,

   상기 내용번지 메모리의 읽기 동작시,

   상기 메모리 셀 영역은,

   상기 저장된 데이타와 외부로부터 입력되는 상기 어드레스 데이터의 반전 데이터가 임의의 값으로 일치하는 경우에 이를 나타내는 신호를 하이 또는 로우 값을 갖는 신호로 출력하고, 상기 저장된 데이타와 상기 어드레스 데이터의 반전 데이터의 값이 일치하지 않은 경우는 플로팅되도록 구성되며,

   상기 센스 증폭기는,

   검색 타이밍 이전에 상기 메모리 셀 영역으로부터 입력되는 일치여부를 나타내는 임의의 한 신호와 연결되는 임의의 라인을 임의의 값으로 프리차지시킨 후, 검색 타이밍에서 상기 메모리 셀 영역으로부터 로우 또는 하이 값을 갖는 일치 여부를 나타내는 신호가 입력되면 이를 감지하여 최종 매치신호를 출력하도록 구성된 것을 특징으로 하는 내용번지메모리.
2. 제 1 항에 있어서, 상기 메모리 셀 영역은,

   상기 쓰기 인에이블 신호의 제어를 받아 상기 어드레스 데이타를 래치하는 수단;

   읽기 동작 시, 상기 래치수단에 저장된 데이터와 외부로부터 입력되는 상기 어드레스 데이터의 반전 데이터가 로우 값으로 일치하는 경우에 매치신호를 발생하는 수단; 및

   읽기 동작 시, 상기 래치수단에 저장된 데이타와 외부로부터 입력되는 상기 어드레스 데이터의 반전 데이타가 하이 값으로 일치하는 경우에 상기 매치신호의 반전된 신호인 매치바신호를 발생하는 수단

   을 포함하여 이루어지는 것을 특징으로 하는 내용번지메모리.
3. 제 2 항에 있어서, 상기 래치수단은,

   상기 쓰기 인에이블 신호의 제어를 받아 입력되는 어드레스 데이타를 스위칭하는 트랜지스터; 및

   두 개의 인버터를 포함하되, 상기 각각의 인버터의 입력단과 출력단이 연결되도록 하여 상기 트랜지스터를 통해 입력된 어드레스 데이타를 래치하는 래치부

   를 포함하여 이루어지는 것을 특징으로 하는 내용번지메모리.
4. 제 2 항에 있어서, 상기 래치수단은,

   상기 쓰기 인에이블 신호의 제어를 받아 입력되는 어드레스 데이타를 스위칭하는 제1 트랜지스터;

   상기 쓰기 인에이블 신호의 제어를 받아 상기 어드레스 데이타와 반대값을 갖는 데이타를 스위칭하는 제2 트랜지스터; 및

   두 개의 인버터를 포함하되, 상기 각각의 인버터의 입력단과 출력단이 연결되도록 하여 상기 제1 및 제2 트랜지스터를 통해 입력된 데이타를 래치하는 래치부

   를 포함하여 이루어지는 것을 특징으로 하는 내용번지메모리.
5. 제 2 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 매치신호 발생수단은,

   상기 어드레스 데이타의 값에 따라 제어되어 기준전원과의 채널을 형성하는 제1 PMOS 트랜지스터; 및

   상기 래치수단에 저장된 데이타의 값에 따라 제어되어 상기 제1 PMOS 트랜지스터와 접속되어 채널을 통해 상기 매치신호를 하이 값으로 출력하는 제1 NMOS 트랜지스터

   를 포함하여 이루어지는 것을 특징으로 하는 내용번지메모리.
6. 제 5 항에 있어서, 상기 매치바신호 발생수단은,

   상기 어드레스 데이타의 값에 따라 제어되어 접지전원과의 채널을 형성하는 제2 NMOS 트랜지스터; 및

   상기 래치수단에 저장된 데이타의 값에 따라 제어되어 상기 제2 NMOS 트랜지스터와 접속되어 채널을 통해 상기 매치바신호를 로우 값으로 출력하는 제3 NMOS 트랜지스터

   를 포함하여 이루어지는 것을 특징으로 하는 내용번지메모리.
7. 제 6 항에 있어서, 상기 센스 증폭기는,

   검색 타이밍 제어신호를 임의의 시간만큼 지연시켜 출력하는 지연수단;

   상기 지연수단으로부터 입력된 신호의 제어를 받아 상기 매치바신호의 입력 라인과 연결된 라인을 임의의 값으로 프리차지시키는 수단;

   상기 검색 타이밍 제어신호의 제어를 받아 접지전원과의 채널을 형성하는 제4 NMOS 트랜지스터; 및

   상기 프리차지수단과 제4 NMOS 트랜지스터에 접속되어 상기 입력된 매치신호가 하이 값을 가지면 최종 매치신호를 하이 값으로 출력하고, 상기 입력된 매치바신호가 로우 값을 가지면 상기 최종 매치신호를 하이 값으로 출력하고, 상기 매치신호와 매치바신호가 유동적으로 되면 상기 최종 매치신호를 로우 값으로 출력하는 최종 매치신호 발생수단

   을 포함하여 이루어지는 것을 특징으로 하는 내용번지메모리.
8. 제 7 항에 있어서, 상기 지연수단은,

   다수개의 인버터를 직렬로 연결하여 구성한 것을 특징으로 하는 내용번지 메모리.
9. 제 8 항에 있어서, 상기 지연수단은,

   상기 검색 타이밍 제어신호를 임의의 시간동안 지연시켜 상기 검색 타이밍 제어신호와 반대 값을 갖는 신호를 출력하되, 검색 타이밍 시작 이전에 프리차지를 완료하고, 검색 타이밍 완료 이전에 다시 프리차지시키도록 상기 프리차지수단을 제어하는 것을 특징으로 하는 내용번지메모리.
10. 제 9 항에 있어서, 상기 프리차지수단은,

    상기 지연수단의 출력을 게이트단자에 입력받아 제어되며, 임의의 값을 갖는 기준전원과 채널이 형성된 제5 NMOS 트랜지스터

    를 포함하여 이루어지는 것을 특징으로 하는 내용번지메모리.
11. 제 10 항에 있어서, 상기 최종 매치신호 발생수단은,

    상기 매치신호에 따라 제어되며, 채널의 일측이 상기 프리차지수단과 상기 매치바신호의 입력 라인의 접점에 연결되고, 채널의 타측은 상기 제4 NMOS 트랜지스터에 접속된 제6 NMOS 트랜지스터;

    상기 프리차지수단과 상기 매치바신호의 입력 라인의 접점에 게이트 단자가 접속되고, 기준전원과 최종 매치신호 출력단 사이에 채널을 형성하는 제2 PMOS 트랜지스터; 및

    상기 프리차지수단과 상기 매치바신호의 입력 라인의 접점에 게이트 단자가 접속되고, 상기 제4 NMOS 트랜지스터와 최종 매치신호 출력단 사이에 채널이 형성된 제7 NMOS 트랜지스터

    를 포함하여 이루어지는 것을 특징으로 하는 내용번지메모리.
12. 제 11 항에 있어서, 상기 최종 매치신호 발생수단은,

    상기 매치신호의 입력 라인이 게이트 단자에 접속되고, 기준전원과 상기 제6 NMOS 트랜지스터 사이에 채널이 형성된 제3 PMOS 트랜지스터

    를 더 포함하여 이루어지는 것을 특징으로 하는 내용번지메모리.

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