CN117253903A - 半导体功率器件的终端保护结构及其制造方法 - Google Patents

半导体功率器件的终端保护结构及其制造方法 Download PDF

Info

Publication number
CN117253903A
CN117253903A CN202311218614.2A CN202311218614A CN117253903A CN 117253903 A CN117253903 A CN 117253903A CN 202311218614 A CN202311218614 A CN 202311218614A CN 117253903 A CN117253903 A CN 117253903A
Authority
CN
China
Prior art keywords
epitaxial layer
power device
field limiting
protection structure
semiconductor power
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311218614.2A
Other languages
English (en)
Inventor
禹小军
杭华
刘伟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Minhua Micro Shanghai Electronic Technology Co ltd
Original Assignee
Minhua Micro Shanghai Electronic Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Minhua Micro Shanghai Electronic Technology Co ltd filed Critical Minhua Micro Shanghai Electronic Technology Co ltd
Priority to CN202311218614.2A priority Critical patent/CN117253903A/zh
Publication of CN117253903A publication Critical patent/CN117253903A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了一种半导体功率器件的终端保护结构，终端保护结构环绕在主结周侧并包括：多个场限环，由第二导电类型掺杂的第二注入区组成；在各场限环之间、最内侧的场限环和主结的第一注入区之间以及最外侧的场限环外侧都形成有由填充于第一沟槽中的介质层组成沟槽隔离结构。各场限环和第一外延层之间接触形成辅结；辅结的接触面为第一曲面；沟槽隔离结构从第一曲面的两侧对第一曲面进行限制，以降低第一曲面的面积、降低拐角角度和使第一曲面两侧的拐角位置位于第一外延层的顶部表面之下。本发明还提供一种半导体功率器件的终端保护结构的制造方法。本发明能提高终端保护结构的反向击穿电压。

Description

半导体功率器件的终端保护结构及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种半导体功率器件的终端保护结构；本发明还涉及一种半导体功率器件的终端保护结构的制造方法。
背景技术
快恢复二极管(Fast Recovery Diode，FRD)作为近年来问世的新型功率器件，是电力电子设备中用量最多的功率半导体器件之一，由于具有开关性能好、反向恢复时间短、正向导通压降低，电流大、反向耐压高，漏电小等优点，在电力电子电路中常常与三端功率开关器件(如IGBT等)并联使用，作高频、大电流的续流二极管或整流管，具有极大的发展前景和市场需求。从耐压范围上看，小于1200V FRD主要用于变频家电、变频焊机、电动车；电压大于1200V-1700V的FRD主要应用在光伏逆变，高压变频器等工业产品上广泛使用。电力电子技术及消费电子技术的不断发展为半导体功率器件开拓了广泛的应用领域，伴随着电力电子技术及消费电子的快速增长，人们对于减小成本的要求越来越高。
对于快恢复二极管来说，反向击穿电压最重要的参数之一，它和最大电流容量一起决定了电力电子器件的额定功率。其中，硅基功率FRD通常是通过一个大面积PN结，以保证实现大电流工作。但是，对于高压工作的FRD来说，平面工艺中不可避免地存在着结面弯曲效应，而影响器件击穿电压的主要因数正是PN结扩散窗口区的结面弯曲引起的电场集中和界面电荷引起的表面电场集中，因为这些因素的影响使器件实际击穿电压仅为理想情况的10％～30％。因此，为了保证硅基FRD能够在高压下正常工作，通常需要在器件主结外边缘处采取措施即结终端保护技术，如场板(Field Plate)和场限环(Limiting FieldRing)，来消除结面弯曲效应的影响，削弱表面电场强度，提高功率FRD器件pn结击穿电压.
现有快恢复二极管的场板的介质和场限环的隔离的介质均为位于硅外延层表面的场氧化物，但是，现有快恢复二极管中，终端的场限环即P+注入区与N-衬底间形成的PN结的PN接触面呈近似椭圆形的曲面，该结曲面的拐角部分会导致电力线比较集中，电场升高的现像，同时部分电力线会终止于场限环之间的间隔区中的硅外延层的表面，这两种情况都会导致此处的反向击穿电压明显低于主结平面部分的击穿电压，从而降低整个器件的反向击穿电压。如果能改善反向时耗尽层的平坦度和使电力线终止远离硅基表面，就会使终端部分的击穿电压更接近主结部分的击穿电压，从而提高整个器件的击穿电压，改善快恢复二极管的反向特性(击穿电压与反向漏电流)。
发明内容
本发明所要解决的技术问题是提供一种半导体功率器件的终端保护结构，能对场限环的结面的曲面进行调节，从而降低场限环的结面的曲面拐角所造成的电力线集中，还能防止电力线进入到场限环之间的外延层的顶部表面，从而降低由此产生的电场升高，提高终端保护结构的反向击穿电压并进而提高整个半导体功率器件的反向击穿电压。为此，本发明还提供一种半导体功率器件的终端保护结构的制造方法。
为解决上述技术问题，本发明提供的半导体功率器件的终端保护结构中，半导体功率器件包括第二导电类型掺杂的第一注入区，所述第一注入区形成于第一导电类型掺杂的第一外延层的选定区域中，所述第一注入区和所述第一外延层形成主结。
终端保护结构环绕在所述主结周侧。
所述终端保护结构包括：
多个场限环，各所述场限环由第二导电类型掺杂的第二注入区组成；各所述场限环形成于所述第一注入区外侧的所述第一外延层中并呈环形结构，从所述第一注入区的外侧边缘向外各所述场限环的内侧边缘的半径依次增加。
在各所述场限环之间、最内侧的所述场限环和所述第一注入区之间以及最外侧的所述场限环外侧都形成有沟槽隔离结构，所述沟槽隔离结构由填充于第一沟槽中的介质层组成，所述第一沟槽形成于所述第一外延层中。
各所述场限环和所述第一外延层之间接触形成辅结；所述辅结的接触面为第一曲面；所述沟槽隔离结构从所述第一曲面的两侧对所述第一曲面进行限制，以降低所述第一曲面的面积、降低所述第一曲面两侧的拐角角度以及使所述第一曲面两侧的拐角位置位于所述第一外延层的顶部表面之下，从而在所述半导体功率器件反偏时防止各所述第一曲面两侧的拐角处的电力线集中并使电力线远离所述第一外延层的顶部表面，提高所述终端保护结构的反向击穿电压。
进一步的改进是，所述终端保护结构还包括：
由第一导电类型重掺杂区组成的截止环，所述截止环形成于最外侧的所述场限环之外的所述第一外延层中。
进一步的改进是，位于所述第一注入区的外侧边缘和最内侧的所述场限环的内侧边缘之间的所述沟槽隔离结构的内侧边缘和所述第一注入区的外侧边缘之间具有间距。
进一步的改进是，位于所述截止环的内侧边缘和最外侧的所述场限环的外侧边缘之间的所述沟槽隔离结构的外侧边缘和所述截止环的内侧边缘之间接触或者具有间距。
进一步的改进是，所述第一沟槽的底部表面和所述场限环的底部表面相平，以在所述半导体功率器件反偏时提高各所述辅结耗尽所形成的耗尽层的平坦性。
进一步的改进是，所述终端保护结构还包括：
层间膜、接触孔(CT)和正面金属层。
所述沟槽隔离结构的顶部表面和所述第一外延层的顶部表面相平，所述层间膜形成于所述沟槽隔离结构和所述第一外延层的顶部表面上。
所述接触孔穿过所述层间膜。
所述主结的第一电极以及终端场板由所述正面金属层图形化形成。
所述第一注入区通过顶部对应的所述接触孔连所述第一电极。
各所述场限环通过顶部对应的所述接触孔连接到对应的所述终端场板。
进一步的改进是，所述第一外延层形成于半导体衬底表面。
所述半导体衬底具有第一导电类型重掺杂，背面电极区由减薄后的所述半导体衬底组成；或者，所述背面电极区由减薄后的所述半导体衬底掺入第一导电类型重掺杂注入的杂质组成。
在所述背面电极区的背面形成有由背面金属层组成的背面电极。
进一步的改进是，所述半导体功率器件包括快速恢复二极管。
进一步的改进是，所述第一注入区和所述第二注入区的工艺结构相同或者所述第一注入区和所述第二注入区的工艺结构互相独立。
进一步的改进是，第一导电类型为N型，第二导电类型为P型；或者，第一导电类型为P型，第二导电类型为N型。
为解决上述技术问题，本发明提供的半导体功率器件的终端保护结构的制造方法包括如下步骤：
步骤一、提供具有第一导电类型掺杂的第一外延层，在所述第一外延层的选定区域中形成多个第一沟槽；所述第一沟槽位于终端保护结构的形成区域中。
在各所述第一沟槽中填充介质层形成沟槽隔离结构。
步骤二、在所述第一外延层的选定区域中进行第二导电类型离子注入形成第一注入区；所述第一注入区和所述第一外延层形成主结。
所述终端保护结构环绕在所述主结的周侧。
步骤三、在所述第一外延层的选定区域中进行第二导电类型离子注入形成多个第二注入区，各所述第二注入区分别形成一个场限环。
各所述场限环形成于所述第一注入区外侧的所述第一外延层中并呈环形结构，从所述第一注入区的外侧边缘向外各所述场限环的内侧边缘的半径依次增加。
所述沟槽隔离结构形成于各所述场限环之间、最内侧的所述场限环和所述第一注入区之间以及最外侧的所述场限环外侧。
各所述场限环和所述第一外延层之间接触形成辅结；所述辅结的接触面为第一曲面；所述沟槽隔离结构从所述第一曲面的两侧对所述第一曲面进行限制，以降低所述第一曲面的面积、降低所述第一曲面两侧的拐角角度以及使所述第一曲面两侧的拐角位置位于所述第一外延层的顶部表面之下，从而在所述半导体功率器件反偏时防止各所述第一曲面两侧的拐角处的电力线集中并使电力线远离所述第一外延层的顶部表面，提高所述终端保护结构的反向击穿电压。
进一步的改进是，在步骤一完成后，步骤二或步骤三之前或之后，还包括：
进行第一导电类型重掺杂离子注入在最外侧的所述场限环之外的所述第一外延层中形成截止环。
进一步的改进是，所述第一沟槽的底部表面和所述场限环的底部表面相平，以在所述半导体功率器件反偏时提高各所述辅结耗尽所形成的耗尽层的平坦性。
进一步的改进是，还包括如下步骤：
形成层间膜、接触孔和正面金属层，对所述正面金属层进行图形化形成所述主结的第一电极和终端场板。
所述沟槽隔离结构的顶部表面和所述第一外延层的顶部表面相平，所述层间膜形成于所述沟槽隔离结构和所述第一外延层的顶部表面上。
所述接触孔穿过所述层间膜。
所述第一注入区通过顶部对应的所述接触孔连所述第一电极。
各所述场限环通过顶部对应的所述接触孔连接到对应的所述终端场板。
进一步的改进是，所述半导体功率器件包括快速恢复二极管。
进一步的改进是，所述第一注入区和所述第二注入区的工艺结构相同，步骤二和步骤三合并成在一起同时形成所述第一注入区和所述第二注入区。
或者，所述第一注入区和所述第二注入区的工艺结构互相独立，步骤二和步骤三分开进行。
本发明通过在各场限环之间设置沟槽隔离结构，并利用沟槽隔离结构从场限环的两侧对场限环的结面的曲面即第一曲面进行限制性调节，能降低第一曲面的面积、降低第一曲面两侧的拐角角度以及使第一曲面两侧的拐角位置位于第一外延层的顶部表面之下，这就能降低由第一曲面两侧的拐角过大所造成的电力线集中以及拐角位于第一外延层的顶部表面处所造成的电力线集中，这能降低由于电力线集中所造成的电场升高并从而能提高终端保护结构的反向击穿电压，所以，本发明能对场限环的结面的曲面进行调节，从而降低场限环的结面的曲面拐角所造成的电力线集中，还能防止电力线进入到场限环之间的外延层的顶部表面，从而降低由此产生的电场升高，提高终端保护结构的反向击穿电压并进而提高整个半导体功率器件的反向击穿电压。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明实施例半导体功率器件的终端保护结构的示意图；
图2是本发明实施例半导体功率器件的终端保护结构的制造方法的流程图。
具体实施方式
如图1所示，是本发明实施例半导体功率器件的终端保护结构的示意图；本发明实施例半导体功率器件的终端保护结构中，半导体功率器件包括第二导电类型掺杂的第一注入区103，所述第一注入区103形成于第一导电类型掺杂的第一外延层102的选定区域中，所述第一注入区103和所述第一外延层102形成主结。终端保护结构环绕在所述主结周侧。
所述终端保护结构包括：
多个场限环104，各所述场限环104由第二导电类型掺杂的第二注入区组成；各所述场限环104形成于所述第一注入区103外侧的所述第一外延层102中并呈环形结构，从所述第一注入区103的外侧边缘向外各所述场限环104的内侧边缘的半径依次增加。图1中仅显示了所述第一注入区103的外侧边缘处的部分区域往往的剖面结构图，在俯视面上，所述场限环104会呈环形结构；图1中，从右向左的方向为从内往外的方向。
在各所述场限环104之间、最内侧的所述场限环104和所述第一注入区103之间以及最外侧的所述场限环104外侧都形成有沟槽隔离结构105，所述沟槽隔离结构105由填充于第一沟槽中的介质层组成，所述第一沟槽形成于所述第一外延层102中。本发明实施例中，所述沟槽隔离结构105的介质层为氧化层。在其他实施例中，所述沟槽隔离结构105的介质层也能采用其他材料，只需要保证能实现有效隔离作用即可。
各所述场限环104和所述第一外延层102之间接触形成辅结；所述辅结的接触面为第一曲面；所述沟槽隔离结构105从所述第一曲面的两侧对所述第一曲面进行限制，以降低所述第一曲面的面积、降低所述第一曲面两侧的拐角角度以及使所述第一曲面两侧的拐角位置位于所述第一外延层102的顶部表面之下，从而在所述半导体功率器件反偏时防止各所述第一曲面两侧的拐角处的电力线集中并使电力线远离所述第一外延层102的顶部表面，提高所述终端保护结构的反向击穿电压。
本发明实施例中，所述终端保护结构还包括：
由第一导电类型重掺杂区组成的截止环106，所述截止环106形成于最外侧的所述场限环104之外的所述第一外延层102中。
所述截止环106也称为终止环，用于防止电场扩散到芯片划片道。所述截止环106能采用第一导电类型重掺杂的阱注入工艺加退火推进形成。
位于所述第一注入区103的外侧边缘和最内侧的所述场限环104的内侧边缘之间的所述沟槽隔离结构105的内侧边缘和所述第一注入区103的外侧边缘之间具有间距。
位于所述截止环106的内侧边缘和最外侧的所述场限环104的外侧边缘之间的所述沟槽隔离结构105的外侧边缘和所述截止环106的内侧边缘之间接触或者具有间距。
在一些较佳实施例中，所述第一沟槽的底部表面和所述场限环104的底部表面相平，以在所述半导体功率器件反偏时提高各所述辅结耗尽所形成的耗尽层的平坦性。耗尽层的平坦性改善后，能使电力线分布更加均匀，从而能进一步改善器件的反向击穿电压。
本发明实施例中，所述第一注入区103和所述第二注入区的工艺结构互相独立，这样能够分别根据需要调节所述第一注入区103和所述第二注入区的掺杂。所述第一注入区103和所述第二注入区通常都采用第二导电类型的阱注入工艺加退火推进形成。在其他实施例中也能为：所述第一注入区103和所述第二注入区的工艺结构相同；这样有利于节省工艺步骤。
所述终端保护结构还包括：
层间膜107、接触孔108和正面金属层。
所述沟槽隔离结构105的顶部表面和所述第一外延层102的顶部表面相平，所述层间膜107形成于所述沟槽隔离结构105和所述第一外延层102的顶部表面上。
所述接触孔108穿过所述层间膜107。
所述主结的第一电极1091以及终端场板1092由所述正面金属层图形化形成。
所述第一注入区103通过顶部对应的所述接触孔108连所述第一电极1091。
各所述场限环104通过顶部对应的所述接触孔108连接到对应的所述终端场板1092。
在一些较佳实施例中，在所述第一注入区103和所述场限环104顶部对应的所述接触孔108的底部还形成有第二导电类型重掺杂的阱接触区，用于和顶部的所述接触孔108实现欧姆接触。
在一些实施例中，还形成有钝化层，所述钝化层的材料包括氮化硅和聚酰亚胺，用于对所述半导体功率器件进行保护。
本发明实施例中，所述第一外延层102形成于半导体衬底101表面。
所述半导体衬底101的材料包括硅，所述半导体衬底101采用外延硅片或区熔硅片。
所述半导体衬底101具有第一导电类型重掺杂，背面电极区由减薄后的所述半导体衬底101组成；或者，所述背面电极区由减薄后的所述半导体衬底101掺入第一导电类型重掺杂注入的杂质组成。
在所述背面电极区的背面形成有由背面金属层组成的背面电极。
本发明实施例中，所述半导体功率器件为快速恢复二极管。
本发明实施例中，第一导电类型为N型，第二导电类型为P型。此时，所述第一注入区103为阳极区；所述背面电极区为阴极区。
在其他实施例中也能为：第一导电类型为P型，第二导电类型为N型。
本发明实施例通过在各场限环104之间设置沟槽隔离结构105，并利用沟槽隔离结构105从场限环104的两侧对场限环104的结面的曲面即第一曲面进行限制性调节，能降低第一曲面的面积、降低第一曲面两侧的拐角角度以及使第一曲面两侧的拐角位置位于第一外延层102的顶部表面之下，这就能降低由第一曲面两侧的拐角过大所造成的电力线集中以及拐角位于第一外延层102的顶部表面处所造成的电力线集中，这能降低由于电力线集中所造成的电场升高并从而能提高终端保护结构的反向击穿电压，所以，本发明实施例能对场限环104的结面的曲面进行调节，从而降低场限环104的结面的曲面拐角所造成的电力线集中，还能防止电力线进入到场限环104之间的外延层的顶部表面，从而降低由此产生的电场升高，提高终端保护结构的反向击穿电压并进而提高整个半导体功率器件的反向击穿电压。
如图2所示，是本发明实施例半导体功率器件的终端保护结构的制造方法的流程图；本发明实施例半导体功率器件的终端保护结构的制造方法包括如下步骤：
步骤一、提供具有第一导电类型掺杂的第一外延层102。
本发明实施例方法中，所述第一外延层102形成于半导体衬底101表面。
所述半导体衬底101的材料包括硅，所述半导体衬底101采用外延硅片。提供第一外延层102对应于图2中的步骤S101。
在其他实施例方法中，也能为：所述半导体衬底101采用区熔硅片。
在所述第一外延层102的选定区域中形成多个第一沟槽；所述第一沟槽位于终端保护结构的形成区域中。
在各所述第一沟槽中填充介质层形成沟槽隔离结构105。
本发明实施例方法中，形成所述第一沟槽和所述沟槽隔离结构105的分步骤包括：
形成硬掩膜层；
进行步骤S102、沟槽光刻，采用光刻定义出所述第一沟槽的形成区域，之后对所述第一外延层102进行刻蚀形成所述第一沟槽。在一些较佳实施例方法中，所述第一沟槽的底部表面和所述场限环104的底部表面相平，以在所述半导体功率器件反偏时提高各所述辅结耗尽所形成的耗尽层的平坦性。
进行步骤S103、沟槽填充/研磨，采用介质层填充各所述第一沟槽形成所述沟槽隔离结构105。通常，所述介质层填充后还会延伸到所述第一沟槽外部区域的表面上；故需要进行对介质层进行平坦化，例如采用化学机械研磨工艺进行平坦化，以将所述第一沟槽外的介质层去除并使介质层仅位于所述第一沟槽中并从而形成所述沟槽隔离结构105。
本发明实施例方法中，还包括：
进行第一导电类型重掺杂离子注入在最外侧的所述场限环104之外的所述第一外延层102中形成截止环106。所述截止环106也称为终止环。如图2所示，包括分步骤：
步骤S104、终止环光刻，即采用光刻工艺定义出所述截止环106的形成区域。
步骤S105、终止环N注入。本发明实施例方法中，第一导电类型为N型，故终止环采用N型注入，终止环N注入能采用深N阱工艺实现。
步骤二、在所述第一外延层102的选定区域中进行第二导电类型离子注入形成第一注入区103；所述第一注入区103和所述第一外延层102形成主结。
所述终端保护结构环绕在所述主结的周侧。
本发明实施例方法中，步骤二包括如下分步骤：
步骤S108、阳极区光刻，也即采用光刻工艺定义出所述第一注入区103。本发明实施例方法中，半导体功率器件为FRD，第一导电类型为N型，第二导电类型为P型，故所述第一注入区103位FRD的阳极区。
步骤S109、P+注入及推进，即进行所述第一注入区103的注入和退火推进，从而得到所述第一注入区103。P+注入采用P阱注入工艺实现。
步骤三、在所述第一外延层102的选定区域中进行第二导电类型离子注入形成多个第二注入区，各所述第二注入区分别形成一个场限环104。
本发明实施例方法中，步骤三包括如下分步骤：
步骤S106、场限环光刻，也即采用光刻工艺定义出所述场限环104的形成区域。
步骤S107、场限环P注入及推进，即进行所述场限环104的注入和退火推进，从而得到所述场限环104。场限环P注入采用P阱注入工艺实现。
本发明实施例方法中，步骤S106和S107能放置在步骤S108和步骤S109之前；也能，先分开完成步骤S109中的注入和S107中的注入，之后将步骤S107和S109的推进合并成一个退火推进实现。分开完成步骤S109中的注入和S107中的注入能实现对所述第一注入区103和所述场限环104的掺杂的分别独立调节。
在其他实施例中，步骤S106和步骤S108同时进行，步骤S107和步骤S109同时进行，这样能节省工艺步骤。
各所述场限环104形成于所述第一注入区103外侧的所述第一外延层102中并呈环形结构，从所述第一注入区103的外侧边缘向外各所述场限环104的内侧边缘的半径依次增加。
所述沟槽隔离结构105形成于各所述场限环104之间、最内侧的所述场限环104和所述第一注入区103之间以及最外侧的所述场限环104外侧。
各所述场限环104和所述第一外延层102之间接触形成辅结；所述辅结的接触面为第一曲面；所述沟槽隔离结构105从所述第一曲面的两侧对所述第一曲面进行限制，以降低所述第一曲面的面积、降低所述第一曲面两侧的拐角角度以及使所述第一曲面两侧的拐角位置位于所述第一外延层102的顶部表面之下，从而在所述半导体功率器件反偏时防止各所述第一曲面两侧的拐角处的电力线集中并使电力线远离所述第一外延层102的顶部表面，提高所述终端保护结构的反向击穿电压。
本发明实施例方法中，还包括如下步骤：
形成层间膜107、接触孔108和正面金属层，对所述正面金属层进行图形化形成所述主结的第一电极1091和终端场板1092。
所述沟槽隔离结构105的顶部表面和所述第一外延层102的顶部表面相平，所述层间膜107形成于所述沟槽隔离结构105和所述第一外延层102的顶部表面上。
所述接触孔108穿过所述层间膜107。
所述第一注入区103通过顶部对应的所述接触孔108连所述第一电极1091。
各所述场限环104通过顶部对应的所述接触孔108连接到对应的所述终端场板1092。现结合图2进行如下说明：
形成所述层间膜107。所述层间膜107为氧化层，通过淀积氧化物介质层并使介质层致密化形成所述层间膜107。
之后进行步骤S110、CT光刻及刻蚀；采用光刻工艺定义出所述接触孔108的形成区域，之后再刻蚀所述层间膜107形成穿过所述层间膜107的所述接触孔108的开口。
步骤S111、离子注入及退火。用于在所述接触孔108的开口的底部形成阱接触区。
步骤S112、正面金属层淀积。
步骤S113、金属光刻刻蚀。也即采用光刻定义加金属刻蚀工艺对所述正面金属层进行图形化形成所述主结的第一电极1091和终端场板1092。
步骤S114、正面钝化层光刻。在顶层的所述正面金属层形成之后，还需要形成钝化层，所述钝化层的材料包括氮化硅和聚酰亚胺，用于对所述半导体功率器件进行保护。之后、还需采用光刻定义加刻蚀工艺对所述钝化层进行图形化，在所述钝化层的开口区域形成顶层的所述正面金属层的引出区域。这样就完成顶层结构的制作。
步骤S115、电子辐照及退火。
之后，进行背面工艺，包括：
步骤S116、背面减薄，将所述半导体衬底101减薄到需要的厚度，背面注入N型杂质，通过低温退火或者激光退火形成场终止层，场终止层也作为背面电极区，由本发明实施例方法中，半导体功率器件为FRD，故背面电极区也为阴极区。同时确保表面杂质浓度足够高以便形成欧姆接触；在选用带有深背面扩散层的所述半导体衬底101时，可以不做背面杂质注入以及退火工艺。
步骤S117、背面金属，也即在所述背面电极区的背面形成背面金属层并由背面金属层组成的背面电极。通过溅射或者蒸发的方法淀积形成背面金属层，最后对其进行少子寿命控制工艺处理来改善二极管的反向恢复特性。
步骤S118、测试、划片。
本发明实施例通过在主结与场限环之间，场限环与场限环之间，及场限环与终止环之间嵌入一与场限环PN结深度相当的的绝缘硅化物的沟槽隔离结构，使PN结反向偏压时耗尽层与电场分布更平坦，同时使原先终止于硅基表面的电力线终止沟槽隔离结构的介质层，从而能使终端部分的击穿电压更接近主结部分的击穿电压，从而提高整个器件的击穿电压，改善快恢复二极管的反向特性。
本发明实施例方法进行对现有工艺进行更改，即仅需对现有形成于硅基表面的场氧化层的工艺进行改动来形成沟槽隔离结构即可实现，所以，本发明实施例方法能在现有的工艺能力条件下，能得到本发明实施例的器件结构，能提升快恢复二极管的反向击穿电压及反向漏电流，增加了器件的应用场景和加强了器件的可靠性。
本发明实施例器件结构简单，通过终端区域结构的优化，用较小FRD器件面积达到同样可靠稳定反向偏置性能(反向击穿电压及反向漏电流等)，减小FRD芯片的成本。
采用沟槽绝缘介质隔离替代硅衬底表面场氧化隔离，整个器件表面更平整，可提升后续金属介质层和金属层在强电场下的可靠性。
本发明实施例方法的制造工艺流程与现有通用的功率器件FRD工艺完全兼容，且无需增加掩膜层和特殊工艺，方案较易实现。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (16)

1.一种半导体功率器件的终端保护结构，其特征在于，半导体功率器件包括第二导电类型掺杂的第一注入区，所述第一注入区形成于第一导电类型掺杂的第一外延层的选定区域中，所述第一注入区和所述第一外延层形成主结；
终端保护结构环绕在所述主结周侧；
所述终端保护结构包括：
多个场限环，各所述场限环由第二导电类型掺杂的第二注入区组成；各所述场限环形成于所述第一注入区外侧的所述第一外延层中并呈环形结构，从所述第一注入区的外侧边缘向外各所述场限环的内侧边缘的半径依次增加；
在各所述场限环之间、最内侧的所述场限环和所述第一注入区之间以及最外侧的所述场限环外侧都形成有沟槽隔离结构，所述沟槽隔离结构由填充于第一沟槽中的介质层组成，所述第一沟槽形成于所述第一外延层中；
各所述场限环和所述第一外延层之间接触形成辅结；所述辅结的接触面为第一曲面；所述沟槽隔离结构从所述第一曲面的两侧对所述第一曲面进行限制，以降低所述第一曲面的面积、降低所述第一曲面两侧的拐角角度以及使所述第一曲面两侧的拐角位置位于所述第一外延层的顶部表面之下，从而在所述半导体功率器件反偏时防止各所述第一曲面两侧的拐角处的电力线集中并使电力线远离所述第一外延层的顶部表面，提高所述终端保护结构的反向击穿电压。
2.如权利要求1所述的半导体功率器件的终端保护结构，其特征在于，所述终端保护结构还包括：
由第一导电类型重掺杂区组成的截止环，所述截止环形成于最外侧的所述场限环之外的所述第一外延层中。
3.如权利要求1所述的半导体功率器件的终端保护结构，其特征在于：位于所述第一注入区的外侧边缘和最内侧的所述场限环的内侧边缘之间的所述沟槽隔离结构的内侧边缘和所述第一注入区的外侧边缘之间具有间距。
4.如权利要求2所述的半导体功率器件的终端保护结构，其特征在于：位于所述截止环的内侧边缘和最外侧的所述场限环的外侧边缘之间的所述沟槽隔离结构的外侧边缘和所述截止环的内侧边缘之间接触或者具有间距。
5.如权利要求2所述的半导体功率器件的终端保护结构，其特征在于：所述第一沟槽的底部表面和所述场限环的底部表面相平，以在所述半导体功率器件反偏时提高各所述辅结耗尽所形成的耗尽层的平坦性。
6.如权利要求2所述的半导体功率器件的终端保护结构，其特征在于，所述终端保护结构还包括：
层间膜、接触孔和正面金属层；
所述沟槽隔离结构的顶部表面和所述第一外延层的顶部表面相平，所述层间膜形成于所述沟槽隔离结构和所述第一外延层的顶部表面上；
所述接触孔穿过所述层间膜；
所述主结的第一电极以及终端场板由所述正面金属层图形化形成；
所述第一注入区通过顶部对应的所述接触孔连所述第一电极；
各所述场限环通过顶部对应的所述接触孔连接到对应的所述终端场板。
7.如权利要求6所述的半导体功率器件的终端保护结构，其特征在于：所述第一外延层形成于半导体衬底表面；
所述半导体衬底具有第一导电类型重掺杂，背面电极区由减薄后的所述半导体衬底组成；或者，所述背面电极区由减薄后的所述半导体衬底掺入第一导电类型重掺杂注入的杂质组成；
在所述背面电极区的背面形成有由背面金属层组成的背面电极。
8.如权利要求1所述的半导体功率器件的终端保护结构，其特征在于：所述半导体功率器件包括快速恢复二极管。
9.如权利要求1所述的半导体功率器件的终端保护结构，其特征在于：所述第一注入区和所述第二注入区的工艺结构相同或者所述第一注入区和所述第二注入区的工艺结构互相独立。
10.如权利要求1至9中任一权项所述的半导体功率器件的终端保护结构，其特征在于：第一导电类型为N型，第二导电类型为P型；或者，第一导电类型为P型，第二导电类型为N型。
11.一种半导体功率器件的终端保护结构的制造方法，其特征在于，包括如下步骤：
步骤一、提供具有第一导电类型掺杂的第一外延层，在所述第一外延层的选定区域中形成多个第一沟槽；所述第一沟槽位于终端保护结构的形成区域中；
在各所述第一沟槽中填充介质层形成沟槽隔离结构；
步骤二、在所述第一外延层的选定区域中进行第二导电类型离子注入形成第一注入区；所述第一注入区和所述第一外延层形成主结；
所述终端保护结构环绕在所述主结的周侧；
步骤三、在所述第一外延层的选定区域中进行第二导电类型离子注入形成多个第二注入区，各所述第二注入区分别形成一个场限环；
各所述场限环形成于所述第一注入区外侧的所述第一外延层中并呈环形结构，从所述第一注入区的外侧边缘向外各所述场限环的内侧边缘的半径依次增加；
所述沟槽隔离结构形成于各所述场限环之间、最内侧的所述场限环和所述第一注入区之间以及最外侧的所述场限环外侧；
各所述场限环和所述第一外延层之间接触形成辅结；所述辅结的接触面为第一曲面；所述沟槽隔离结构从所述第一曲面的两侧对所述第一曲面进行限制，以降低所述第一曲面的面积、降低所述第一曲面两侧的拐角角度以及使所述第一曲面两侧的拐角位置位于所述第一外延层的顶部表面之下，从而在所述半导体功率器件反偏时防止各所述第一曲面两侧的拐角处的电力线集中并使电力线远离所述第一外延层的顶部表面，提高所述终端保护结构的反向击穿电压。
12.如权利要求11所述的半导体功率器件的终端保护结构的制造方法，其特征在于：在步骤一完成后，步骤二或步骤三之前或之后，还包括：
进行第一导电类型重掺杂离子注入在最外侧的所述场限环之外的所述第一外延层中形成截止环。
13.如权利要求12所述的半导体功率器件的终端保护结构的制造方法，其特征在于：所述第一沟槽的底部表面和所述场限环的底部表面相平，以在所述半导体功率器件反偏时提高各所述辅结耗尽所形成的耗尽层的平坦性。
14.如权利要求13所述的半导体功率器件的终端保护结构的制造方法，其特征在于，还包括如下步骤：
形成层间膜、接触孔和正面金属层，对所述正面金属层进行图形化形成所述主结的第一电极和终端场板；
所述沟槽隔离结构的顶部表面和所述第一外延层的顶部表面相平，所述层间膜形成于所述沟槽隔离结构和所述第一外延层的顶部表面上；
所述接触孔穿过所述层间膜；
所述第一注入区通过顶部对应的所述接触孔连所述第一电极；
各所述场限环通过顶部对应的所述接触孔连接到对应的所述终端场板。
15.如权利要求11所述的半导体功率器件的终端保护结构的制造方法，其特征在于：所述半导体功率器件包括快速恢复二极管。
16.如权利要求11所述的半导体功率器件的终端保护结构的制造方法，其特征在于：所述第一注入区和所述第二注入区的工艺结构相同，步骤二和步骤三合并成在一起同时形成所述第一注入区和所述第二注入区；
或者，所述第一注入区和所述第二注入区的工艺结构互相独立，步骤二和步骤三分开进行。
CN202311218614.2A 2023-09-20 2023-09-20 半导体功率器件的终端保护结构及其制造方法 Pending CN117253903A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311218614.2A CN117253903A (zh) 2023-09-20 2023-09-20 半导体功率器件的终端保护结构及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202311218614.2A CN117253903A (zh) 2023-09-20 2023-09-20 半导体功率器件的终端保护结构及其制造方法

Publications (1)

Publication Number Publication Date
CN117253903A true CN117253903A (zh) 2023-12-19

Family

ID=89136327

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311218614.2A Pending CN117253903A (zh) 2023-09-20 2023-09-20 半导体功率器件的终端保护结构及其制造方法

Country Status (1)

Country Link
CN (1) CN117253903A (zh)

Similar Documents

Publication Publication Date Title
CN106876485B (zh) 一种集成肖特基二极管的SiC双沟槽型MOSFET器件及其制备方法
US9245963B2 (en) Insulated gate semiconductor device structure
US10847659B2 (en) Termination structure for insulated gate semiconductor device and method
US20210057557A1 (en) Igbt devices with 3d backside structures for field stop and reverse conduction
KR101955055B1 (ko) 전력용 반도체 소자 및 그 소자의 제조 방법
CN109713037B (zh) 一种绝缘栅双极性晶体管器件及其制备方法
US9941383B2 (en) Fast switching IGBT with embedded emitter shorting contacts and method for making same
CN110600537B (zh) 一种具有pmos电流嵌位的分离栅cstbt及其制作方法
US11380805B2 (en) Termination structure for insulated gate semiconductor device and method
JP2016502270A (ja) 改善されたトレンチ保護を有するトレンチベースデバイス
CN110970485A (zh) 载子注入控制快恢复二极管结构及制造方法
CN114823911A (zh) 集成高速续流二极管的沟槽碳化硅mosfet及制备方法
US11239352B2 (en) Self-aligned and robust IGBT devices
US10797182B2 (en) Trench semiconductor device having shaped gate dielectric and gate electrode structures and method
CN105789331A (zh) 半导体整流器件及其制作方法
CN111211168A (zh) 一种rc-igbt芯片及其制造方法
US20070262362A1 (en) Semiconductor device and manufacturing method thereof
CN219419037U (zh) 一种沟槽型碳化硅mosfet器件
CN108155230B (zh) 一种横向rc-igbt器件及其制备方法
CN116314302A (zh) 一种沟槽型碳化硅mosfet器件的制造方法
WO2019053204A1 (en) POWER SUPPLY PATTERN WITH HIGH CURRENT CAPACITY
CN117253903A (zh) 半导体功率器件的终端保护结构及其制造方法
CN117153863A (zh) 半导体功率器件的终端保护结构的制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination