CN1172256C - 有电平移位功能的寄存器及含该寄存器的半导体集成电路 - Google Patents

有电平移位功能的寄存器及含该寄存器的半导体集成电路 Download PDF

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Abstract

一种包括具有电平移动功能的寄存器(4)的半导体集成电路，还包括第一逻辑门电路(3、7)；第二逻辑门电路(5)，第一逻辑门电路位于寄存器(4)的输入侧，而第二逻辑门电路位于其输出侧，所述寄存器(4)接收并存储一低压驱动的第一逻辑门电路的低压输出信号并将该低压信号的电平变换成高压信号的电平，然后将该高压信号输出到高压驱动的第二逻辑门电路(5a)。利用这种半导体集成电路，可简单进行电路设计，并能实现半导体集成电路的低功耗化。

Description

有电平移位功能的寄存器及 含该寄存器的半导体集成电路
本发明是申请日为95年1月18日、申请号为95101330.0、发明名称为“逻辑合成方法及半导体集成电路”的发明专利申请的分案申请。
技术领域
本发明涉及用于从寄存器传送层(register transfer level)生成半导体集成电路的逻辑合成方法的改良，特别是涉及用这种方法所得到的低功耗的具有电平移位功能的寄存器及具有该寄存器的半导体集成电路。
背景技术
目前，在半导体集成电路的设计中，用寄存器传送层(以下简称为RTL)的功能记述来表示作为开发对象的半导体集成电路，并用此RTL记述来进行逻辑合成，这样，就采用了生成要开发的半导体集成电路的顺序设计。
图24给出了现有技术的RTL记述。图25给出了应用RTL记述由逻辑合成所生成的逻辑电路(半导体集成电路)。
图24的RTL记述是在功能层明确规定了多个寄存器间数据传送的一种记述。在该图的RTL记述中，r1、r2、r3、r4为寄存器，func1、func2、func3、func4为上述寄存器间组合电路的功能的记述，assign语句和always语句是记述各寄存器与各组合电路的连接关系的语句。
由图24的RTL记述合成逻辑电路时，通过给出面积或速度的制约条件，用面积和速度的折衷(trade-off)曲线来决定电路、
在由述RTL记述生成的图25所示的逻辑电路中，101、103、105和107是用逻辑合成把明示于上述RTL记述中的寄存器r1、r2、r3、r4进行了变换(映射)后的触发电路，它们直接与示于上述图24的RTL记述中的寄存器r1、r2、r3、r4相对应。108是时钟缓冲器。100、102、104和106是与图24的RTL记述中的func1、func2、func3、func4相对应的组合电路(组合逻辑电路)。上述组合电路100、102、104和106是从图24的RTL的功能记述出发作为面积和速度折衷曲线上的一个电路而进行了变换后的电路。
如假定工作频率为f，负载电容为C，电压为V，则半导体集成电路的功耗P可用下式来表示：
P＝f·C·V2
所以，降低半导体集成电路的功耗有降低工作频率f、减小负载电容C和降低电源电压V三种方法，而且降低电源电压时降低功耗的效果最好。
但是，若将电源电压设置得低，则在构成逻辑电路的多个路径中具有最大延迟时间的关键路径的延迟时间也要增大。
特开平5-299624号公报公开了一种逻辑门电路，其中的多数个不需以高速操作的逻辑门电路用低电压源驱动，其余的需要高速操作的逻辑门电路用高电压源驱动。但是，上述日本专利申请没有公开在使用低压电源和高压电源这两种电压源时考虑到关键路径的问题。
当从以上述那样低电压源驱动的低速工作型的逻辑门电路向以高电压源驱动的高速工作型的逻辑门电路传送数据时，例如特开平5-67963号公报所公开的那样，就需在此两个逻辑门电路之间配置电平变换电路以便把用低电压源驱动的逻辑门电路的输出电平变高。但是，示于上述图25的各个组合电路是由例如示于图26或图27的那种多个逻辑门构成的电路，故在该图的组合电路中，若假定关键路径为图中粗线所示的路径，则在用高电压源驱动这一关键路径时就必须在各图中以符号○所表示的多个位置(此位置的数目在图26中为8处，在图27中为12处)上判断且配置电平变换电路。在集成度高的半导体集成电路中，组合电路的数目极其多，同时，构成各组合电路的逻辑门电路的数目也极多。因而，在集成度如此高的半导体集成电路中，在具有关键路径的一个组合电路里，需要电平变换电路的位置的数目将变得很多，而具有关键路径的组合电路的数目也很多。所以，整个集成电路中所需电平变换电路的数目将变成一个庞大的数字。结果，在集成度高的半导体集成电路的设计中，虽然可以用极少的组合电路来判断需设电平变换电路的位置且配置所需的电平变换电路，但在整个半导体集成电路中判断上述电平变换电路的配置位置既繁杂又麻烦，还要很长的时间，故设计工作非常复杂。
发明内容
本发明的目的在于提供一种具有电平移位功能的寄存器。
本发明的另一个目的是提供一种低功耗的半导体集成电路，它包括具有电平移位功能的寄存器。
换句话说，本发明试图利用公开号为5-299624号日本专利申请的技术来降低半导体集成电路的总的功率消耗，其方法是仅利用高压驱动构成关键路径的逻辑门电路，而不增加关键路径的延迟时间。
为了实现上述目的，本发明着眼于以下两点。第1，如图25所示，半导体集成电路由多个寄存器和位于各寄存器之间的多个组合电路组成，所以，如果在寄存器上配置电平变换电路，则无需在多个组合电路的各个位置(即在用高电压源驱动关键路径的情况下需进行电平变换的位置)上逐个配置电平变换电路，从而可以减少电平变换电路的配置位置数。第2，如上所述，如果在寄存器中配置电平变换电路，则在用此电平变换电路传送数据的组合电路中，虽然有必要用高电压源驱动该组合电路整体，但在半导体集成电路中，存在于关键路径中的逻辑门的数目约占构成整个集成电路的逻辑门数的5％，故具有关键路径的组合电路数在组合电路总数中所占的比率很小，因此，即使是用高电压源驱动具有关键路径的组合电路也不会明显招致功耗的增大。
本发明提供了一种具有电平移位功能的寄存器，该寄存器接收并存储一低压输出信号，并将该存储的低压信号的电平变换成高压信号的电平，然后输出该高压信号，所述寄存器包括：用低电压源作为其电压源的数据暂存器；以及用高电压源作为其电压源的电平变换器，它将数据暂存器的低压输出信号变换成高压输出信号的电平。
本发明的一种半导体集成电路包括：一具有电平移位功能的寄存器，该寄存器接收并存储一低压输出信号，并将存储的低压信号的电平变换成高压信号的电平，然后输出该高压信号；所述具有电平移位功能的寄存器包括：用低电压源作为其电压源的数据暂存器；以及用高电压源作为其电压源的电平变换器，它将数据暂存器的低压输出信号变换成高压输出信号的电平；以及用低电压源作为其电压源的时钟馈给装置，它将一时钟馈送给所述具有电平移位功能的寄存器。
本发明的另一种半导体集成电路，包括：由低电压源驱动的第一逻辑门电路；由高电压源驱动的第二逻辑门电路；以及寄存器，所述第一逻辑门电路位于其输入侧，而所述第二逻辑门电路位于其输出侧，其中，寄存器是具有电平移位功能的寄存器，它接收并存储第一逻辑门电路的低压输出信号，并将该存储的低压信号的电平变换成高压信号的电平，然后，把该高压信号输出到第二逻辑门电路；所述寄存器包括：用低电压源作为其电压源的数据暂存器；以及用高电压源作为其电压源的电平变换器，它将数据暂存器的低压输出信号变换成高压输出信号的电平。
由于在这里用高电压源驱动具有关键路径的所有组合电路，故可以把该关键路径的时间延迟抑制到不超过设计上容许的延迟上限值。另外，由于在位于具有关键路径之组合电路的前级的寄存器中配置有电平变换电路，故和用高电压源仅驱动关键路径的情况相比，可以减少必须的电平变换电路的数目，因而使半导体集成电路的设计变得极其容易。而且，即使是用高电压源驱动具有关键路径的所有组合电路，由于从组合电路全体来看，具有该关键路径的组合电路的数目很少，故可以把功耗的增加抑制得很少。另一方面，因为用低电压源驱动大量的无关键路径的组合电路，故功耗显著降低。结果可以使整个半导体集成电路的低功耗化。
附图说明
图1是图像处理***的整体概略构成图。
图2是半导体芯片的整体概略构成图。
图3给出了本发明的实施例中半导体集成电路的多个寄存器与多个组合电路的连接关系。
图4是没有电平变换电路的触发电路的结构图。
图5是有电平变换电路的触发电路的结构图。
图6(a)示出了电平变换电路的具体的结构。
图6(b)示出了电平变换电路的另一种具体的结构。
图7是无电平变换电路的锁存电路的结构图。
图8是有电平变换电路的锁存电路的结构图。
图9示出了逻辑合成装置的整体概略结构。
图10给出了硬件记述语言。
图11示出了网络表(Net List)。
图12给出了示意电路图。
图13给出了半导体集成电路的逻辑合成方法。
图14示出了半导体集成电路的另一种逻辑合成方法。
图15示出了图13的逻辑合成法的变形例。
图16示出了图14的另一种逻辑合成法的变形例。
图17(a)是在第1工序中把第1组合电路变换为第2组合电路的图。
图17(b)是在第2工序中把第1组合电路再变换为第2组合电路的说明图。
图17(c)为在第2工序中起因于向第2组合电路的再变换而把第1组合电路再变换为第2组合电路的说明图。
图17(d)是把寄存器变换为具有电平变换电路的触发电路的图。
图18示出了待开发的另一种半导体集成电路。
图19是无电平变换电路的扫描触发电路的结构图。
图20是有电平变换电路的扫描触发电路的结构图。
图21是无电平变换电路的另一种扫描触发电路的结构图。
图22是有电平变换电路的另一种扫描触发电路的结构图。
图23(a)、图23(b)分别示出了现有技术和本发明的实施例中半导体集成电路的信号传输延迟和具有该延迟的组合电路的个数的分布情况。
图24示出了寄存器传送层的记述。
图25示出了现有技术的半导体集成电路的逻辑电路。
图26示出了在任意的半导体集成电路中用高电压源仅驱动关键路径时电平变换电路的配置位置。
图27示出了在另一种任意的半导体集成电路中用高电压源仅驱劝关键路径时电平变换电路的配置位置。
具体实施方式
以下，依照附图来说明有关本发明的各最佳实施例。
图1示出了具有本发明半导体集成电路的图像处理装置A的整体结构。在该图中，10为将来自外部的信号进行模/数变换的A/D转换器，11为通用DRAM。12是本发明的半导体集成电路，该第1个半导体集成电路在从上述DRAM11取出数据或使之存储数据的同时进行图像处理。13是控制上述第1半导体集成电路12的通用的进行控制的微处理器。14为从上述第1半导体集成电路12接收信号然后再进行图像处理的第2半导体集成电路。
另外，15是配置在外部的、例如3V的高电压源。16是同样地配置在外部的例如2V的低电压源。图中的图像处理装置A具有连接到前述高电压源15上去的高压布线17和连接到上述低电压源16上去的低压布线18。为求得图像处理装置A的低功耗化，低电压源16作为用于进行图像处理的第1和第2半导体集成电路12、14的电压源，低压布线18的低电压仅供给第1和第2半导体集成电路12、14。另一方面，高压布线17的高电压供给其他的通用电路10、11、13。各电路10-14之间的接口电压必须为高电压，故高压布线17的高电压也供给用于进行图像处理的两个半导体器件12、14。
前述低电压源16也可以是将高压布线17的电压用内部晶体管使之降压(仅降低其阈值电压的大小)后的内部低电压。其构成已登载于例如特开平4-96369号公报，故其细节从略。这种情况下，不再需要配置于外部的低电压源16。
图2示出了用于前述图像处理的第1半导体集成电路12的内部结构。在该图中，20为芯片，21…为配置在前述芯片20***的多个输入/输出焊盘。22为除去前述多个输入/输出焊盘21…的配置区域之外的内部核心部分，在上述内部核心部分设有5个功能块A-E。上述功能块A-D是各自进行不同运算的运算处理电路，功能块E例如是ROM、RAM等的小容量的存储单元部分。
在前述用于进行图像处理的第1半导体集成电路12中，本发明对前述内部核心部分22中用前述存储单元部分构成的功能块E以外的功能块A-D均可适用。
图3示出了前述第1半导体集成电路12的任意一个功能块(例如A)的逻辑电路图。
图中的功能块(半导体集成电路的一部分)示出了根据前述图24的RTL记述进行了逻辑合成的逻辑电路。在该图中，2、4、6、8分别是构成前述图24的RTL记述的寄存器r1、r2、r3、r4的触发电路。1、3、5、7分别是构成前述图24的RTL记述的组合电路func1、func2、func3和func4且位于各寄存器r1-r4之间或前级的组合电路。在图3中，为了使说明简单起见，各组合电路的输出仅仅输入到次级触发电路中，但有时也把信号传送到其它组合电路上去。
前述触发电路2、6、8是从前述2V的低电压源16作为电压源的2V***，剩下的触发电路4是以2V的低电压源16和3V的高电压源15这两个电源为电压源的2V/3V***。前述2V/3V***的触发电路4如后所述有电平变换电路，而2V***的触发电路2、6、8没有电平变换电路。再者，前述组合电路1、3和7是以2V的低电压源16为电压源的2V***的组合电路(第1组合电路)，剩下的组合电路5，由于要求高速动作，所以是以3V的高电压电源15为电压源的3V***的组合电路(第2组合电路)。
还有，9是以2V的低电压源16为电压源的2V***的时钟缓冲器(提供时钟的电路)，它向前4个触发电路2、4、6、8提供时钟。
前述2V***中没有电平变换电路的触发电路2、6、8的构成示于图4。在该图中，30是接受外部信号D的主锁存器，31是串接于上述主锁存器30输出一侧、且输出互补的两个信号的从属锁存器。由串联连接的主锁存器30和从属锁存器31构成数据暂存器36。32是连于前述从属锁存器输出一侧的输出缓冲器。33是连于前述从属锁存器输出一侧的输出缓冲器。33是用从外部输入的时钟CLK产生互补的内部时钟CL、NCK的内部时钟产生电路(时钟供给电路)，这些电路30-33是以2V的低电压源11为电压源的2V***。
具有前述2V/3V***的电平变换电路的触发电路4的构成示于图5。该触发电路4具备有结构和示于图4的2V***的触发电路2相同的、串联连接的主锁存器30和从属锁存器31及内部时钟产生电路33，同时还具有以3V的高电压源15为电压源的输出缓冲器34和介于前述从属锁存器31与前述输出缓冲器34之间的电平变换电路35。上述电平变换电路35是2V/3V***。2V***的从属锁存器31的互补信号间的电位差虽然是低电压(2V)，但却具有输入此低电压信号并将其变换成互补信号间的电位差为高电压(3V)的高电压信号而输出的功能。
前述电平变换电路35的具体构成示于图6(a)和(b)。在图6(a)的电平变换电路35中，40和41是PMOS型晶体管，42和43是NMOS型晶体管，一侧的PMOS晶体管40和一侧的NMOS晶体管42串接，而另一侧的PMOS晶体管41和另一侧的NMOS晶体管43串接。这两组串接电路分别被配置于3V的高电压源15和地之间。前述一侧的PMOS型晶体管40的栅极连到非串接一侧的NMOS型晶体管43的漏极上，另一侧的PMOS型晶体管41的栅极被连接到NMOS晶体管42的漏极。互补输出从各个NMOS晶体管42、43的漏极取出。采用上述构成时，PMOS型晶体管40和NMOS型晶体管42、PMOS型晶体管41和NMOS型晶体管43分别起着倒相器的作用。就是说，当用图5的从属锁存器31的互补输出给一侧的NMOS型晶体管43的栅极供以2V的低电压、同时给另一侧的NMOS型晶体管42的栅极供以0V时，则在NMOS型晶体管43开通的同时，NMOS型晶体管42关断。与此相伴，在PMOS型晶体管40开通的同时另一侧的PMOS型晶体管41关断，所以，将一侧NMOS型晶体管42的漏极连接到3V的高电压源15上、同时另一侧的NMOS型晶体管43的漏极接地，就得到了3V的高电位差的互补输出。在图6(a)的构成中，可以把图5的从属锁存器31的互补输出从2V的低电压电平变换为3V的高电压，而不会有穿通电流从3V的高电压源15流向2V的低电压源16，以及从3V的高电压源15流向0V(接地)。
图6(b)示了和前述不同的另一种具体构造的电平变换电路35′。该图的电平变换电路35′不配置前述图6(a)的电平变换电路35的两个NMOS型晶体管42、43，而代之以配置两个CMOS型倒相器45、46。这两个CMOS型倒相器45、46分别由一个PMOS型晶体管47、49与一个NMOS型晶体管48、50串联连接而成。两个CMOS型倒相器45、46的输入端子(即串联相接的PMOS型和NMOS型的两晶体管47、48和49、50的两个栅极)上输入有图5的从属锁存器31的互补输出信号。一侧的CMOS型倒相器45的输出端子(即PMOS型晶体管47与NMOS型晶体管48的连接点被连接到不与CMOS型晶体管45串联连接的PMOS型晶体管41的栅极，另一侧的CMOS型倒相器46的输出端子被连接到不与CMOS型倒相器46串联连接的PMOS型晶体管40的栅极。两个CMOS型倒相器45、46的输出是电平变换电路35′的互补输出。采用以上的构成，可以把图5的从属锁存器31的互补输出从2V的低电压电平变换为3V的高电压而不会有穿通电流从3V的高电压源15流向2V的低电压源16，以及从3V的高电压源15流向接地电位。再有，构成CMOS型倒相器45、46的PMOS型晶体管将抑制在过渡状态下从3V的高电压源15流向接地的穿通电流。
就如从以上的说明了解到的那样，在图3的半导体集成电路中，在其输入和输出中都具有2V***组合电路1、3的触发电路2由低电压的2V***构成；输入端有2V***的组合电路3且输出端有3V***的组合电路5的触发电路4由低电压/高电压***(2V/3V***)构成；输入端有3V***的组合电路5且输出端有2V***的组合电路7的触发电路6由低电压的2V***构成。
在以上的说明中，用触发电路构成寄存器r1、r2、r3、r4，但也可以不用这种触发电路而用锁存电路代替。所述锁存电路的具体结构示于图7和图8。图7示出了低电压的2V***的锁存电路51。图7的锁存电路51是无电平变换电路的锁存电路，它具有输入并锁存一个信号D以获得互补输出的锁存器(数据暂存器)52和连接于上述锁存器52的输出一侧的输出缓冲器53，以及从外部时钟G生成内部时钟NG并将此内部时钟NG输出到前述锁存器52的内部时钟产生电路53，同时，也把外部时钟G提供给前述锁存器52。以上的电路52-54是以2V的低电压源16为电压源的2V***。图8示出了低电压/高电压***(2V/3V***)的锁存电路51′。图8的锁存电路51′是有电平变换电路的锁存电路，其结构和前述低电压的2V***的锁存电路相同，具备有以2V的低电压源16为电压源的锁存器52和内部时钟产生电路54、以3V的高电压源15为电压源的输出缓冲器5，以及介于前述锁存器52和前述输出缓冲器55之间并把输入信号从低电压(2V)电平变换为高电压(3V)的电平变换电路56。此电平变换电路56的具体构成和示于图6(a)或(b)的具体结构一样。
下面，参照图9的逻辑合成装置和图13及图14的流程图来说明基于逻辑单元的连接信息逻辑合成示于图3的半导体集成电路的逻辑合成方法的算法。
图9示出了逻辑合成装置60的整体概略构成。在该图中，61是读入单元，62是翻译单元，63是最佳化处理单元，64是单元电路分配部分，65是时序验证单元，66是电路图产生单元，67是输出单元。前述读入单元61输入示于前述图24或图10的RTL记述(硬件记述语言)和示于图11的网络表，该网络表基于前述RTL记述用逻辑单元的连接信号层明确地规定了寄存器间的信号传送关系，或者输入将前述网络表图形化了的示于图12的电路简图。前述翻译单元62把从读入单元读入的RTL记述变换成状态转换图、布尔代数表示法，时序图和存储器的类型、位数和字数等存储器的规格。
前述最佳化处理单元63有63a、63b、63c、63d和63e 5个部分。63a是把所得到的状态转换图进行优化的状态转换图最佳化处理单元。63b是生成对应于最佳化状态转换图的电路(状态机(state machine))的状态机生成单元。63c是把已得到的时序图进行编译的时序图的编译器。63d是基于所得到的存储器的规格合成存储器的存储合成单元。63e是依据上述被编译后的时序图和已进行合成的存储器来合成接口单元的接口单元合成部分。此外，最佳化处理单元63有逻辑最佳化单元63f，它在向读入单元61的输入为RTL记述的情况下，依据前述所得到的状态机、布尔代数表示法和已合成的接口单元进行逻辑优化并产生被优化了的逻辑单元电路的连接信息，而当送往读入单元的输入是网络表或电路简图时，优化被输入的网络表或电路简图的逻辑，并产生优化了的逻辑的连接信息。
另外，前述输出单元67把示出上述图3的逻辑电路的网络表或将此表图形化了的逻辑电路(Schematic)输出到外部。
本发明与示于上述图9的单元分配部分64有关。下面，依据图13的流程图来说明由此单元分配部分64进行的单元电路的分配(单元变换)处理，即依据由前述逻辑最佳化单元63f所得到的单元连接信息来逻辑合成示于图3的半导体集成电路的算法。此外，在图13中，概括地描述了本发明的特征部分。
在同图中，启动后，在步骤S1-S4(第1工序)中，把信号传输延迟低于设计上的延迟上限值的组合电路合成为以2V的低电压源16为电压源的第1组合电路。反之，把信号传输延迟超过了设计上的延迟上限值的组合电路合成为以3V的高电压源15为电压源的第2组合电路。
前述第1工序在本实施例中如下述那样进行。即首先在从前述逻辑最佳化单元63f读入了单元的连接信息之后，在步骤S1用低电压(2V)***的触发电路和组合电路的各个信号的传输延迟，对每一信号传输路径估算从任意一个触发电路的时钟输入到下级触发电路的数据输入的信号传输路径上的信号传输延迟。这种信号传输延迟的估算要这样进行：先抽出比如有关所用逻辑(AND电路，NOR电路和NOT电路等)的信息，例如逻辑的种类、输入数和逻辑的级数，然后依据与此逻辑有关的信息和单元电路的工艺技术等等计算把该各逻辑变换为单元时的信号传输延迟，并进行推算。接着，在步骤S2判断信号传输延迟的估算结果是否低于设计上的上限值。如果发现估算结果低于上限值，就在步骤S3把至少具有一个设在信号传输路径上的逻辑门电路的组合电路变换为贮存在低电压(2V)的逻辑单元库(以下记为Lib)中的第1组合电路。若估算结果超过上述设计的上限值，就在步骤S4把至少具有一个设在信号传输路径上的一个逻辑门电路的组合电路变换为贮存在高电压(3V)逻辑单元库Lib中的第2组合电路。
接着，在步骤S5和S6(第2工序)进行下述处理。在步骤S5中确定是否存在着这样的设置形式，即，2V组合逻辑电路的输出将变成3V组合电路的输入。若步骤的结果是“是”，就在步骤S6进行再次变换，使组成前述2V***的组合电路(第1组合电路)的为一个或多个2V逻辑门电路的全部或部分被一个或多个3V Lib的组合电路(第2组合电路)置换。所述2V组合电路至少包括一个输出信号到3V组合电路去的逻辑门电路。其中，如果有一个或多个位于把信号输出到3V组合电路去的逻辑门电路之后的逻辑门电路，这一个或多个逻辑门电路以后被包括进去。如果步骤S5的结果是“否”，就不需要用3V逻辑门电路置换2V逻辑门电路。
之后，由于在寄存器中位于其输入一侧和输出一侧的组合电路的电压***已经用前述的逻辑合成确定下来，所以在步骤S7-S9(第3工序中)要进行下述处理。即检查各寄存器是否把电位从低电压(2V)的输入电平变换成高电压(3V)的输出。在进行电平变换时，在步骤S8将该电平变换寄存器(触发电路或锁存电路)变换为图5的2V/3V***的触发电路或者图8的2V/3V***的锁存电路。在不进行电平变换时，就在步骤S9把该不进行电平变换的寄存器变换为图4的2V***的触发电路或者图7的2V***的锁存电路。
图14示出了示于上述图13的逻辑合成法的变形例。在图13的逻辑合成方法中，在第1工序中估算信号传输延迟，并根据此估算结果把组合电路变换成低电压(2V)的组合电路或者高电压(3V)的组合电路。在本变形例中，先在步骤S10变换成2V Lib的组合电路(第1组合电路)，然后，在步骤11判断前述合成的结果是否低于设计上的延迟上限值，并仅在超过了延迟上限值的情况下才在步骤S12进行再次变换，以用3VLib的第2组合电路置换前述合成后的2V Lib的第1组合电路。由于本变形例的第2工序和第3工序和前述逻辑合成法相同，故省去说明。
图15示出了把示于前述图13的逻辑合成的算法进一步具体化了的变形例。以下，就图13不同的部分来说明图15的逻辑合成的算法。在第1工序中追加了步骤S13。步骤S13是在步骤S2中当信号传输延迟的估算结果超过上限值的情况下，预先抽出超过了该上限值的全部低电压(2V)Lib的第1组合电路的一个步骤。步骤S13之后，在步骤S4把前述抽出的第1组合电路变换为高电压(3V)Lib的第2组合电路。另外，在第2工序中追加了步骤S14。此步骤是在步骤S5中在混合存在着2V***的组合电路(第1组合电路)和3V***的组合电路的情况下，预先把该混合存在着的2V***的组合电路(第1组合电路)全部抽出的步骤。此步骤S14之后，在步骤6，把前述已抽出的第1组合电路再次变换成高电压(3V)Lib的组合电路(第2组合电路)。另外，在第2工序中，在前述步骤6把第1组合电路再次变换为第2组合电路之后，追加了退回步骤5的算法。考虑到起因于在前述步骤6进行的向3V组合电路的变换有时会重新产生2V组合电路与3V组合电路的混合存在，上述算法反复进行下述过程：在步骤5中判断是否存在这种混合，并在存在这种混合时，再次在步骤S14和S6中抽出存在着这种混合的2V组合电路和把这些已抽出的第1组合电路再度变换为高电压(3V)Lib的第2组合电路。
另外，图16示出了一种变形例，该例把示于前述图14的逻辑合成的算法的一部分更具体化了。本变形例也和前述图15一样，在第1工序中追加了步骤15，作用是在信号传输延迟超过了上限值时(步骤S11)，预先抽出超过该上限值的全部低电压(2V)Lib的第1组合电路。同时在第2工序中追加了步骤16，用于在混合存在着2V组合电路和3V组合电路时(步骤S5)预先抽出全部这种混合存在着的2V***的第1组合电路，同时，在此第2工序中，考虑到有时因向3V***的组合电路的再次变换(步骤6)而重新产生2V组合电路和3V组合电路混合存在的情况而追加了返回步骤5的算法，用于在步骤6的处理之后判断是否存在这种混合。
如前所述，在发现某些第1组合电路的信号传输延迟时间超过了设计上限值时，把这些第1组合电路变换成图17a中用阴影线画出来的第2组合电路之后，把在这些第1组合电路中的2V逻辑门电路再次变换成组成图17b中用阴影线表示的第2组合电路的3V逻辑门电路。如果这种再变换产生出一个新的2V组合电路与3V组合电路的混合状态，就把该第1组合电路的2V逻辑门电路重新变换成组成图17C中用阴影线表示出的第2组合电路的3V逻辑门电路，以消除这种状态。之后，就在各个触发电路把电位从低电压(2V)的输入变为高电压的(3V)输出时，将该进行电平变换的触发电路变换成图7d中用阴影线示出的2V/3V***的触发电路。
图18示出了把前述图13的逻辑合成方法应用于和前述图3的半导体集成电路不同的另一种结构的半导体集成电路的实施例。
该图是把用于扫描测试的触发电路用作寄存器的一种半导体集成电路。扫描触发电路80、81、82、83和84是2V/3V***的扫描触发电路。其他的扫描触发电路是2V***的扫描触发电路。
2V***的无电平变换电路的扫描触发电路的构成示于图19。该图的扫描触发电路是在示于前述图4的低电压(2V)***的触发电路的结构上加上了多路开关90。上述多路开关90以2V的低电压源16为电压源并用控制信号SE选择输出两个数据D和DT中的任意一方。用此多路开关90所选择的数据被送往主锁存器30。对其他的构成来说，在与示于图4的触发电路的构成相同的部分上标以相同的符号并略去说明。
图21给出了另一种结构的2V***的扫描触发电路。该图的2V***的扫描触发电路具有加在前述图4示出的触发电路的构成上的数据输入选择电路91。上述数据输入选择电路91在主锁存器用外部时钟CLK输入数据D时，禁止另一数据DT的输入，主锁存器30禁止数据D的输入时，另一数据DT用另一时钟CLKT输入并输出到前述主锁存器30。在该图中，92为内部时钟产生电路。它输入上述两种外部时钟CLK和CLKT并产生两种内部时钟CKL和NCK，把此内部时钟CK、NCK输出到主锁存器30和从属锁存器31。
图20示出了2V/3V***的扫描触发电路。该具有电平变换电路的扫描触发电路具有与图19的2V***的扫描触发电路的主锁存器30、从属锁存器31、内部时钟产生电路33和多路开关90相同的电路，同时具有以3V的高电压源为电压源的输出缓冲器95和2V/3V***的电平变换电路96。上述2V/3V***的电平变换电路96介于从属锁存器31和输出缓冲器95之间。2V/3V***的电平变换电路96的具体构成和前图6(a)或图6(b)的相同。
图22示出了另外一种2V/3V***的扫描触发电路。该无电平变换电路的扫描触发电路具有和前述图21的2V/3V***的扫描触发电路的主锁存器30、从属锁存器31、内部时钟产生电路92及数据输入选择电路91相同的电路，同时还具有以3V的高电压源为电压源的输出缓冲器97和2V/3V***的电平变换电路98。上述2V/3V***的电平变换电路98介于从属锁存器31和输出缓冲器97之间。2V/3V***的电平变换电路98的具体构成与前述图6(a)或图6(b)的构成相同。
下面说明逻辑合成前述图18的半导体集成电路的方法。假定组合电路86、87、88具有关键路径。依据前述图13的逻辑合成方法的算法，在组合电路的最初的变换阶段(第1工序)，组合电路86、87和88被变换成3V Lib的组合电路(第2组合电路)，其它的组合电路被变换成2V Lib的组合电路(第1组合电路)。
其次，在组合电路的再变换阶段(第2工序)，组合电路89被重新变换为3V Lib的组合电组。其次，在寄存器(触发电路)的变换阶段(第3工序)，把触发电路80、81、82、83和84变换成2V/3V***的触发电路并把其它的触发电路变换成2V***的触发电路。
前述这样产生的图18的集成电路虽然混合存在着2V的低电压***的逻辑Lib和3V的高电压***的逻辑Lib，但各组合电路的电压源是2V的低电压源16或者是3V的高电压源15的二者之一，所以从2V的低电压向3V的高电压的电平变换要用2V/3V***的扫描触发电路内的电平变换电路进行。
前述图18的半导体集成电路具有在图中用虚线表示的8条扫描链路，用于在扫描测试模式时使信号不经由组合电路仅仅经由多个扫描触发电路传送。例如在连接到输入Si3的扫描链路上，2V/3V***的扫描触发电路81和通常模式时一样进行从2V的低电压向3V的高电压的电平变换。该扫描触发电路81的次级扫描触发，电路99则进行从高电压(3V)向低电压(2V)的电平变换。因而，即使是应用示于图20或者图22的扫描触发电路，在信号传输路径与通常的路径(即经由组合电路的路径)不相同的扫描测试模式时，也可以进行2V的低电压***和3V的高电压***混合存在的本发明的半导体集成电路的扫描测试。
此外，在以上的说明中，把本发明应用于在芯片20的内部核心22内形成的构成除存储单元E之外的功能块A，但对于其它的功能块B-D也同样可以应用。不言而喻，在构成除存储单元E之外的多个功能块A-D相互之间，同样可以应用本发明。
因而，采用本实施例的逻辑合成方法，假定具有关键路径的整个组合电路是3V的高电压***，由于在其前级的寄存器内配置有电平变换电路，所以在具有关键路径的组合电路内，就像用高电压源仅驱动关键路径时那样，不必一个一个地判断在该具有关键路径的组合电路内配置多个电平变换电路的位置，同时，可以减少必要的电平变换电路的个数，使半导体集成电路的设计变得极其容易。而且，尽管具有关键路径的组合电路整体都用3V的高电压源15驱动，但这种具有关键路径的组合电路的个数与半导体集成电路所具备的组合电路的个数相比数量极少，故可以抑制消耗电流的增大。另一方面，由于没有关键路径的所有组合电路都用2V的低电压源16驱动，故作为半导体集成电路整体，消耗电流可以作得不大，因而可以实现低功耗化。
下面，对图3的本实施例的半导体集成电路与图25的现有技术的半导体集成电路进行比较。在图25的现有技术的半导体集成电路中，含各组合电路100、102、104和106的信号传输延迟如图所示那样为6ns，12ns、18ns和8ns，并设触发电路从时钟输入时刻到数据输出时刻延迟时间的2ns，则因为组合电路的最大延迟是组合电路104的18ns，所以图25的电路的最高工作频率将变成
1000/(2+18)＝50MHz
另一方面，由于图3的本实施例的半导体集成电路的电压***(3V)是和现有技术一样具有关键路径的组合电路5的延迟时间，故延迟时间和现有技术相同为18ns。由于无关键路径的组合电路1、3和7使用的电源电压从3V的高电压降低为2V的低电压，故其延迟时间伴随着逻辑单元的延迟时间的增大而变大。还有，在图3的半导体集成电路中假定设计上的延迟时间的上限为20ns，而与3V的高电压源相对的2V的低电压源下单元的延迟时间将变为1.5倍。无关键路径的组合电路1、3和7的最大延迟时间将小于或等于具有关键路径的组合电路5的延迟时间(18ns)。
在本发明中提供了2V的低电压源16和3V的高电压源15这两个电源。没有关键路径的组合电路3和有关键路径的组合电路5各有一个18ns的信号传输延迟时间，并且，从触发电路2和4接收一个时钟输入的时刻到输出数据的时刻的传播延迟时间为2ns，故本实施例的半导体集成电路的最高工作频率变为：
1000/(2+18)＝50MHz
即使是用2V的低电压源16驱动组合电路3和5，也可以得到与现有技术的半导体集成电路相同的最高工作频率。
图23给出了在图3的本实施例的半导体集成电路和图5的现有技术的半导体集成电路中，从触发电路的时钟输入时刻到次级触发电路的数据输入时刻的延迟，即把寄存器和组合电路的延迟时间加起来的信号传输延迟的分布。同图(a)是现有技术的3V电压***的半导体集成电路的延迟分布，同图(b)是本实施例的2V***和3V***混合存在的半导体集成电路的延迟分布。在现有技术的半导体集成电路中，当仅把电源电压从3V的高电压***变为2V的低电压***时，最大延迟时间将从20ns变为30ns，将超过关键路径延迟时间设计上的延迟上限。对此，在图3的本实施例的半导体集成电路中，仅把其延迟时间超过20ns的有关键路径的组合电路变换为3V的高电压***，其它的无关键路径的组合电路为2V的低电压***，所以可以满足设计上的延迟上限值20ns。同图(b)给出了此时的延迟分布。
下面，比较在现有技术的半导体集成电路和本发明的半导体集成电路中的功耗。假定现有技术的半导体集成电路的功耗为P，电源为3V的高电压源和2V的低电压源的两个电源，以及电路全体中关键路径所占比率为10％、本发明的2V/3V***的触发电路因与现有技术的触发电路的电路构成不同而形成的功耗增大量为10％，则本发明的半导体集成电路的功耗如下式所示，
[P×(2/3)]2×0.9+P×1.1×0.1＝P×0.51
功耗被消减了49％之多。
另外，在上述条件下，若假定在电路全体中关键路径所占比率为5％，则本发明的半导体集成电路的功耗如下式所示，
[P×(2/3)]2×0.95+P×1.1×0.05＝P×0.48
功耗被削减了52％之多。
接下来，比较现有技术的半导体集成电路和本发明的半导体集成电路的电路规模。
若假定现有技术的半导体集成电路的电路规模为S、半导体集成电路中触发电路所占比率为20％及半导体集成电路中关键路径所占比率为10％，并设本发明的2V/3V***的触发电路因与现有技术的触发电路的电路构成不同而使形成的面积增量为10％，则本发明的半导体集成电路的电路规模将变为如下式那样：
S×0.8+S×0.18+S×1.1×0.02＝S×1.002
电路规模的增加不大于0.2％。
另外，在上述条件下，假定关键路径在整个电路中所占比率为5％，则本发明的半导体集成电路的电路规模如下式所示，将变成：
S×0.8+S×0.19+S×1.1×0.01＝S×1.001
电路规模的增加不大于0.1％。

Claims (8)

1.一种具有电平移位功能的寄存器(4)，其特征在于：该寄存器接收并存储一低压输出信号，并将该存储的低压信号的电平变换成高压信号的电平，然后输出该高压信号，
所述具有电平移位功能的寄存器(4)包括：
用低电压源作为其电压源的数据暂存器(36)；以及
用高电压源作为其电压源的电平变换器(35)，它将数据暂存器(36)的低压输出信号变换成高压输出信号的电平。
2.如权利要求1的具有电平移位功能的寄存器(4)，还包括；
用低电压源作为其电压源的时钟馈给装置(33，54，92)，它将一时钟馈送给所述具有电平移位功能的寄存器的一个给定的内部元件。
3.一种半导体集成电路，包括：
一具有电平移位功能的寄存器(4)，该寄存器接收并存储一低压输出信号，并将存储的低压信号的电平变换成高压信号的电平，然后输出该高压信号；所述具有电平移位功能的寄存器(4)包括：用低电压源作为其电压源的数据暂存器(36)；以及用高电压源作为其电压源的电平变换器(35)，它将数据暂存器(36)的低压输出信号变换成高压输出信号的电平；以及
用低电压源作为其电压源的时钟馈给装置(33，54，92)，它将一时钟馈送给所述具有电平移位功能的寄存器(4)。
4.一种半导体集成电路，包括：
由低电压源驱动的第一逻辑门电路(第一组合电路的元件3，7)；
由高电压源驱动的第二逻辑门电路(5a，5b，5c，X1)；以及
寄存器(4)，所述第一逻辑门电路位于其输入侧，而所述第二逻辑门电路位于其输出侧，
其中，寄存器(4)是具有电平移位功能的寄存器，它接收并存储第一逻辑门电路的低压输出信号，并将该存储的低压信号的电平变换成高压信号的电平，然后，把该高压信号输出到第二逻辑门电路(5a)；
所述具有电平移位功能的寄存器(4)包括：用低电压源作为其电压源的数据暂存器(36)；以及用高电压源作为其电压源的电平变换器(35)，它将数据暂存器(36)的低压输出信号变换成高压输出信号的电平。
5.如权利要求4的半导体集成电路，其中，所述第一逻辑门电路和第二逻辑门电路(X1)分别构成第一组合电路(3)的一部分和第二组合电路(X)的一部分，所述第一和第二组合电路分别包括一个信号传输路径。
6.如权利要求5的半导体集成电路，其中，所述第一组合电路(3，7)包括至少一个所述的第一逻辑门电路，但不包括第二逻辑门电路。
7.如权利要求5的半导体集成电路，其中，所述第二组合电路(5)包括至少一个所述的第二逻辑门电路，但不包括第一逻辑门电路。
8.如权利要求5的半导体集成电路，其中，所述第二组合电路(X)既包括第一逻辑门电路(4)也包括第二逻辑门电路(X1-X3)。
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