JPH08320893A - 論理合成装置、論理合成方法及び半導体集積回路 - Google Patents

論理合成装置、論理合成方法及び半導体集積回路

Info

Publication number
JPH08320893A
JPH08320893A JP7125112A JP12511295A JPH08320893A JP H08320893 A JPH08320893 A JP H08320893A JP 7125112 A JP7125112 A JP 7125112A JP 12511295 A JP12511295 A JP 12511295A JP H08320893 A JPH08320893 A JP H08320893A
Authority
JP
Japan
Prior art keywords
flip
flop
feedback loop
logic
netlist
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7125112A
Other languages
English (en)
Inventor
Yasubumi Mori
保文 森
Tatsunori Koike
達紀 菰池
Takeshi Hashizume
毅 橋爪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP7125112A priority Critical patent/JPH08320893A/ja
Priority to US08/533,839 priority patent/US5715171A/en
Publication of JPH08320893A publication Critical patent/JPH08320893A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318583—Design for test
    • G01R31/318591—Tools
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 レイアウト効率の良いフィードバックループ
付フリップフロップからなるネットリストが生成可能な
論理合成装置及び論理合成方法を得る。 【構成】 セルライブラリ３には、既存の種々のセルと
ともに、新たにフィードバックループ付フリップフロッ
プのセルが登録されている。このフィードバックループ
付フリップフロップは、フィードバックループ部分がフ
リップフロップのセットアップタイム及びホールドタイ
ムを考慮して最適なレイアウト構成で形成されている。
論理合成部１はセルライブラリ３内に登録されたセルを
用いて、論理機能記述Ｄ１を実現するネットリストＤ
２′を生成してテスト設計部１２に出力する。この際、
フリップフロップの入出力にフィードバックループが形
成されている部分は、フィードバックループ付フリップ
フロップを用いてネットリストＤ２′を作成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、マクロセルで構成さ
れ、フィードバックループが付いたフリップフロップの
レイアウト容易性を考慮した接続情報からなるネットリ
ストを出力する論理合成装置及び論理合成方法並びに上
記論理合成方法で製造される半導体集積回路に関する。
【０００２】
【従来の技術】フリップフロップ回路等のセルが予め登
録されたセルライブラリからセルを抽出してレイアウト
設計を行う、ゲートアレイ等に代表されるセミカスタム
方式で製造された半導体集積回路において、論理ゲート
によってクロックの有効・無効が制御されるゲーテッド
クロックを用いることなく、フリップフロップ回路を使
用した回路設計を行う場合、データ保持のために、フリ
ップフロップ回路の出力をフリップフロップ回路へ入力
するフィードバックループをフリップフロップ回路の外
部に作成する必要があった。そして、近年設計効率化の
為に特にセミカスタム方式の集積回路装置を製造する際
に多用されているのが論理合成装置である。
【０００３】図１５は論理合成装置の構成を示すブロッ
ク図である。同図に示すように、論理合成部１１は、論
理合成装置の使用者が所望する回路機能が所定の論理言
語で記述された論理機能記述Ｄ１を受け、セルライブラ
リ１３内に登録されたセルあるいはマクロセルを用い
て、論理機能記述Ｄ１を実現するネットリストＤ２を生
成してテスト設計部１２に出力する。テスト設計部１２
はネットリストＤ２に基づき、スキャンテストを実行可
能にすべくスキャン入出力をもつ各セル間のスキャン入
出力を接続する。
【０００４】図１６は論理合成装置の動作を示すフロー
チャートである。同図において、ステップＳ１〜Ｓ４の
動作は論理合成部１１により行われ、ステップＳ５及び
Ｓ６の動作はテスト設計部１２により行われる。
【０００５】同図を参照して、ステップＳ１で、論理合
成部１１はセルライブラリ１３より論理機能記述Ｄ１を
満足するセル（マクロセルを含む）を検出し、ステップ
Ｓ２で検出したセルを割り付ける。
【０００６】そして、ステップＳ３で、論理合成部１１
は論理機能記述Ｄ１で規定された回路の接続関係に基づ
きフィードバックループを作成し、その後にステップＳ
４で、フリップフロップの出力から入力までのデータに
ついて、セットアップタイム及びホールドタイム等のタ
イミング調整を行った後、ネットリストＤ２をテスト設
計部１２に出力する。
【０００７】その後、テスト設計部１２は、ステップＳ
５で、スキャンテストを実行可能にするため、すべての
フリップフロップをスキャンテストが可能なスキャンフ
リップフロップに変換し、ステップＳ６で各スキャンフ
リップフロップ間のスキャン入出力を接続しスキャンテ
ストが実行可能な状態にする。
【０００８】
【発明が解決しようとする課題】従来の論理合成装置は
以上のように構成され論理合成動作を行っていた。
【０００９】しかしながら、図１６ステップＳ３で、フ
リップフロップの入出力にフィードバックループを作成
する際、フリップフロップ回路セルとセレクタ回路セル
等の複数のセル等を組み合わせてフィードバックループ
付のフリップフロップ回路を実現するため、ステップＳ
４で、フリップフロップのホールドタイミング調整の為
にフィードバックループ中に強制的にインバータチェー
ンが挿入され、規模増大等による回路性能の劣化を招い
ていた。
【００１０】上記した回路性能の劣化を改善するには、
ステップＳ４に続いて、論理合成により挿入されたイン
バータチェーンを削除してメタル配線で遅延調整する等
の余分なステップを追加する必要があるが、このような
余分なステップを追加すると設計効率も低下するという
問題点があった。
【００１１】図１７は、従来のフィードバックループ付
フリップフロップを示す回路図である。同図に示すよう
に、選択信号Ｅ及びデータ入力信号Ｄが選択回路４３に
入力され、クロック入力Ｔ及び選択回路４３の出力がフ
リップフロップ４１に付与され、フリップフロップ４１
から出力Ｑ及び反転出力ＱＣが出力され、出力Ｑが遅延
回路４２を介して選択回路４３にフィードバックする。
【００１２】このように、フリップフロップ４１のフィ
ードバックループ部にインバータ４２１〜４２４からな
るインバータチェーンによる遅延回路４２が挿入された
り、選択回路４３内にもインバータ４３２及び４３３か
らなるインバータチェーンが挿入されたり、不必要なセ
ルが規模を増大させている。なお、４３１，４３４はＡ
ＮＤゲート、４３５はＯＲゲートである。
【００１３】また、論理合成時には、フリップフロップ
回路間のタイミング調整を行うために、フィードバック
ループ部のタイミング調整も行わなければならず、論理
合成の実行時間が増加してしまうという問題点があっ
た。
【００１４】図１７で示したようなフィードバックルー
プ付フリップフロップを実際にレイアウトする場合、図
１８に示すように、フィードバックループ部が、多くの
セル（４２１〜４２４，４３１〜４３３及び４３５）を
経由するために、フィードバックループ部のメタル配線
Ｌの配線長と配線数が増加した。加えて、図１８に示す
ように、それらの関連したセルは隣接した場所に配置さ
れるとは限らないために、回路性能、レイアウトの効率
ともに低下した。
【００１５】さらにまた、上記のフィードバックループ
については、論理記述の設計の段階において、意識した
（フィードバックループが生成されるような）記述を行
う必要があり、論理記述設計段階において時間と、記述
量を要した。
【００１６】この発明は上記問題点を解決するためにな
されたもので、レイアウト効率の良いフィードバックル
ープ付フリップフロップからなるネットリストが生成可
能な論理合成装置及び論理合成方法を得ることを目的と
する。
【００１７】
【課題を解決するための手段】この発明に係る請求項１
記載の論理合成装置は、論理接続関係を規定する論理機
能記述を付与する論理機能記述付与手段と、フリップフ
ロップの入出力間に該フリップフロップのセットアップ
タイム及びホールドタイムを考慮してレイアウト適性の
良いフィードバックループが付加されたフィードバック
ループ付フリップフロップのセルが少なくとも登録され
たライブラリと、前記論理機能記述を受け、前記論理機
能記述に基づき、前記ライブラリに登録されたセルを用
いて、論理素子の素子情報及びその接続情報を規定した
ネットリストを生成するネットリスト生成手段とを備
え、前記ネットリスト生成手段は、その入出力にフィー
ドバックループが形成されるフリップフロップに関し、
そのフリップフロップ及びそのフィードバックループ部
分に、前記フィードバックループ付フリップフロップの
セルを割り付けている。
【００１８】また、請求項２記載の論理合成装置のよう
に、前記ライブラリは、前記フィードバックループ付フ
リップフロップのセル以外の種々のセルがさらに登録さ
れるセルライブラリであってもよい。
【００１９】また、請求項３記載の論理合成装置のよう
に、前記ライブラリは、前記フィードバックループ付フ
リップフロップのセルのみが登録されるフリップフロッ
プライブラリであり、前記フィードバックループ付フリ
ップフロップのセル以外の種々のセルが登録されたセル
ライブラリをさらに備え、前記ネットリスト生成手段
は、前記論理機能記述を受け、前記論理機能記述に基づ
き、前記セルライブラリに登録されたセルを用いて、論
理素子の素子情報及びその接続情報を規定した原ネット
リストを生成する論理合成手段と、前記原ネットリスト
を受け、前記原ネットリストに基づき、その入出力にフ
ィードバックループが形成されるフリップフロップに関
し、そのフリップフロップ及びそのフィードバックルー
プを、前記フリップフロップライブラリに登録されたフ
ィードバックループ付フリップフロップに変換して前記
ネットリストを生成するフリップフロップ変換手段とを
備えてもよい。
【００２０】また、請求項４記載の論理合成装置のよう
に、前記フィードバックループ付フリップフロップはそ
の入出力にスキャンテスト可能なスキャン入出力を有す
るフィードバックループ付スキャンフリップフロップを
含んでもよい。
【００２１】この発明に係る請求項５記載の論理合成方
法は、フリップフロップの入出力間に該フリップフロッ
プのセットアップタイム及びホールドタイムを考慮して
レイアウト適性の良いフィードバックループが付加され
たフィードバックループ付フリップフロップのセルを含
む種々のセルが登録されたセルライブラリを用いて行う
方法であって、(a) 論理接続関係を規定する論理機能記
述に基づき、フリップフロップの入出力間に形成される
フィードバックループを検出するステップと、(b) 前記
ステップ(a)で検出されたフィードバックループ及びそ
れに対応するフリップフロップ部分に、前記セルライブ
ラリから前記フィードバックループ付フリップフロップ
のセルを割り付けるステップと、(c) 前記論理機能記述
に基づき、前記セルライブラリから、前記フィードバッ
クループ付フリップフロップのセル以外のセルを割り付
けてネットリストを生成するステップとを備えて構成さ
れる。
【００２２】この発明に係る請求項６記載の論理合成方
法は、フリップフロップの入出力間に該フリップフロッ
プのセットアップタイム及びホールドタイムを考慮して
レイアウト適性の良いフィードバックループが付加され
たフィードバックループ付フリップフロップのセルが登
録されたフリップフロップライブラリと種々のセルが登
録されたセルライブラリとを用いて行う方法であって、
(a) 論理接続関係を規定する論理機能記述に基づき、前
記セルライブラリに登録されたセルを割り付けて原ネッ
トリストを生成するステップと、(b) 前記原ネットリス
トに基づき、その入出力にフィードバックループが形成
されるフリップフロップに関し、そのフリップフロップ
及びそのフィードバックループを、前記フリップフロッ
プライブラリに登録されたフィードバックループ付フリ
ップフロップのセルに変換してネットリストを生成する
ステップとを備えて構成される。
【００２３】また、請求項７記載の論理合成方法のよう
に、前記フィードバックループ付フリップフロップはそ
の入出力にスキャンテスト可能なスキャン入出力を有す
るフィードバックループ付スキャンフリップフロップを
含んでもよい。
【００２４】この発明に係る請求項８記載の半導体集積
回路は、請求項５ないし請求項７のいずれか１項に記載
の論理合成方法により生成されたネットリストに基づき
製造される。
【００２５】
【作用】この発明における請求項１記載の論理合成装置
のネットリスト生成手段は、論理機能記述に基づき、そ
の入出力にフィードバックループが形成されるフリップ
フロップに関し、そのフリップフロップ及びそのフィー
ドバックループ部分に、予めライブラリに登録された、
セットアップタイム及びホールドタイムを考慮してレイ
アウト適性の良いフィードバックループがフリップフロ
ップ付加されたフィードバックループ付フリップフロッ
プのセルを割り付けるため、フリップフロップのフィー
ドバックループのセットアップタイム及びホールドタイ
ムをネットリスト生成時に考慮する必要が無くなる。
【００２６】また、請求項２記載の論理合成装置のライ
ブラリはフィードバックループ付フリップフロップのセ
ル以外の種々のセルがさらに登録されるセルライブラリ
であるため、論理機能記述に基づきセルライブラリから
セルを割り付ける際に、フィードバックループ付フリッ
プフロップも同時に割り付けることができる。
【００２７】また、請求項３記載の論理合成装置は、ラ
イブラリは前記フィードバックループ付フリップフロッ
プのセルのみが登録されるフリップフロップライブラリ
であり、前記フィードバックループ付フリップフロップ
のセル以外の種々のセルが登録されたセルライブラリを
さらに備え、ネットリスト生成手段は、前記論理機能記
述を受け、前記論理機能記述に基づき、前記セルライブ
ラリに登録されたセルを用いて、論理素子の素子情報及
びその接続情報を規定した原ネットリストを生成する論
理合成手段と、前記原ネットリストを受け、前記原ネッ
トリストに基づき、その入出力にフィードバックループ
が形成されるフリップフロップに関し、そのフリップフ
ロップ及びそのフィードバックループを、前記フリップ
フロップライブラリに登録されたフィードバックループ
付フリップフロップに変換して前記ネットリストを生成
するフリップフロップ変換手段とを備えて構成されてい
る。
【００２８】したがって、論理合成手段及びセルライブ
ラリは既存の手段をそのまま用い、新たにフリップフロ
ップライブラリとフリップフロップ変換手段とを追加す
ることにより、請求項３記載の論理合成装置を構成する
ことができる。
【００２９】また、請求項４記載の論理合成装置におい
て、フィードバックループ付フリップフロップはその入
出力にスキャンテスト可能なスキャン入出力を有するフ
ィードバックループ付スキャンフリップフロップを含む
ため、スキャンテスト設計を行う際、フィードバックル
ープ付フリップフロップをフィードバックループ付スキ
ャンフリップフロップに置き換える必要はない。
【００３０】この発明における請求項５記載の論理合成
方法のステップ(b)は、ステップ(a)で検出されたフィー
ドバックループ及びそれに対応するフリップフロップ部
分に、前記セルライブラリから前記フィードバックルー
プ付フリップフロップのセルを割り付けている。
【００３１】したがって、フリップフロップのフィード
バックループのセットアップタイム及びホールドタイム
をネットリスト生成時に考慮する必要が無くなる。
【００３２】この発明における請求項６記載の論理合成
方法のステップ(b)は、原ネットリストに基づき、その
入出力にフィードバックループが形成されるフリップフ
ロップに関し、そのフリップフロップ及びそのフィード
バックループを、前記フリップフロップライブラリに登
録されたフィードバックループ付フリップフロップのセ
ルに変換してネットリストを生成するため、ステップ
(a)における原ネットリストの生成処理は既存のセルラ
イブラリを用いた既存の方法で実行することができる。
【００３３】この発明における請求項７記載の論理合成
方法においては、フィードバックループ付フリップフロ
ップはその入出力にスキャンテスト可能なスキャン入出
力を有するフィードバックループ付スキャンフリップフ
ロップを含むため、スキャンテスト設計を行う際、フィ
ードバックループ付フリップフロップをフィードバック
ループ付スキャンフリップフロップに置き換える処理は
必要ない。
【００３４】この発明における請求項８記載の半導体集
積回路は、請求項５記載の論理合成方法により生成され
たネットリストに基づき製造されてもよい。
【００３５】したがって、上記半導体集積回路を規定す
る論理機能記述が、フリップフロップの入出力間に形成
されるフィードバックループを要求する場合、セットア
ップタイム及びホールドタイムを考慮してレイアウト適
性の良いフィードバックループが付加されたフィードバ
ックループ付フリップフロップを用いて上記半導体集積
回路は構成される。
【００３６】また、請求項８記載の半導体集積回路は、
請求項６記載の論理合成方法により生成されたネットリ
ストに基づき製造されてもよい。
【００３７】したがって、上記半導体集積回路を規定す
る原ネットリストが、フリップフロップの入出力間に形
成されるフィードバックループを要求する場合、セット
アップタイム及びホールドタイムを考慮してレイアウト
適性の良いフィードバックループが付加されたフィード
バックループ付フリップフロップを用いて上記半導体集
積回路は構成される。
【００３８】また、請求項８記載の半導体集積回路は、
請求項７記載の論理合成方法により生成されたネットリ
ストに基づき製造されてもよい。
【００３９】したがって、上記半導体集積回路を規定す
る論理機能記述が、フリップフロップの入出力間に形成
されるフィードバックループを要求する場合、セットア
ップタイム及びホールドタイムを考慮してレイアウト適
性の良いフィードバックループ及びスキャン入出力が付
加されたフィードバックループ付スキャンフリップフロ
ップを用いて上記半導体集積回路は構成される。
【００４０】
【実施例】
＜第１の実施例＞図１はこの発明の第１の実施例である
論理合成装置の構成を示すブロック図である。同図に示
すように、ネットリスト生成手段である論理合成部１
は、論理合成装置の使用者が所望する回路機能が所定の
論理言語で記述され、論理接続関係を規定した論理機能
記述Ｄ１を受け、種々のセル（マクロセルを含む）が登
録されたセルライブラリ３にアクセス可能である。セル
ライブラリ３内に既存の種々のセルとともに、新たにフ
ィードバックループ付フリップフロップのセルが登録さ
れている。
【００４１】このフィードバックループ付フリップフロ
ップは、レイアウト並びに、論理合成モデル（必要トラ
ンジスタ数、論理演算実行時間等を規定）、シミュレー
ションモデル（実際の論理動作等を規定）としてライブ
ラリにＣＡＤ用の再利用可能な設計データとして登録さ
れている。図２はフィードバックループ付フリップフロ
ップの一例を示す説明図である。同図に示すように、フ
ィードバックループ付フリップフロップ２０はフリップ
フロップ２１、遅延回路２２、選択回路２３により構成
される。フリップフロップ２１は出力Ｑ及び反転出力Ｑ
Ｃを外部出力するとともに、出力Ｑを遅延回路２２を介
して選択回路２３の第１入力に付与する。選択回路２３
はデータ入力信号Ｄを第２入力に、選択信号Ｅを制御入
力に受ける。そして、選択回路２３は選択信号Ｅに基づ
きデータ入力信号Ｄ及び出力Ｑのうち一方をフリップフ
ロップ２１の入力部に与える。また、クロック入力Ｔは
フリップフロップ２１のクロック入力に付与される。
【００４２】遅延回路２２及び選択回路２３は、フリッ
プフロップ２１のセットアップタイム及びホールドタイ
ムを満足すべくタイミング調整が行われており、かつ最
適なレイアウト構成で形成される。したがって、図３に
示すように、レイアウト効率よくフィードバックループ
付フリップフロップ２０のセル内にフリップフロップ２
１、遅延回路２２及び選択回路２３を構成することがで
き、フィードバックループ付フリップフロップ２０を必
要最小限の回路規模で構成することができる。
【００４３】図４はフィードバックループ付フリップフ
ロップ２０内の実際の回路構成の第１の例を示す回路図
である。同図に示すように、フィードバックループ付フ
リップフロップ２０はフリップフロップ２１、バッファ
３２及び組合せ論理回路３３より構成される。なお、バ
ッファ３２は図２の遅延回路２２に相当し、組合せ論理
回路３３は選択回路２３に相当する。
【００４４】同図に示すように、フリップフロップ２１
は出力Ｑ及び反転出力ＱＣを外部出力するとともに、出
力Ｑをバッファ３２を介して組合せ論理回路３３に出力
する。組合せ論理回路３３は、ＡＮＤゲート３３１，３
３２及びＯＲゲート３３３より構成され、ＡＮＤゲート
３３１はバッファ３２の出力（出力Ｑ）と選択信号Ｅの
反転信号とを受け、ＡＮＤゲート３３２は選択信号Ｅと
データ入力信号Ｄとを受ける。ＯＲゲート３３３はＡＮ
Ｄゲート３３１及び３３２の出力を受け、その出力をフ
リップフロップ２１のデータ入力ＤＩに与える。
【００４５】したがって、組合せ論理回路３３は、選択
信号Ｅが“Ｈ”のときデータ入力信号Ｄをフリップフロ
ップ２１のデータ入力ＤＩに与え、選択信号Ｅが“Ｌ”
のとき出力Ｑをフリップフロップ２１のデータ入力ＤＩ
にフィードバックさせる。また、クロック入力Ｔはフリ
ップフロップ２１のクロック入力に付与される。
【００４６】図５はフィードバックループ付フリップフ
ロップ２０内の実際の回路構成の第２の例を示す回路図
である。同図に示すように、フィードバックループ付フ
リップフロップ２０はフリップフロップ２１、インバー
タ３４及び組合せ論理回路３３より構成される。なお、
インバータ３４は図２の遅延回路２２に相当する。
【００４７】同図に示すように、フリップフロップ２１
は出力Ｑ及び反転出力ＱＣを外部出力するとともに、反
転出力ＱＣをインバータ３４を介することにより出力Ｑ
として組合せ論理回路３３のＡＮＤゲート３３１の一方
入力に出力する。
【００４８】したがって、組合せ論理回路３３は、選択
信号Ｅが“Ｈ”のときデータ入力信号Ｄをフリップフロ
ップ２１のデータ入力ＤＩに与え、選択信号Ｅが“Ｌ”
のとき出力Ｑをフリップフロップ２１のデータ入力ＤＩ
にフィードバックさせる。また、クロック入力Ｔはフリ
ップフロップ２１のクロック入力に付与される。
【００４９】図１に戻って、論理合成部１はセルライブ
ラリ３内に登録されたセルを用いて、論理機能記述Ｄ１
を実現するネットリストＤ２′を生成してテスト設計部
１２に出力する。この際、必要があれば、図２〜図５で
示したフィードバックループ付フリップフロップのセル
を用いてネットリストＤ２′を作成する。すなわち、そ
の入出力にフィードバックループが形成されるフリップ
フロップに関し、そのフリップフロップ及びそのフィー
ドバックループ部分に、フィードバックループ付フリッ
プフロップのセルを割り付ける。
【００５０】テスト設計部１２はネットリストＤ２′に
基づき、スキャンテストを実行可能にすべくスキャン入
出力をもつ各セル間のスキャン入出力を接続したネット
リストを生成する。
【００５１】図６は第１の実施例の論理合成装置を用い
た論理合成方法を示すフローチャートである。同図にお
いて、ステップＳ１１〜Ｓ１５の動作は論理合成部１に
より行われ、ステップＳ１６及びＳ１７の動作はテスト
設計部１２により行われる。
【００５２】同図を参照して、ステップＳ１１で論理合
成部１は論理機能記述Ｄ１で規定される回路に形成され
るフリップフロップのフィードバックループを優先的に
検出し、ステップＳ１２で検出したフリップフロップの
フィードバックループ部分をセルライブラリ３内に登録
されたフィードバックループ付フリップフロップのセル
を割り付ける。
【００５３】そして、ステップＳ１３で、論理合成部１
は、論理機能記述Ｄ１で規定される回路のうち、フリッ
プフロップのフィードバックループ箇所以外において、
セルライブラリ３より論理機能記述Ｄ１を満足するセル
を検出し、ステップＳ１４において、ステップＳ１３で
検出したセルを割り付ける。
【００５４】そして、ステップＳ１５で、論理合成部１
は、フィードバックループ付フリップフロップのセット
アップタイム、ホールドタイム以外のタイミング調整を
行った後、ネットリストＤ２′をテスト設計部１２に出
力する。
【００５５】その後、テスト設計部１２は、ステップＳ
１６で、スキャンテストを実行可能にするため、すべて
のフリップフロップをスキャンテストが可能なスキャン
フリップフロップに変換し、ステップＳ１７で各スキャ
ンフリップフロップ間のスキャン入出力を接続しスキャ
ンテストを実行可能なネットリストを生成する。
【００５６】このように、第１の実施例の論理合成装置
は、セルライブラリ３内に、セットアップタイム及びホ
ールドタイムを考慮したフィードバックループ付フリッ
プフロップのセルを予め登録しておくことにより、フィ
ードバックループのセットアップタイム及びホールドタ
イムは考慮する必要が無くなるため、図１７で示した従
来例のように、タイミング調整時にフィードバックルー
プ部あるいは選択回路部分内に不必要なセル（インバー
タ４２２，４２３，４３２，４３３）が挿入されること
はなく、レイアウト効率のよいネットリストを生成する
ことができる。また、論理合成部１の論理合成時にフィ
ードバックループ部のタイミング調整を行う必要がない
ため、効率的な論理合成処理を実施することができる。
【００５７】加えて、第１の実施例の論理合成装置は、
図１８で示した従来例のようにフィードバックループを
形成するためにセルが分散配置されてしまったり、フィ
ードバックループの配線Ｌが長くなることがないため、
高性能なネットリストを生成することができる。
【００５８】その結果、第１の実施例で論理合成装置を
用いて、図６で示した論理合成方法で生成されるネット
リストに基づき製造される半導体集積回路は、高性能で
レイアウト効率が良いものが得られる。
【００５９】また、セルライブラリ３にはフィードバッ
クループ付フリップフロップのセルと種々のセルが登録
されているため、論理機能記述Ｄ１に基づきセルライブ
ラリ３からセルを割り付ける際に、フィードバックルー
プ付フリップフロップも同時に割り付けることができ
る。
【００６０】＜第２の実施例＞図７はこの発明の第２の
実施例である論理合成装置の構成を示すブロック図であ
る。同図に示すように、論理合成部１１は、論理合成装
置の使用者が所望する回路機能が所定の論理言語で記述
され、論理接続関係を規定した論理機能記述Ｄ１を受
け、種々のセル（マクロセルを含む）が登録されたセル
ライブラリ１３にアクセス可能である。
【００６１】論理合成部１１はセルライブラリ１３内に
登録されたセルを用いて、論理機能記述Ｄ１を実現する
ネットリストＤ２（原ネットリスト）を生成してフリッ
プフロップ変換部４に出力する。
【００６２】フリップフロップ変換部４はネットリスト
Ｄ２を受け、フィードバックループ付フリップフロップ
のセルが登録されているフィードバックループ付ＦＦラ
イブラリ６にアクセス可能である。なお、フィードバッ
クループ付フリップフロップの特徴及び内部構成は、第
１の実施例のフィードバックループ付フリップフロップ
と同様である。フリップフロップ変換部４は、ネットリ
ストＤ２で規定される回路において、その入出力にフィ
ードバックループが形成されるフリップフロップを検出
すると、そのフリップフロップ及びそのフィードバック
ループ部分をフィードバックループ付ＦＦライブラリ６
より得たフィードバックループ付フリップフロップに変
換し、フィードバックループ付フリップフロップからな
るネットリストＤ２′をテスト設計部１２に出力する。
このように、論理合成部１１とフリップフロップ変換部
４によりネットリスト生成手段を構成する。
【００６３】テスト設計部１２はネットリストＤ２′に
基づき、スキャンテストを実行可能にすべくスキャン入
出力をもつ各セル間のスキャン入出力を接続したネット
リストを生成する。
【００６４】図８は第２の実施例の論理合成装置を用い
た論理合成方法を示すフローチャートである。同図にお
いて、ステップＳ２１〜Ｓ２５の動作は論理合成部１１
により行われ、ステップＳ２５及びＳ２６の動作はフリ
ップフロップ変換部４により行われ、ステップＳ２７及
びＳ２８の動作はテスト設計部１２により行われる。
【００６５】同図を参照して、ステップＳ２１で、論理
合成部１１は、論理機能記述Ｄ１で規定される回路にお
いて、セルライブラリ３より論理機能記述Ｄ１を満足す
るセルを検出し、ステップＳ２２において、ステップＳ
２１で検出したセルを割り付ける。
【００６６】そして、ステップＳ２３で、論理合成部１
１は論理機能記述Ｄ１で規定された回路の接続関係に基
づきフィードバックループを作成し、ステップＳ２４
で、論理合成部１１は、フィードバックループ付フリッ
プフロップのセットアップタイム、ホールドタイム等の
タイミング調整を行った後、ネットリストＤ２をフリッ
プフロップ変換部４に出力する。
【００６７】次に、ステップＳ２５で、フリップフロッ
プ変換部４はネットリストＤ２で規定された回路におい
て、その入出力にフィードバックループが形成されたフ
リップフロップを検出し、ステップＳ２６において、ス
テップＳ２５で検出したフリップフロップ及びそのフィ
ードバックループを、フィードバックループ付ＦＦライ
ブラリ６より得たフィードバックループ付フリップフロ
ップに変換することにより得られるネットリストＤ２′
をテスト設計部１２に出力する。
【００６８】その後、ステップＳ２７で、テスト設計部
１２は、スキャンテストを実行可能にするため、すべて
のフリップフロップをスキャンテストが可能なスキャン
フリップフロップに変換し、ステップＳ２８で各スキャ
ンフリップフロップ間のスキャン入出力を接続したネッ
トリストを生成する。
【００６９】このように、第２の実施例の論理合成装置
は、フィードバックループ付ＦＦライブラリ６内に、セ
ットアップタイム及びホールドタイムを考慮したフィー
ドバックループ付フリップフロップのセルを予め登録し
ておくことにより、フィードバックループ付フリップフ
ロップ変換時にレイアウト効率のよいネットリストを生
成することができる。
【００７０】また、第２の実施例の論理合成装置は、第
１の実施例同様、フィードバックループを形成するため
にセルが分散配置されてしまったり、フィードバックル
ープの配線が長くなることがないため、高性能なネット
リストを生成することができる。
【００７１】その結果、第２の実施例で論理合成装置を
用いて、図８で示した論理合成方法で生成されるネット
リストに基づき製造される半導体集積回路は、高性能で
レイアウト効率が良いものが得られる。
【００７２】加えて、第２の実施例の論理合成装置は、
既存の論理合成部１１，テスト設計部１２間にフリップ
フロップ変換部４を設ける構成で実現できるため、既存
の論理合成装置の構成部及ぶ論理合成処理（図８のステ
ップＳ２１〜Ｓ２４の処理）を最大限活用することがで
きる。
【００７３】＜第３の実施例＞図９はこの発明の第３の
実施例である論理合成装置の構成を示すブロック図であ
る。同図に示すように、ネットリスト生成手段である論
理合成部２は、論理合成装置の使用者が所望する回路機
能が所定の論理言語で記述され、論理接続関係を規定し
た論理機能記述Ｄ１を受け、種々のセルが登録されたセ
ルライブラリ５にアクセス可能である。セルライブラリ
５内に既存の種々のセルとともに、新たにフィードバッ
クループ付スキャンフリップフロップのセルが登録され
ている。
【００７４】このフィードバックループ付スキャンフリ
ップフロップは、レイアウト並びに、論理合成モデル、
シミュレーションモデルとしてライブラリにＣＡＤ用の
再利用可能な設計データとして登録されている。図１０
はフィードバックループ付スキャンフリップフロップの
一例を示す説明図である。同図に示すように、フィード
バックループ付スキャンフリップフロップ３０はフリッ
プフロップ２１、遅延回路２４、選択回路２５により構
成される。フリップフロップ２１は出力Ｑ及び反転出力
ＱＣを外部出力するとともに、出力Ｑを遅延回路２４を
介して選択回路２５の第１入力に付与する。選択回路２
５は、テストデータ入力信号ＳＩを第２入力に、データ
入力信号Ｄを第３入力に、テストモード切替信号ＳＭ及
び選択信号Ｅを制御入力に受ける。そして、選択回路２
５はテストモード切替信号ＳＭ及び選択信号Ｅに基づき
データ入力信号Ｄ、テストデータ入力信号ＳＩ及び出力
Ｑのうち一の信号をフリップフロップ２１の入力部に与
える。また、クロック入力Ｔはフリップフロップ２１の
クロック入力に付与される。
【００７５】遅延回路２４及び選択回路２５は、フリッ
プフロップ２１のセットアップタイム及びホールドタイ
ムを満足すべくタイミング調整が行われており、かつ最
適なレイアウト構成で形成される。したがって、フィー
ドバックループ付スキャンフリップフロップ３０を必要
最小限の回路規模で構成することができる。
【００７６】図１１はフィードバックループ付スキャン
フリップフロップ３０内の実際の回路構成の第１の例を
示す回路図である。同図に示すように、フィードバック
ループ付スキャンフリップフロップ３０はフリップフロ
ップ２１、バッファ３８及び組合せ論理回路３５より構
成される。なお、バッファ３８は図１０の遅延回路２４
に相当し、組合せ論理回路３５は選択回路２５に相当す
る。
【００７７】同図に示すように、フリップフロップ２１
は出力Ｑ及び反転出力ＱＣを外部出力するとともに、出
力Ｑをバッファ３８を介して組合せ論理回路３５に出力
する。組合せ論理回路３５は、ＯＲゲート３５１，３５
４，３５７、ＡＮＤゲート３５２，３５３，３５５及び
３５６より構成され、ＯＲゲート３５１は選択信号Ｅ及
びテストモード切替信号ＳＭを受け、ＡＮＤゲート３５
２はテストデータ入力信号ＳＩ及びテストモード切替信
号ＳＭを受け、ＡＮＤゲート３５３はテストモード切替
信号ＳＭの反転信号及びデータ入力信号Ｄを受け、ＯＲ
ゲート３５４はＡＮＤゲート３５２及び３５３それぞれ
の出力を受け、ＡＮＤゲート３５５はバッファ３８の出
力（出力Ｑ）及びＯＲゲート３５１の反転出力を受け、
ＡＮＤゲート３５６はＯＲゲート３５１の出力及びＯＲ
ゲート３５４の出力を受け、ＯＲゲート３５７はＡＮＤ
ゲート３５５及び３５６それぞれの出力を受け、その出
力をフリップフロップ２１のデータ入力ＤＩに与える。
【００７８】したがって、組合せ論理回路３５は、テス
トモード切替信号ＳＭが“Ｈ”のとき、選択信号Ｅの
“Ｈ”／“Ｌ”に関係なく、テストデータ入力信号ＳＩ
をフリップフロップ２１のデータ入力ＤＩに与え、テス
トモード切替信号ＳＭが“Ｌ”で選択信号Ｅが“Ｈ”の
ときデータ入力信号Ｄをフリップフロップ２１のデータ
入力ＤＩに与え、テストモード切替信号ＳＭ及び選択信
号Ｅが共に“Ｌ”のとき出力Ｑをフリップフロップ２１
のデータ入力ＤＩにフィードバックさせる。また、クロ
ック入力Ｔはフリップフロップ２１のクロック入力に付
与される。
【００７９】図１２はフィードバックループ付スキャン
フリップフロップ３０内の実際の回路構成の第２の例を
示す回路図である。同図に示すように、フィードバック
ループ付スキャンフリップフロップ３０はフリップフロ
ップ２１、バッファ３８及び組合せ論理回路３６より構
成される。なお、組合せ論理回路３６は図１０の選択回
路２５に相当する。
【００８０】同図に示すように、フリップフロップ２１
は出力Ｑ及び反転出力ＱＣを外部出力するとともに、出
力Ｑをバッファ３８を介して組合せ論理回路３６に出力
する。
【００８１】組合せ論理回路３６は、ＡＮＤゲート３６
１，３６２，３６４及び３６５、ＯＲゲート３６３及び
３６６より構成され、ＡＮＤゲート３６１は出力Ｑ及び
選択信号Ｅの反転信号を受け、ＡＮＤゲート３６２は選
択信号Ｅ及びデータ入力信号Ｄを受け、ＯＲゲート３６
３はＡＮＤゲート３６１及び３６２それぞれの出力を受
け、ＡＮＤゲート３６４はＯＲゲート３６３の出力及び
テストモード切替信号ＳＭの反転信号を受け、ＡＮＤゲ
ート３６５はテストモード切替信号ＳＭ及びテストデー
タ入力信号ＳＩを受け、ＯＲゲート３６６はＡＮＤゲー
ト３６４及び３６５それぞれの出力を受け、その出力を
フリップフロップ２１のデータ入力ＤＩに与える。
【００８２】したがって、組合せ論理回路３６は、図１
１で示した第１の例同様、テストモード切替信号ＳＭが
“Ｈ”のとき、選択信号Ｅの“Ｈ”／“Ｌ”に関係な
く、テストデータ入力信号ＳＩをフリップフロップ２１
のデータ入力ＤＩに与え、テストモード切替信号ＳＭが
“Ｌ”で選択信号Ｅが“Ｈ”のときデータ入力信号Ｄを
フリップフロップ２１のデータ入力ＤＩに与え、テスト
モード切替信号ＳＭ及び選択信号Ｅが共に“Ｌ”のとき
出力Ｑをフリップフロップ２１のデータ入力ＤＩにフィ
ードバックさせる。また、クロック入力Ｔはフリップフ
ロップ２１のクロック入力に付与される。
【００８３】図１３はフィードバックループ付スキャン
フリップフロップ３０内の実際の回路構成の第３の例を
示す回路図である。同図に示すように、フィードバック
ループ付スキャンフリップフロップ３０はフリップフロ
ップ２１、バッファ３８及び組合せ論理回路３７より構
成される。なお、組合せ論理回路３７は図１０の選択回
路２５に相当する。
【００８４】同図に示すように、フリップフロップ２１
は出力Ｑ及び反転出力ＱＣを外部出力するとともに、出
力Ｑをバッファ３８を介して組合せ論理回路３７に出力
する。
【００８５】組合せ論理回路３７は、ＡＮＤゲート３７
１，３７２，３７４、３７５及び３７６、ＯＲゲート３
７３及び３７７より構成され、ＡＮＤゲート３７１は出
力Ｑ及びテストモード切替信号ＳＭの反転信号を受け、
ＡＮＤゲート３７２はテストモード切替信号ＳＭ及びテ
ストデータ入力信号ＳＩを受け、ＯＲゲート３７３はＡ
ＮＤゲート３７１及び３７２それぞれの出力を受け、Ａ
ＮＤゲート３７４はテストモード切替信号ＳＭの反転信
号及び選択信号Ｅを受け、ＡＮＤゲート３７５はＯＲゲ
ート３７３の出力及びＡＮＤゲート３７４の出力の反転
信号を受け、ＡＮＤゲート３７６はＡＮＤゲート３５３
の出力及びデータ入力信号Ｄを受け、ＯＲゲート３７７
はＡＮＤゲート３７５及び３７６それぞれの出力を受
け、その出力をフリップフロップ２１のデータ入力ＤＩ
に与える。
【００８６】したがって、組合せ論理回路３７は、図１
１及び図１２で示した第１及び第２の例同様、テストモ
ード切替信号ＳＭが“Ｈ”のとき、選択信号Ｅの“Ｈ”
／“Ｌ”に関係なく、テストデータ入力信号ＳＩをフリ
ップフロップ２１のデータ入力ＤＩに与え、テストモー
ド切替信号ＳＭが“Ｌ”で選択信号Ｅが“Ｈ”のときデ
ータ入力信号Ｄをフリップフロップ２１のデータ入力Ｄ
Ｉに与え、テストモード切替信号ＳＭ及び選択信号Ｅが
共に“Ｌ”のとき出力Ｑをフリップフロップ２１のデー
タ入力ＤＩにフィードバックさせる。また、クロック入
力Ｔはフリップフロップ２１のクロック入力に付与され
る。
【００８７】上記第１〜第３の例を比較した場合、第２
の例は第１の例に比べ、ＯＲゲート１つ分のセルを削減
でき、回路規模が縮小できる利点がある。また、第３の
例は第１及び第２の例に比べ、データ入力信号Ｄからフ
リップフロップ２１のデータ入力ＤＩに至る信号経路の
論理ゲート段数が４から２に削減されており、データ入
力信号Ｄを短時間でフリップフロップ２１データ入力Ｄ
Ｉに到達させることができる分、高性能なフィードバッ
クループ付スキャンフリップフロップが実現できる利点
がある。
【００８８】図９に戻って、論理合成部２はセルライブ
ラリ５内に登録されたセルを用いて、論理機能記述Ｄ１
を実現するネットリストＤ３を生成してテスト設計部１
２に出力する。この際、必要があれば、図１０〜図１３
で示したフィードバックループ付スキャンフリップフロ
ップを用いてネットリストＤ３を作成する。すなわち、
その入出力にフィードバックループが形成されるフリッ
プフロップに関し、そのフリップフロップ及びそのフィ
ードバックループ部分に、フィードバックループ付スキ
ャンフリップフロップのセルを割り付ける。
【００８９】テスト設計部１２はネットリストＤ３に基
づき、スキャンテストを実行可能にすべくスキャン入出
力をもつ各セル間のスキャン入出力を接続したネットリ
ストを生成する。
【００９０】図１４は第３の実施例の論理合成装置を用
いた論理合成方法を示すフローチャートである。同図に
おいて、ステップＳ３１〜Ｓ３５の動作は論理合成部２
により行われ、ステップＳ３６の動作はテスト設計部１
２により行われる。
【００９１】同図を参照して、ステップＳ３１で論理合
成部２は論理機能記述Ｄ１で規定される回路に形成され
るフリップフロップのフィードバックループを優先的に
検出し、ステップＳ３２で検出したフィードバックルー
プに関し、そのフィードバックループ及びそのフリップ
フロップの部分に、セルライブラリ５内に登録されたフ
ィードバックループ付スキャンフリップフロップのセル
を割り付ける。
【００９２】そして、ステップＳ３３で、論理合成部２
は、論理機能記述Ｄ１で規定される回路のうち、フィー
ドバックループ箇所以外において、セルライブラリ５よ
り論理機能記述Ｄ１を満足するセルを検出し、ステップ
Ｓ３４において、ステップＳ３３で検出したセルを割り
付ける。
【００９３】そして、ステップＳ３５で、論理合成部２
は、フィードバックループ付スキャンフリップフロップ
のセットアップタイム、ホールドタイム以外の簡単タイ
ミング調整を行った後、ネットリストＤ３をテスト設計
部１２に出力する。
【００９４】その後、テスト設計部１２は、ステップＳ
３６で、フィードバックループ付スキャンフリップフロ
ップ間のスキャン入出力を接続し、スキャンテストを実
行可能なネットリストを生成する。
【００９５】このように、第３の実施例の論理合成装置
は、セルライブラリ５内に、セットアップタイム及びホ
ールドタイムを考慮したフィードバックループ付スキャ
ンフリップフロップのセルを予め登録しておくことによ
り、フィードバックループのセットアップタイム及びホ
ールドタイムは考慮する必要が無くなるため、第１及び
第２の実施例同様、タイミング調整時に不必要なセルが
フィードバックループ部あるいは選択回路部内に挿入さ
れることはなく、レイアウト効率のよいネットリストを
生成することができる。また、論理合成部１の論理合成
時にフィードバックループ部のタイミング調整を行う必
要がないため、効率的な論理合成処理を実施することが
できる。
【００９６】また、第３の実施例の論理合成装置は、第
１及び第２の実施例同様、フィードバックループを形成
するためにセルが分散配置されてしまったり、フィード
バックループの配線が長くなることがないため、高性能
なネットリストを生成することができる。
【００９７】その結果、第３の実施例で論理合成装置を
用いて、図１６で示した論理合成方法で生成されるネッ
トリストに基づき製造される半導体集積回路は、高性能
でレイアウト効率が良いものが得られる。
【００９８】加えて、第３の実施例の論理合成装置は、
フィードバックループ付フリップフロップにスキャンテ
スト実行可能なフィードバックループ付スキャンフリッ
プフロップを用いているため、スキャンフリップフロッ
プへの変換処理を行うことなく容易にスキャンテストを
実行可能なネットリストを生成できる。
【００９９】その結果、第３の実施例で論理合成装置を
用いて、図１６で示した論理合成方法で生成されるネッ
トリストに基づき製造される半導体集積回路は、高性能
でレイアウト効率が良く、スキャンテストが実行容易な
ものが得られる。
【０１００】また、セルライブラリ５にはフィードバッ
クループ付スキャンフリップフロップのセルと種々のセ
ルとが登録されているため、論理機能記述Ｄ１に基づき
セルライブラリ３からセルを割り付ける際に、フィード
バックループ付スキャンフリップフロップも同時に割り
付けることができる。
【０１０１】＜その他＞第３の実施例で示したフィード
バックループ付スキャンフリップフロップのセルを第２
の実施例のフィードバックループ付きＦＦライブラリ６
内に登録することによっても、スキャンフリップフロッ
プへの変換処理を行うことなく容易にスキャンテストを
実行可能なネットリストを生成できる効果を奏するのは
勿論である。この場合、図８のステップＳ２６でフィー
ドバックループ付スキャンフリップフロップに変換され
ることになり、ステップＳ２７の処理を省略することが
できる。
【０１０２】
【発明の効果】以上説明したように、請求項１記載の論
理合成装置のネットリスト生成手段は、論理機能記述に
基づき、その入出力にフィードバックループが形成され
るフリップフロップに関し、そのフリップフロップ及び
そのフィードバックループ部分に、予めライブラリに登
録された、セットアップタイム及びホールドタイムを考
慮してレイアウト適性の良いフィードバックループがフ
リップフロップ付加されたフィードバックループ付フリ
ップフロップのセルを割り付けるため、フリップフロッ
プのフィードバックループのセットアップタイム及びホ
ールドタイムをネットリスト生成時に考慮する必要が無
くなる。
【０１０３】その結果、効率的な論理合成処理が可能に
なるとともに、ネットリスト生成段階における上記した
セットアップタイム及びホールドタイムのタイミング調
整時にフィードバックループ形成部に不必要なセルが挿
入されることはなく、レイアウト効率のよいネットリス
トを生成できる効果を奏する。
【０１０４】また、請求項２記載の論理合成装置のライ
ブラリはフィードバックループ付フリップフロップのセ
ル以外の種々のセルがさらに登録されるセルライブラリ
であるため、論理機能記述に基づきセルライブラリから
セルを割り付ける際に、フィードバックループ付フリッ
プフロップも同時に割り付けることができる。
【０１０５】また、請求項３記載の論理合成装置は、ラ
イブラリは前記フィードバックループ付フリップフロッ
プのセルのみが登録されるフリップフロップライブラリ
であり、前記フィードバックループ付フリップフロップ
のセル以外の種々のセルが登録されたセルライブラリを
さらに備え、ネットリスト生成手段は、前記論理機能記
述を受け、前記論理機能記述に基づき、前記セルライブ
ラリに登録されたセルを用いて、論理素子の素子情報及
びその接続情報を規定した原ネットリストを生成する論
理合成手段と、前記原ネットリストを受け、前記原ネッ
トリストに基づき、その入出力にフィードバックループ
が形成されるフリップフロップに関し、そのフリップフ
ロップ及びそのフィードバックループを、前記フリップ
フロップライブラリに登録されたフィードバックループ
付フリップフロップに変換して前記ネットリストを生成
するフリップフロップ変換手段とを備えて構成されてい
る。
【０１０６】したがって、論理合成手段及びセルライブ
ラリは既存の手段をそのまま用い、新たにフリップフロ
ップライブラリとフリップフロップ変換手段とを追加す
ることにより、請求項３記載の論理合成装置を構成する
ことができる。
【０１０７】その結果、既存の論理合成装置の構成部を
最大限に活用しながら、レイアウト効率のよいネットリ
ストを生成できる効果を奏する。
【０１０８】また、請求項４記載の論理合成装置におい
て、フィードバックループ付フリップフロップはその入
出力にスキャンテスト可能なスキャン入出力を有するフ
ィードバックループ付スキャンフリップフロップを含む
ため、スキャンテスト設計を行う際、フィードバックル
ープ付フリップフロップをフィードバックループ付スキ
ャンフリップフロップに置き換える必要はない。
【０１０９】その結果、スキャンフリップフロップへの
変換処理を行うことなく容易にスキャンテストを実行可
能なネットリストを生成できる効果を奏する。
【０１１０】この発明における請求項５記載の論理合成
方法のステップ(b)は、ステップ(a)で検出されたフィー
ドバックループ及びそれに対応するフリップフロップ部
分に、前記セルライブラリから前記フィードバックルー
プ付フリップフロップのセルを割り付けている。
【０１１１】したがって、フリップフロップのフィード
バックループのセットアップタイム及びホールドタイム
をネットリスト生成時に考慮する必要が無くなる。
【０１１２】その結果、効率的な論理合成処理が可能に
なるとともに、ネットリスト生成段階における上記した
セットアップタイム及びホールドタイムのタイミング調
整時にフィードバックループ形成部に不必要なセルが挿
入されることはなく、レイアウト効率のよいネットリス
トを生成できる効果を奏する。
【０１１３】この発明における請求項６記載の論理合成
方法のステップ(b)は、原ネットリストに基づき、その
入出力にフィードバックループが形成されるフリップフ
ロップに関し、そのフリップフロップ及びそのフィード
バックループを、前記フリップフロップライブラリに登
録されたフィードバックループ付フリップフロップのセ
ルに変換してネットリストを生成するため、ステップ
(a)における原ネットリストの生成処理は既存のセルラ
イブラリを用いた既存の方法で実行することができる。
【０１１４】その結果、原ネットリスト生成後の処理で
あるステップ(b) を新たに追加することにより、既存の
論理合成方法を最大限に活用しながら、レイアウト効率
のよいネットリストを生成できる効果を奏する。
【０１１５】この発明における請求項７記載の論理合成
方法においては、フィードバックループ付フリップフロ
ップはその入出力にスキャンテスト可能なスキャン入出
力を有するフィードバックループ付スキャンフリップフ
ロップを含むため、スキャンテスト設計を行う際、フィ
ードバックループ付フリップフロップをフィードバック
ループ付スキャンフリップフロップに置き換える処理は
必要ない。
【０１１６】その結果、スキャンフリップフロップへの
変換処理を行うことなく容易にスキャンテストを実行可
能なネットリストを生成できる効果を奏する。
【０１１７】この発明における請求項８記載の半導体集
積回路は、請求項５記載の論理合成方法により生成され
たネットリストに基づき製造されてもよい。
【０１１８】したがって、上記半導体集積回路を規定す
る論理機能記述が、フリップフロップの入出力間に形成
されるフィードバックループを要求する場合、セットア
ップタイム及びホールドタイムを考慮してレイアウト適
性の良いフィードバックループが付加されたフィードバ
ックループ付フリップフロップを用いて上記半導体集積
回路は構成される。
【０１１９】その結果、高性能でレイアウト効率のよい
半導体集積回路を得ることができる。
【０１２０】また、請求項８記載の半導体集積回路は、
請求項６記載の論理合成方法により生成されたネットリ
ストに基づき製造されてもよい。
【０１２１】したがって、上記半導体集積回路を規定す
る原ネットリストが、フリップフロップの入出力間に形
成されるフィードバックループを要求する場合、セット
アップタイム及びホールドタイムを考慮してレイアウト
適性の良いフィードバックループが付加されたフィード
バックループ付フリップフロップを用いて上記半導体集
積回路は構成される。
【０１２２】その結果、高性能でレイアウト効率のよい
半導体集積回路を得ることができる。
【０１２３】また、請求項８記載の半導体集積回路は、
請求項７記載の論理合成方法により生成されたネットリ
ストに基づき製造されてもよい。
【０１２４】したがって、上記半導体集積回路を規定す
る論理機能記述が、フリップフロップの入出力間に形成
されるフィードバックループを要求する場合、セットア
ップタイム及びホールドタイムを考慮してレイアウト適
性の良いフィードバックループ及びスキャン入出力が付
加されたフィードバックループ付スキャンフリップフロ
ップを用いて上記半導体集積回路は構成される。
【０１２５】その結果、高性能でレイアウト効率のよ
く、かつスキャンテストの実行が容易に行える半導体集
積回路を得ることができる。
【図面の簡単な説明】
【図１】 この発明の第１の実施例である論理合成装置
の構成を示すブロック図である。
【図２】 フィードバックループ付フリップフロップの
内部構成を示す説明図である。
【図３】 フィードバックループ付フリップフロップの
レイアウト構成を示す平面図である。
【図４】 フィードバックループ付フリップフロップの
内部構成の第１の例を示す回路図である。
【図５】 フィードバックループ付フリップフロップの
内部構成の第２の例を示す回路図である。
【図６】 この発明の第１の実施例である論理合成装置
の動作を示すフローチャートである。
【図７】 この発明の第２の実施例である論理合成装置
の構成を示すブロック図である。
【図８】 この発明の第２の実施例である論理合成装置
の動作を示すフローチャートである。
【図９】 この発明の第３の実施例である論理合成装置
の構成を示すブロック図である。
【図１０】 フィードバックループ付スキャンフリップ
フロップの内部構成を示す説明図である。
【図１１】 フィードバックループ付スキャンフリップ
フロップの内部構成の第１の例を示す回路図である。
【図１２】 フィードバックループ付スキャンフリップ
フロップの内部構成の第２の例を示す回路図である。
【図１３】 フィードバックループ付スキャンフリップ
フロップの内部構成の第３の例を示す回路図である。
【図１４】 この発明の第３の実施例である論理合成装
置の動作を示すフローチャートである。
【図１５】 従来論理合成装置の構成を示すブロック図
である。
【図１６】 従来の論理合成装置の動作を示すフローチ
ャートである。
【図１７】 論理合成により生成されるフィードバック
ループ付フリップフロップの一例を示す回路図である。
【図１８】 論理合成により生成されるフィードバック
ループ付フリップフロップのレイアウト構成例を示す平
面図である。
【符号の説明】
１，２ 論理合成部、３，５ セルライブラリ、４ フ
リップフロップ変換部、１２ テスト設計部、２１ フ
リップフロップ、２２，２４ 遅延回路、２３，２５
選択回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 橋爪 毅 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社システムエル・エス・アイ開発研 究所内

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 論理接続関係を規定する論理機能記述を
    付与する論理機能記述付与手段と、 フリップフロップの入出力間に該フリップフロップのセ
    ットアップタイム及びホールドタイムを考慮してレイア
    ウト適性の良いフィードバックループが付加されたフィ
    ードバックループ付フリップフロップのセルが少なくと
    も登録されたライブラリと、 前記論理機能記述を受け、前記論理機能記述に基づき、
    前記ライブラリに登録されたセルを用いて、論理素子の
    素子情報及びその接続情報を規定したネットリストを生
    成するネットリスト生成手段とを備え、 前記ネットリスト生成手段は、その入出力にフィードバ
    ックループが形成されるフリップフロップに関し、その
    フリップフロップ及びそのフィードバックループ部分
    に、前記フィードバックループ付フリップフロップのセ
    ルを割り付けることを特徴とする、論理合成装置。
  2. 【請求項２】 前記ライブラリは、前記フィードバック
    ループ付フリップフロップのセル以外の種々のセルがさ
    らに登録されるセルライブラリである、請求項１記載の
    論理合成装置。
  3. 【請求項３】 前記ライブラリは、前記フィードバック
    ループ付フリップフロップのセルのみが登録されるフリ
    ップフロップライブラリであり、 前記フィードバックループ付フリップフロップのセル以
    外の種々のセルが登録されたセルライブラリをさらに備
    え、 前記ネットリスト生成手段は、 前記論理機能記述を受け、前記論理機能記述に基づき、
    前記セルライブラリに登録されたセルを用いて、論理素
    子の素子情報及びその接続情報を規定した原ネットリス
    トを生成する論理合成手段と、 前記原ネットリストを受け、前記原ネットリストに基づ
    き、その入出力にフィードバックループが形成されるフ
    リップフロップに関し、そのフリップフロップ及びその
    フィードバックループを、前記フリップフロップライブ
    ラリに登録されたフィードバックループ付フリップフロ
    ップに変換して前記ネットリストを生成するフリップフ
    ロップ変換手段とを備える、請求項１記載の論理合成装
    置。
  4. 【請求項４】 前記フィードバックループ付フリップフ
    ロップはその入出力にスキャンテスト可能なスキャン入
    出力を有するフィードバックループ付スキャンフリップ
    フロップを含む、請求項１ないし請求項３のうちいずれ
    か１項に記載の論理合成装置。
  5. 【請求項５】 フリップフロップの入出力間に該フリッ
    プフロップのセットアップタイム及びホールドタイムを
    考慮してレイアウト適性の良いフィードバックループが
    付加されたフィードバックループ付フリップフロップの
    セルを含む種々のセルが登録されたセルライブラリを用
    いて行う論理合成方法であって、 (a) 論理接続関係を規定する論理機能記述に基づき、フ
    リップフロップの入出力間に形成されるフィードバック
    ループを検出するステップと、 (b) 前記ステップ(a)で検出されたフィードバックルー
    プ及びそれに対応するフリップフロップ部分に、前記セ
    ルライブラリから前記フィードバックループ付フリップ
    フロップのセルを割り付けるステップと、 (c) 前記論理機能記述に基づき、前記セルライブラリか
    ら、前記フィードバックループ付フリップフロップのセ
    ル以外のセルを割り付けてネットリストを生成するステ
    ップと、を備える論理合成方法。
  6. 【請求項６】 フリップフロップの入出力間に該フリッ
    プフロップのセットアップタイム及びホールドタイムを
    考慮してレイアウト適性の良いフィードバックループが
    付加されたフィードバックループ付フリップフロップの
    セルが登録されたフリップフロップライブラリと種々の
    セルが登録されたセルライブラリとを用いて行う論理合
    成方法であって、 (a) 論理接続関係を規定する論理機能記述に基づき、前
    記セルライブラリに登録されたセルを割り付けて原ネッ
    トリストを生成するステップと、 (b) 前記原ネットリストに基づき、その入出力にフィー
    ドバックループが形成されるフリップフロップに関し、
    そのフリップフロップ及びそのフィードバックループ
    を、前記フリップフロップライブラリに登録されたフィ
    ードバックループ付フリップフロップのセルに変換して
    ネットリストを生成するステップと、を備える論理合成
    方法。
  7. 【請求項７】 前記フィードバックループ付フリップフ
    ロップはその入出力にスキャンテスト可能なスキャン入
    出力を有するフィードバックループ付スキャンフリップ
    フロップを含む、請求項５に記載の論理合成方法。
  8. 【請求項８】 請求項５ないし請求項７のいずれか１項
    に記載の論理合成方法により生成されたネットリストに
    基づき製造された半導体集積回路。
JP7125112A 1995-05-24 1995-05-24 論理合成装置、論理合成方法及び半導体集積回路 Pending JPH08320893A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP7125112A JPH08320893A (ja) 1995-05-24 1995-05-24 論理合成装置、論理合成方法及び半導体集積回路
US08/533,839 US5715171A (en) 1995-05-24 1995-09-26 Logical synthesizing device, logical synthesizing method, and semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7125112A JPH08320893A (ja) 1995-05-24 1995-05-24 論理合成装置、論理合成方法及び半導体集積回路

Publications (1)

Publication Number Publication Date
JPH08320893A true JPH08320893A (ja) 1996-12-03

Family

ID=14902149

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7125112A Pending JPH08320893A (ja) 1995-05-24 1995-05-24 論理合成装置、論理合成方法及び半導体集積回路

Country Status (2)

Country Link
US (1) US5715171A (ja)
JP (1) JPH08320893A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0809199A2 (en) * 1996-05-22 1997-11-26 Symbios Logic Inc. Clock skew insensitive scan chain reordering

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5969538A (en) 1996-10-31 1999-10-19 Texas Instruments Incorporated Semiconductor wafer with interconnect between dies for testing and a process of testing
US6260165B1 (en) * 1996-10-18 2001-07-10 Texas Instruments Incorporated Accelerating scan test by re-using response data as stimulus data
US6230304B1 (en) 1997-12-24 2001-05-08 Magma Design Automation, Inc. Method of designing a constraint-driven integrated circuit layout
US6405335B1 (en) 1998-02-25 2002-06-11 Texas Instruments Incorporated Position independent testing of circuits
US6389566B1 (en) 1998-06-02 2002-05-14 S3 Incorporated Edge-triggered scan flip-flop and one-pass scan synthesis methodology
US7058862B2 (en) * 2000-05-26 2006-06-06 Texas Instruments Incorporated Selecting different 1149.1 TAP domains from update-IR state
US6728915B2 (en) 2000-01-10 2004-04-27 Texas Instruments Incorporated IC with shared scan cells selectively connected in scan path
US6769080B2 (en) 2000-03-09 2004-07-27 Texas Instruments Incorporated Scan circuit low power adapter with counter
US6553524B1 (en) * 2000-07-12 2003-04-22 Hewlett Packard Development Company, L.P. Method for automating validation of integrated circuit test logic
GB2371640B (en) * 2001-01-26 2004-09-01 Advanced Risc Mach Ltd Validating integrated circuits
JP2005032102A (ja) * 2003-07-09 2005-02-03 Matsushita Electric Ind Co Ltd スキャンテスト設計方法、スキャンテスト回路、スキャンフリップフロップ回路、スキャンテスト回路挿入用ｃａｄプログラム、大規模集積回路及び携帯デジタル機器
JP2005216012A (ja) * 2004-01-29 2005-08-11 Fujitsu Ltd 設計支援装置、設計支援方法、設計支援プログラムおよび記録媒体
CA2609816C (en) * 2005-05-31 2013-02-19 H. William B. Wilt Dynamically changing track support for tracked vehicle
JP2008140061A (ja) * 2006-11-30 2008-06-19 Matsushita Electric Ind Co Ltd 論理回路合成装置
US7913131B2 (en) * 2008-01-07 2011-03-22 Arm Limited Scan chain cell with delay testing capability
US20140019486A1 (en) * 2012-07-13 2014-01-16 Amitava Majumdar Logic Content Processing for Hardware Acceleration of Multi-Pattern Search

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4831543A (en) * 1986-02-21 1989-05-16 Harris Semiconductor (Patents) Inc. Hierarchical net list derivation system
US5491640A (en) * 1992-05-01 1996-02-13 Vlsi Technology, Inc. Method and apparatus for synthesizing datapaths for integrated circuit design and fabrication
US5550839A (en) * 1993-03-12 1996-08-27 Xilinx, Inc. Mask-programmed integrated circuits having timing and logic compatibility to user-configured logic arrays

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0809199A2 (en) * 1996-05-22 1997-11-26 Symbios Logic Inc. Clock skew insensitive scan chain reordering
EP0809199A3 (en) * 1996-05-22 2000-07-19 LSI Logic Corporation Clock skew insensitive scan chain reordering

Also Published As

Publication number Publication date
US5715171A (en) 1998-02-03

Similar Documents

Publication Publication Date Title
EP0701713B1 (en) Field programmable logic device with dynamic interconnections to a dynamic logic core
JPH08320893A (ja) 論理合成装置、論理合成方法及び半導体集積回路
US7941776B2 (en) Method of IC design optimization via creation of design-specific cells from post-layout patterns
US6721926B2 (en) Method and apparatus for improving digital circuit design
JP4594519B2 (ja) タイミング閉鎖方法
JP2002123563A (ja) コンパイル方法および合成装置ならびに記録媒体
US8977994B1 (en) Circuit design system and method of generating hierarchical block-level timing constraints from chip-level timing constraints
US8543955B1 (en) Apparatus and methods for time-multiplex field-programmable gate arrays
JP2006004345A (ja) データフローグラフ処理方法、リコンフィギュラブル回路および処理装置
KR19990007884A (ko) 반도체 집적회로의 설계방법 및 자동설계장치
US8667435B1 (en) Function symmetry-based optimization for physical synthesis of programmable integrated circuits
JP2001357090A (ja) 論理合成方法及び論理合成装置
US20100253409A1 (en) Clock generation system and clock dividing module
JP4495865B2 (ja) 業者間アプリケーションサービスプロバイダ
US7100140B2 (en) Generation of graphical congestion data during placement driven synthesis optimization
JP2004102703A (ja) レジスタ転送レベル設計支援装置
Hsiao et al. High‐performance Multiplexer‐based Logic Synthesis Using Pass‐transistor Logic
Chen et al. Timing optimization of logic network using gate duplication
WO2021234720A1 (en) Power performance area optimization driven synthesis
JPH06252266A (ja) 半導体集積回路自動設計装置
JPH07249067A (ja) 論理合成方法及び半導体集積回路
JPH11154167A (ja) 回路設計システムおよび回路設計方法
JP2948524B2 (ja) 半導体集積回路の設計方法
Chowdhary et al. A methodology for synthesis of data path circuits
Roy Digital System Implementation