JP2739013B2 - 論理合成装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、マクロセルで構成さ
れ、レイアウト容易性を考慮した論理素子及びその接続
情報からなるネットリストを出力する論理合成装置に関
する。

【０００２】

【従来の技術】図１２は従来の論理合成装置の構成を示
すブロック図である。同図に示すように、論理合成部１
は機能記述ファイル５から、論理接続関係を規定した論
理機能記述を取り込む。機能記述ファイル５は、論理合
成装置の使用者が所望する回路機能を、ＨＤＬ(Hardwar
e Description Language) で記述した論理機能記述を収
めたファイルである。

【０００３】論理合成部１は機能記述ファイル５より得
た論理機能記述を、ＡＮＤ，ＯＲ等の論理に変換し、さ
らに論理圧縮を行って、最適な論理式Ｄ１を最適化部２
に出力する。

【０００４】最適化部２は、論理式Ｄ１と、制約条件フ
ァイル７に記載された使用者が所望する回路特性の制約
条件Ｄ７とを取り込む。なお、ここでいう回路特性とは
動作速度、回路面積及び消費電力等に関する特性であ
る。最適化部２は、制約条件Ｄ７を満足する回路特性が
得られるように、マクロセルライブラリ６内に登録され
ているマクロセルを用いて、論理式Ｄ１を実現するネッ
トリストＤ２を生成して、ファンアウト調整部３に出力
する。なお、マクロセルは、使用者があらかじめ指定し
て、マクロセルライブラリ６内に登録した論理機能ブロ
ックである。また、ネットリストＤ２は、マクロセルで
構成される論理素子の素子情報及びその接続情報を規定
したものである。

【０００５】ファンアウト調整部３は、ネットリストＤ
２を取り込み、ネットリストＤ２中の各マクロセルが、
マクロセルライブラリ６内に登録されたファンアウト制
約条件を満たすように、ネットリストＤ２を変更してネ
ットリストＤ３をタイミング調整部４に出力する。

【０００６】タイミング調整部４は、ネットリストＤ３
を取り込み、ファンアウト調整部３と同様に、フリップ
フロップのセットアップ時間、ホールド時間のタイミン
グ調整を行って、ネットリストＤ３を変更することによ
り、最終決定のネットリストＤ４を出力する。

【０００７】そして、このネットリストＤ４に基づき、
既存のレイアウト装置が、マクロセルのレイアウト（配
置配線）処理を行うことにより、マクロセルで構成され
る論理回路が製造される。

【０００８】

【発明が解決しようとする課題】図１３は、従来の論理
合成装置から出力されたネットリスト（図１のネットリ
ストＤ４に相当）に基づくマクロセルのレイアウト例を
示す模式図である。同図に示すように、各マクロセル
（配置）列８（８ａ，８ｂ，８ｃ）内に複数のマクロセ
ル１０（１０ａ〜１０ｃ，１０ｄ〜１０ｆ，１０ｇ〜１
０ｉ）がそれぞれ配置されている。

【０００９】そして、マクロセル１０ｂ及び１０ｄが、
それぞれ１つのフィードスルー１１ｂ及び１１ｄを有し
ており、他のマクロセル１０はフィードスルー１１を有
していない。なお、フィードスルーとは、マクロセル中
に存在する配線通過領域を意味する。

【００１０】マクロセル列８ａ，８ｂ間及び８ｂ，８ｃ
間には、それぞれ配線領域９ａ及び９ｂが設けられ、こ
れら配線領域９にセル間配線１２（１２ａ〜１２ｄ）を
設けることにより、異なるマクロセル１０，１０間の接
続が実現する。

【００１１】ところで、従来の論理合成装置は、回路面
積や動作速度の最適化を重視してネットリストを生成す
るため、組合せ回路を構成する際、フィードスルーの少
ないまたは０のマクロセルを多用する傾向が強い。した
がって、総フィードスルー数の少ないネットリストを生
成する可能性が強い。

【００１２】総フィードスルー数が少ないネットリスト
に基づき論理回路を構成すると、図１３のマクロセル１
０ｂ，１０ｈ間を接続するセル間配線１２ｃのように、
配線領域９内を迅回して形成するセル間配線が増える。
その結果、多大な配線負荷がかかり、期待する遅延特性
が得れない等の弊害が生じ、最悪の場合、未結線が発生
してレイアウトができなくなるという問題点があった。

【００１３】つまり、従来の論理合成装置は、レイアウ
ト処理に適したネットリストの生成を行っていないとい
う問題点があった。

【００１４】この発明は上記問題点を解決するためにな
されたもので、レイアウト処理が容易なネットリストの
生成を行う論理合成装置を得ることを目的とする。

【００１５】

【課題を解決するための手段】この発明にかかる請求項
１記載の論理合成装置は、論理接続関係を規定する論理
機能記述を付与する論理機能記述付与手段と、前記論理
機能記述を受け、前記論理機能記述に基づき、マクロセ
ルで構成される論理素子の素子情報及びその接続情報を
規定したネットリストを生成するネットリスト生成手段
と、前記ネットリストを受け、前記ネットリストで規定
された前記マクロセルで構成される論理回路のレイアウ
ト適性の良／不良を所定の基準に基づいて評価し、前記
レイアウト適性が不良と評価した場合は、前記論理回路
全体の論理を変更することなく、前記ネットリスト中の
前記マクロセルの置き換え処理を行って、前記レイアウ
ト適性が良好なネットリストを出力するレイアウト容易
化手段とを備えて構成されている。

【００１６】望ましくは、請求項２記載の論理合成装置
のように、前記レイアウト容易化手段は、前記ネットリ
ストを受け、前記ネットリストで規定されたマクロセル
で構成される論理回路のフィードスル−数に関連した評
価値を求め、該評価値に基づき、前記レイアウト適性の
良／不良を評価するレイアウト適性評価手段と、前記レ
イアウト適性評価手段で前記レイアウト適性が不良と判
定されたネットリストである不良ネットリストを受け、
前記論理回路全体の論理を変更することなく前記不良ネ
ットリスト中の前記マクロセルの置き換え処理を行っ
て、前記レイアウト適性が良好なネットリストを出力す
るマクロセル置き換え手段とを備える。

【００１７】さらに望ましくは、請求項３記載の論理合
成装置のように、前記評価値は、前記ネットリスト中の
前記マクロセルすべてにおける総フィードスルー数ＦＮ
と前記ネットリスト中の前記論理素子すべてにおける総
入力部数ＰＮ１との比（ＦＮ／ＰＮ１）であり、前記レ
イアウト適性評価手段は、前記比（ＦＮ／ＰＮ１）が所
定値以上であると前記レイアウト適性が良好と評価し、
所定値未満であるとレイアウト適性が不良と評価する

【００１８】

【作用】この発明の請求項１記載の論理合成装置におけ
るレイアウト容易化手段は、ネットリスト生成手段より
生成されたネットリストを受け、該ネットリストで規定
されたマクロセルで構成される論理回路のレイアウト適
性の良／不良を所定の基準に基づいて評価し、レイアウ
ト適性が不良と評価した場合は、論理回路全体の論理を
変更することなくネットリスト中のマクロセルの置き換
え処理を行って、レイアウト適性が良好なネットリスト
を出力する。このため、ネットリスト生成手段から生成
されたネットリストがレイアウト適性が不良なものであ
っても、レイアウト容易化手段から出力されるネットリ
ストは必ずレイアウト適性の良好なものに補正される。

【００１９】具体的には、請求項２記載のレイアウト適
性評価手段により、ネットリストで規定されたマクロセ
ルで構成される論理回路のフィードスル−数に関連した
評価値に基づきレイアウト適性の良／不良を評価を行
う。上記評価値を用いるのは、フィードスルー数が多い
程、レイアウト処理の一部である配線処理が容易になる
性質に基づいている。

【００２０】さらに、具体的には、請求項３記載のよう
に、ネットリスト中のマクロセルすべてにおける総フィ
ードスルー数ＦＮとネットリスト中の論理素子すべてに
おける総入力部数ＰＮ１との比（ＦＮ／ＰＮ１）を評価
値としている。上記評価値を用いるのは、総入力部数Ｐ
Ｎ１が増加すると、その配線数は増加するため、レイア
ウト容易化にはより多くのフィードスルーを必要とする
性質に基づいている。

【００２１】

【実施例】図１はこの発明の一実施例である論理合成装
置の構成を示すブロック図である。同図に示すように、
タイミング調整部４の次段にレイアウト容易化部１３が
新たに設けられる。レイアウト容易化部１３は、タイミ
ング調整部４から出力されるネットリストＤ４を取り込
み、ネットリストＤ４のレイアウト適性を評価する。そ
して、前記レイアウト適性が不良の場合は、マクロセル
ライブラリ６に登録されたマクロセルを参照して、マク
ロセルの置き換え処理を行ってネットリストＤ４を変更
することにより、レイアウト適性の良好なネットリスト
Ｄ１３を出力する。なお、他の構成は図１２で示した従
来例と同様であるので、説明を省略する。

【００２２】図２は、レイアウト容易化部１３の内部構
成を示すブロック図である。レイアウト容易化部１３
は、フィードスルー数評価部１４とマクロセル置き換え
部１５とから構成される。

【００２３】フィードスルー数評価部１４は、ネットリ
ストＤ３を受け、マクロセルライブラリ６を参照して、
ネットリストＤ３から総フィードスルー数ＦＮを算出
し、総フィードスルー数ＦＮに基づき、レイアウト適性
の良否評価を行う。そして、良判定を行うとネットリス
トＤ３をそのままネットリストＤ１３として出力し、否
判定を行うとネットリストＤ３をマクロセル置き換え部
１５に引き渡す。

【００２４】マクロセル置き換え部１５は、ネットリス
トＤ３中において、良判定可能な総フィードスルー数Ｆ
Ｎを満足するまで、フィードスルー数の少ない（０を含
む）マクロセルから、フィードスルー数のより多いマク
ロセルへのマクロセル置き換え処理を行うことにより、
ネットリストＤ３を変更して、レイアウト適性が良好な
ネットリストＤ１５をネットリストＤ１３として出力す
る。

【００２５】この際、よりフィードスルー数の多いマク
ロセルへ置き換えるべき置き換え対象のマクロセルの決
定は、マクロセル置き換え部１５内の置き換えマクロセ
ル決定部１６にて行う。

【００２６】図３はレイアウト容易化部１３の処理動作
を示すフローチャートである。図４はネットリストＤ３
の一例を示す回路図である。

【００２７】図４に示すように、ネットリストＤ３は論
理素子３１〜３６の素子情報及びその接続情報を有して
いる。各論理素子３１〜３６の素子情報は、ＡＮＤ，Ｏ
Ｒ等の論理情報と論理素子を構成するマクロセル識別符
号とを含む。例えば、ＮＡＮＤゲート３１とＮＡＮＤゲ
ート３５は共に同一論理情報を有するが、必ずしも同一
種類のマクロセルを用いるとは限らず、互いに回路特
性，フィードスルー数等が異なるマクロセルを用いる場
合がある。その場合、ＮＡＮＤゲート３１とＮＡＮＤゲ
ート３５とは異なるマクロセル識別符号を有することに
なる。なお、ここでいう回路特性とは、ドライブ能力、
動作速度、回路面積及び消費電力等に関する特性であ
る。また、回路特性、フィードスルー数等のマクロセル
情報は、マクロセルライブラリ６中にマクロセル識別符
号に対応して格納されている。

【００２８】したがって、各論理素子の入力ピンの数
は、ネットリストＤ３の接続情報から得ることができ、
各論理素子のフィードスルー数はネットリストＤ３のマ
クロセル識別符号に基づき，マクロセルライブラリ６を
参照することにより得ることができる。

【００２９】以下、図３を参照して、レイアウト容易化
部１３の処理動作の説明を行う。

【００３０】まず、ステップＳ１で、フィードスルー数
評価部１４は、ネットリストＤ３及びマクロセルライブ
ラリ６から、ネットリストＤ３中のすべてのマクロセル
における総フィードスルー数ＦＮを求めるとともに、ネ
ットリストＤ３中のすべての論理素子の総入力ピン数Ｐ
Ｎ１を求める。

【００３１】そして、下式で評価数Δを求める。

【００３２】Δ＝（総フィードスルー数ＦＮ）／（総入
力ピン数ＰＮ１）…(I) このように、評価数Δの分母に総入力ピン数ＰＮ１を用
いるのは、ネットリストＤ３中のすべての論理素子の入
力ピンの総数は、接続すべきネットの総数に相当するた
め、レイアウト適性を良好にするには、総入力ピン数Ｐ
Ｎ１が多い程、総フィードスルー数ＦＮを多くする必要
があるからである。

【００３３】次に、ステップＳ２で、フィードスルー数
評価部１４は、評価数Δと比較係数α（定数）とを比較
し、Δ≧αであれば、ネットリストＤ３の構成でレイア
ウト適性が良好となる総フィードスルー数ＦＮが既に存
在するとみなし、ネットリストＤ３をそのままネットリ
ストＤ１３として出力し、処理を終了する。

【００３４】一方、Δ＜αであれば、ネットリストＤ３
の構成では、レイアウト適性が不良であるとみなし、ス
テップＳ３に移行する。

【００３５】ステップＳ３で、マクロセル置き換え部１
５内の置き換えマクロセル決定部１６は、フィードスル
ー数のより多いマクロセルに置き換えるべき置き換え対
象のマクロセルを決定する。以下、その決定動作の詳細
を図４で示したネットリストＤ３を例に挙げて説明す
る。

【００３６】図４で示したネットリストＤ３の場合、各
論理素子３１〜３６それぞれをマクロセル８１〜８６で
構成する場合、論理素子３１〜３６の入出力接続関係か
ら、図５に示すように、同一のセル列８０に、隣接して
マクロセル８１〜８６を配置するのが効率的である。

【００３７】このことから、既存のレイアウト装置もお
そらくマクロセル８１〜８６を図５に示すように配置す
ることが予想される。そこで、例えば、ネットリストＤ
３の回路において、良好なレイアウト適性を得るため、
セル列８０のフィードスルー数を３個増やす必要がある
場合、マクロセル８１、８３及び８５それぞれを置き換
え対象のマクロセルに決定する。なぜなら、セル列にお
いて適当なマクロセル間隔でフィードスルーを設ける方
が、隣接するマクロセルにフィードスルーを形成するよ
り、遥かに配線効率がよくなるからである。

【００３８】このように、マクロセル置き換え部１５内
の置き換えマクロセル決定部１６は、ネットリストＤ３
からマクロセルの最適配置を予想し、予想配置したマク
ロセルが適当なマクロセル間隔をおいて、フィードスル
ー数のより多いマクロセルに置き換わるように、置き換
え対象のマクロセルを決定する。

【００３９】そして、ステップＳ４で、マクロセル置き
換え部１５は、置き換えマクロセル決定部１６で決定し
た置き換え対象マクロセルを、よりフィードスルー数の
多いマクロセルに置き換える。以下、マクロセル置き換
え処理について詳述する。

【００４０】図６及び図７は２入力ＮＡＮＤゲートを構
成するマクロセル例を示す模式図である。図６及び図７
において、２４及び２４′はＮＡＮＤゲートを構成する
マクロセルである。マクロセル２４は、領域Ｔ１に形成
されるトランジスタと領域Ｔ２に形成されるトランジス
タからなる３組のトランジスタペアＴＰ１〜ＴＰ３を用
いてＮＡＮＤゲートを構成する。一方、マクロセル２
４′は、マクロセル２４と同様、３組のトランジスタペ
アＴＰ１〜ＴＰ３を用いてＮＡＮＤゲートを構成すると
ともに、全く論理機能のない１組のトランジスタペアＴ
Ｐ４を余分に有している。

【００４１】つまり、マクロセル２４′は、トランジス
タペアＴＰ４を余分に設けた点がマクロセル２４と異な
るだけで、構成する論理素子及びその回路特性はマクロ
セル２４と全く同一である。

【００４２】なお、２８はトランジスタのゲート電極で
あり、２６はＮＡＮＤゲートを構成するための配線（た
だし、トランジスタペアＴＰ４の配線２６はＮＡＮＤゲ
ート構成用ではない）、２７はフィードスルー形成用領
域である。また、２９は電源配線層、３０は接地配線層
である。

【００４３】このような構成のマクロセル２４及び２
４′の２入力ＮＡＮＤゲートは、詳細は図示しないが、
トランジスタペアＴＰ１及びＴＰ２のゲート入力に２つ
の入力ピンＡ及びＢが設けられ、トランジスタペアＴＰ
３のドレイン出力に出力ピンＹが設けられる。

【００４４】マクロセルの配線は通常、互いに形成層の
異なる第１配線と第２配線とを用いて行われ、マクロセ
ル内の２４（２４′）内の配線は主として第１配線で行
い、入出力ピンＡ，Ｂ及びＹとの配線は必ず第２配線で
行う。また、フィードスルーを通過する配線も第２配線
で行う。

【００４５】したがって、マクロセル２４内のトランジ
スタペアＴＰ１〜ＴＰ３及びマクロセル２４′内のトラ
ンジスタペアＴＰ１〜ＴＰ３はすべて、第１配線及び第
２配線を用いることになるため、第２配線を用いるフィ
ードスルーを形成する余地はない。一方、マクロセル２
４′内のトランジスタペアＴＰ４は、入出力ピンを設け
る必要はなく、電源配線２９及び接地配線３０との内部
配線２６は第１配線で形成できるため、第２配線でフィ
ードスルーを形成する余地がある。

【００４６】以上の理由から、図６のＮＡＮＤゲートを
構成するマクロセル２４（フィードスルー数＝０）が置
き換え対象のマクロセルである場合、図７のマクロセル
２４′（フィードスルー数＝１）に置き換えることによ
り、フィードスルー数を増やすことができる。

【００４７】このように、置き換え対象マクロセルを、
フィードスルー領域が余分に設けられ、他の構成が全く
変わらないマクロセルに置き換えることにより、構成す
る論理素子はもちろん、ドライブ能力、遅延時間、消費
電力等の回路特性を全く変化させることなく、フィード
スルー数のみ増やしてマクロセルの置き換えを行うこと
ができる。

【００４８】しかしながら、フィードスルー領域のみが
余分に設けられたマクロセルは一般的ではなく、特別に
準備する必要がある。

【００４９】通常、様々な回路特性を持たせる必要性か
ら、同一論理素子を構成するマクロセルは複数種存在
し、それらの回路特性、フィードスルー数が異なるが一
般的である。そこで、置き換え対象のマクロセルをフィ
ードスルー数のより多い、同一論理素子を構成するマク
ロセルに置き換えることもできる。この場合、回路特性
が変わってしまうという不利はあるが、フィードスルー
領域のみが余分に設けられたマクロセルを特別に準備す
る必要はない。

【００５０】また、一般的に、２入力ＡＮＤゲートの方
が２入力ＮＡＮＤゲートより、構成するトランジスタペ
ア数が多いため、フィードスルーが多くなる特徴があ
る。図８は２入力ＡＮＤゲートを構成するマクロセル例
を示す模式図である。

【００５１】同図に示すように、２入力ＡＮＤゲートは
マクロセル２５内に、領域Ｔ１に形成されるトランジス
タと領域Ｔ２に形成されるトランジスタからなる４組の
トランジスタペアＴＰ１〜ＴＰ４を用いて構成される。
なお、２８はトランジスタのゲート電極である。２６は
ＡＮＤゲートを構成するための配線、２９は電源配線
層、３０は接地配線層である。

【００５２】このような構成の２入力ＡＮＤゲートは、
詳細を図示しないが、トランジスタペアＴＰ１及びＴＰ
２のゲート入力に２つの入力ピンＡ及びＢが設けられ、
トランジスタペアＴＰ４のドレイン出力に出力ピンＹが
設けられる。したがって、トランジスタペアＴＰ３には
入出力ピンが設けられていない。しかも、トランジスタ
ペアＴＰ３に接続される配線２６はすべて第１配線で形
成される。したがって、トランジスタペアＴＰ３の形成
領域は第２配線を形成しても弊害は生じないため、フィ
ードスルーとすることができる。

【００５３】そこで、図６で示した２入力ＮＡＮＤゲー
トが置き換え対象のマクロセルの場合、上記特徴を利用
して、回路全体の論理を変更することなく、２入力ＮＡ
ＮＤゲートからフィードスルー数のより多い２入力ＡＮ
Ｄゲートのマクロセルに変更することにより、マクロセ
ルの置き換えを行うこともできる。

【００５４】例えば、図４のＮＡＮＤゲート３１，３２
をＡＮＤゲート４１，４２に単純に置き換えた場合、図
９のようになる。なお、４７及び４８はインバータであ
る。しかしながら、図９の構成ではインバータ４７及び
４８を設けた分、総入力ピン数ＰＮ１が２つ増加してし
まう。これを補正するため、インバータ４７，４８及び
ＮＯＲゲート３３（図中、波線で囲む）を１つのＡＮＤ
ゲート４３に置き換える。その結果、最終的に、図１０
に示すように、総入力ピン数ＰＮ１を変更することな
く、ＮＡＮＤゲート３１、３２及びＮＯＲゲート３３が
それぞれＡＮＤゲート４１，４２及び４３に置き換わ
る。

【００５５】このように、回路全体の論理を変更するこ
となく、置き換え対象マクロセルを、フィードスルー数
が多く論理が異なるマクロセルに置き換えることもでき
る。

【００５６】上記したように、レイアウト容易化部１３
から出力されるネットリストＤ１３は、レイアウト適性
が良好なレベルの総フィードスルー数を必ず具備する。
このため、既存のレイアウト装置でネットリストＤ１３
に基づきレイアウト処理を施しても、未結線となる配線
が存在しないのはもちろん、迂回するセル間配線１２を
生成することなく、図１１に示すように、効率的なレイ
アウトが行える。なお、図１１において、８ｄ〜８ｆは
マクロセル列であり、９ｃ及び９ｄは配線領域、１０ｊ
〜１０ｓはマクロセル、１１ｊ，１１ｌ，１１ｎ、１１
ｏ及び１１ｒはフィードスルー、１２ｅ〜１２ｇはセル
間配線である。

【００５７】なお、ステップＳ２で用いた評価数ΔはＦ
Ｎ／ＰＮ１としたが、これに限定されず、｛（総トラン
ジスタペア数ＴＮ）−（総入出力ピン数ＰＮ０１）｝／
（総入力ピン数ＰＮ１）としてもよい。これは、総フィ
ードスルー数ＦＮが、総トランジスタペア数ＴＮと総入
出力ピン数ＰＮ１０との差に近似する性質に基づいてい
る。

【００５８】また、評価数Δを（回路ゲート数ＧＮ）／
（総入力ピン数ＰＮ１）とすることもできる。なお、回
路ゲート数とは、１つの基本的な論理素子を形成するの
に、必要な最小トランジスタペア数のことを示す。例え
ば、基本的な論理素子がＮＡＮＤゲートの場合、３組の
トランジスタペアで１回路ゲート数となる。

【００５９】

【発明の効果】以上説明したように、この発明によれ
ば、レイアウト容易化手段により、ネットリストで規定
されたマクロセルで構成される論理回路のレイアウト適
性の良／不良を所定の基準に基づいて評価し、レイアウ
ト適性が不良と評価した場合は、論理回路全体の論理を
変更することなくネットリスト中のマクロセルの置き換
え処理を行って、レイアウト適性が良好なネットリスト
を出力するため、レイアウト処理の容易なネットリスト
を常に出力することができる。

【図面の簡単な説明】

【図１】この発明の一実施例である論理合成装置の構成
を示すブロック図である。

【図２】図１のレイアウト容易化部の詳細を示すブロッ
ク図である。

【図３】図１のレイアウト容易化部の動作を示すフロー
チャートである。

【図４】図１のレイアウト容易化部が取り込むネットリ
ストの一例を示す回路図である。

【図５】図４のネットリストの配置例を示す模式図であ
る。

【図６】２入力ＮＡＮＤゲートのマクロセル構成例を示
す説明図である。

【図７】２入力ＮＡＮＤゲートのマクロセル構成例を示
す説明図である。

【図８】２入力ＡＮＤゲートのマクロセル構成例を示す
説明図である。

【図９】マクロセル置き換え例を示す回路図である。

【図１０】マクロセル置き換え例を示す回路図である。

【図１１】図１の論理合成装置で生成されたネットリス
トに基づくレイアウトの一例を示す説明図である。

【図１２】従来の論理合成装置の構成を示すブロック図
である。

【図１３】図１２の論理合成装置で生成されたネットリ
ストのレイアウトの一例を示す説明図である。

【符号の説明】

６ マクロセルライブラリ １３ レイアウト容易化部 １４ フィードスルー数評価部 １５ マクロセル置き換え部 １６ 置き換えマクロセル決定部

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 論理接続関係を規定する論理機能記述を
   付与する論理機能記述付与手段と、 前記論理機能記述を受け、前記論理機能記述に基づき、
   マクロセルで構成される論理素子の素子情報及びその接
   続情報を規定したネットリストを生成するネットリスト
   生成手段と、 前記ネットリストを受け、前記ネットリストで規定され
   た前記マクロセルで構成される論理回路のレイアウト適
   性の良／不良を所定の基準に基づいて評価し、前記レイ
   アウト適性が不良と評価した場合は、前記論理回路全体
   の論理を変更することなく、前記ネットリスト中の前記
   マクロセルの置き換え処理を行って、前記レイアウト適
   性が良好なネットリストを出力するレイアウト容易化手
   段とを備えた論理合成装置。
2. 【請求項２】 前記レイアウト容易化手段は、 前記ネットリストを受け、前記ネットリストで規定され
   たマクロセルで構成される論理回路のフィードスル−数
   に関連した評価値を求め、該評価値に基づき、前記レイ
   アウト適性の良／不良を評価するレイアウト適性評価手
   段と、 前記レイアウト適性評価手段で前記レイアウト適性が不
   良と判定されたネットリストである不良ネットリストを
   受け、前記論理回路全体の論理を変更することなく前記
   不良ネットリスト中の前記マクロセルの置き換え処理を
   行って、前記レイアウト適性が良好なネットリストを出
   力するマクロセル置き換え手段とを備える請求項１記載
   の論理合成装置。
3. 【請求項３】 前記評価値は、前記ネットリスト中の前
   記マクロセルすべてにおける総フィードスルー数ＦＮと
   前記ネットリスト中の前記論理素子すべてにおける総入
   力部数ＰＮ１との比（ＦＮ／ＰＮ１）であり、 前記レイアウト適性評価手段は、前記比（ＦＮ／ＰＮ
   １）が所定値以上であると前記レイアウト適性が良好と
   評価し、所定値未満であるとレイアウト適性が不良と評
   価する請求項２記載の論理合成装置。