JP2739013B2 - 論理合成装置 - Google Patents
論理合成装置Info
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- JP2739013B2 JP2739013B2 JP4233466A JP23346692A JP2739013B2 JP 2739013 B2 JP2739013 B2 JP 2739013B2 JP 4233466 A JP4233466 A JP 4233466A JP 23346692 A JP23346692 A JP 23346692A JP 2739013 B2 JP2739013 B2 JP 2739013B2
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- netlist
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- logic
- macro cell
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【0001】
【産業上の利用分野】この発明は、マクロセルで構成さ
れ、レイアウト容易性を考慮した論理素子及びその接続
情報からなるネットリストを出力する論理合成装置に関
する。
れ、レイアウト容易性を考慮した論理素子及びその接続
情報からなるネットリストを出力する論理合成装置に関
する。
【0002】
【従来の技術】図12は従来の論理合成装置の構成を示
すブロック図である。同図に示すように、論理合成部1
は機能記述ファイル5から、論理接続関係を規定した論
理機能記述を取り込む。機能記述ファイル5は、論理合
成装置の使用者が所望する回路機能を、HDL(Hardwar
e Description Language) で記述した論理機能記述を収
めたファイルである。
すブロック図である。同図に示すように、論理合成部1
は機能記述ファイル5から、論理接続関係を規定した論
理機能記述を取り込む。機能記述ファイル5は、論理合
成装置の使用者が所望する回路機能を、HDL(Hardwar
e Description Language) で記述した論理機能記述を収
めたファイルである。
【0003】論理合成部1は機能記述ファイル5より得
た論理機能記述を、AND,OR等の論理に変換し、さ
らに論理圧縮を行って、最適な論理式D1を最適化部2
に出力する。
た論理機能記述を、AND,OR等の論理に変換し、さ
らに論理圧縮を行って、最適な論理式D1を最適化部2
に出力する。
【0004】最適化部2は、論理式D1と、制約条件フ
ァイル7に記載された使用者が所望する回路特性の制約
条件D7とを取り込む。なお、ここでいう回路特性とは
動作速度、回路面積及び消費電力等に関する特性であ
る。最適化部2は、制約条件D7を満足する回路特性が
得られるように、マクロセルライブラリ6内に登録され
ているマクロセルを用いて、論理式D1を実現するネッ
トリストD2を生成して、ファンアウト調整部3に出力
する。なお、マクロセルは、使用者があらかじめ指定し
て、マクロセルライブラリ6内に登録した論理機能ブロ
ックである。また、ネットリストD2は、マクロセルで
構成される論理素子の素子情報及びその接続情報を規定
したものである。
ァイル7に記載された使用者が所望する回路特性の制約
条件D7とを取り込む。なお、ここでいう回路特性とは
動作速度、回路面積及び消費電力等に関する特性であ
る。最適化部2は、制約条件D7を満足する回路特性が
得られるように、マクロセルライブラリ6内に登録され
ているマクロセルを用いて、論理式D1を実現するネッ
トリストD2を生成して、ファンアウト調整部3に出力
する。なお、マクロセルは、使用者があらかじめ指定し
て、マクロセルライブラリ6内に登録した論理機能ブロ
ックである。また、ネットリストD2は、マクロセルで
構成される論理素子の素子情報及びその接続情報を規定
したものである。
【0005】ファンアウト調整部3は、ネットリストD
2を取り込み、ネットリストD2中の各マクロセルが、
マクロセルライブラリ6内に登録されたファンアウト制
約条件を満たすように、ネットリストD2を変更してネ
ットリストD3をタイミング調整部4に出力する。
2を取り込み、ネットリストD2中の各マクロセルが、
マクロセルライブラリ6内に登録されたファンアウト制
約条件を満たすように、ネットリストD2を変更してネ
ットリストD3をタイミング調整部4に出力する。
【0006】タイミング調整部4は、ネットリストD3
を取り込み、ファンアウト調整部3と同様に、フリップ
フロップのセットアップ時間、ホールド時間のタイミン
グ調整を行って、ネットリストD3を変更することによ
り、最終決定のネットリストD4を出力する。
を取り込み、ファンアウト調整部3と同様に、フリップ
フロップのセットアップ時間、ホールド時間のタイミン
グ調整を行って、ネットリストD3を変更することによ
り、最終決定のネットリストD4を出力する。
【0007】そして、このネットリストD4に基づき、
既存のレイアウト装置が、マクロセルのレイアウト(配
置配線)処理を行うことにより、マクロセルで構成され
る論理回路が製造される。
既存のレイアウト装置が、マクロセルのレイアウト(配
置配線)処理を行うことにより、マクロセルで構成され
る論理回路が製造される。
【0008】
【発明が解決しようとする課題】図13は、従来の論理
合成装置から出力されたネットリスト(図1のネットリ
ストD4に相当)に基づくマクロセルのレイアウト例を
示す模式図である。同図に示すように、各マクロセル
(配置)列8(8a,8b,8c)内に複数のマクロセ
ル10(10a〜10c,10d〜10f,10g〜1
0i)がそれぞれ配置されている。
合成装置から出力されたネットリスト(図1のネットリ
ストD4に相当)に基づくマクロセルのレイアウト例を
示す模式図である。同図に示すように、各マクロセル
(配置)列8(8a,8b,8c)内に複数のマクロセ
ル10(10a〜10c,10d〜10f,10g〜1
0i)がそれぞれ配置されている。
【0009】そして、マクロセル10b及び10dが、
それぞれ1つのフィードスルー11b及び11dを有し
ており、他のマクロセル10はフィードスルー11を有
していない。なお、フィードスルーとは、マクロセル中
に存在する配線通過領域を意味する。
それぞれ1つのフィードスルー11b及び11dを有し
ており、他のマクロセル10はフィードスルー11を有
していない。なお、フィードスルーとは、マクロセル中
に存在する配線通過領域を意味する。
【0010】マクロセル列8a,8b間及び8b,8c
間には、それぞれ配線領域9a及び9bが設けられ、こ
れら配線領域9にセル間配線12(12a〜12d)を
設けることにより、異なるマクロセル10,10間の接
続が実現する。
間には、それぞれ配線領域9a及び9bが設けられ、こ
れら配線領域9にセル間配線12(12a〜12d)を
設けることにより、異なるマクロセル10,10間の接
続が実現する。
【0011】ところで、従来の論理合成装置は、回路面
積や動作速度の最適化を重視してネットリストを生成す
るため、組合せ回路を構成する際、フィードスルーの少
ないまたは0のマクロセルを多用する傾向が強い。した
がって、総フィードスルー数の少ないネットリストを生
成する可能性が強い。
積や動作速度の最適化を重視してネットリストを生成す
るため、組合せ回路を構成する際、フィードスルーの少
ないまたは0のマクロセルを多用する傾向が強い。した
がって、総フィードスルー数の少ないネットリストを生
成する可能性が強い。
【0012】総フィードスルー数が少ないネットリスト
に基づき論理回路を構成すると、図13のマクロセル1
0b,10h間を接続するセル間配線12cのように、
配線領域9内を迅回して形成するセル間配線が増える。
その結果、多大な配線負荷がかかり、期待する遅延特性
が得れない等の弊害が生じ、最悪の場合、未結線が発生
してレイアウトができなくなるという問題点があった。
に基づき論理回路を構成すると、図13のマクロセル1
0b,10h間を接続するセル間配線12cのように、
配線領域9内を迅回して形成するセル間配線が増える。
その結果、多大な配線負荷がかかり、期待する遅延特性
が得れない等の弊害が生じ、最悪の場合、未結線が発生
してレイアウトができなくなるという問題点があった。
【0013】つまり、従来の論理合成装置は、レイアウ
ト処理に適したネットリストの生成を行っていないとい
う問題点があった。
ト処理に適したネットリストの生成を行っていないとい
う問題点があった。
【0014】この発明は上記問題点を解決するためにな
されたもので、レイアウト処理が容易なネットリストの
生成を行う論理合成装置を得ることを目的とする。
されたもので、レイアウト処理が容易なネットリストの
生成を行う論理合成装置を得ることを目的とする。
【0015】
【課題を解決するための手段】この発明にかかる請求項
1記載の論理合成装置は、論理接続関係を規定する論理
機能記述を付与する論理機能記述付与手段と、前記論理
機能記述を受け、前記論理機能記述に基づき、マクロセ
ルで構成される論理素子の素子情報及びその接続情報を
規定したネットリストを生成するネットリスト生成手段
と、前記ネットリストを受け、前記ネットリストで規定
された前記マクロセルで構成される論理回路のレイアウ
ト適性の良/不良を所定の基準に基づいて評価し、前記
レイアウト適性が不良と評価した場合は、前記論理回路
全体の論理を変更することなく、前記ネットリスト中の
前記マクロセルの置き換え処理を行って、前記レイアウ
ト適性が良好なネットリストを出力するレイアウト容易
化手段とを備えて構成されている。
1記載の論理合成装置は、論理接続関係を規定する論理
機能記述を付与する論理機能記述付与手段と、前記論理
機能記述を受け、前記論理機能記述に基づき、マクロセ
ルで構成される論理素子の素子情報及びその接続情報を
規定したネットリストを生成するネットリスト生成手段
と、前記ネットリストを受け、前記ネットリストで規定
された前記マクロセルで構成される論理回路のレイアウ
ト適性の良/不良を所定の基準に基づいて評価し、前記
レイアウト適性が不良と評価した場合は、前記論理回路
全体の論理を変更することなく、前記ネットリスト中の
前記マクロセルの置き換え処理を行って、前記レイアウ
ト適性が良好なネットリストを出力するレイアウト容易
化手段とを備えて構成されている。
【0016】望ましくは、請求項2記載の論理合成装置
のように、前記レイアウト容易化手段は、前記ネットリ
ストを受け、前記ネットリストで規定されたマクロセル
で構成される論理回路のフィードスル−数に関連した評
価値を求め、該評価値に基づき、前記レイアウト適性の
良/不良を評価するレイアウト適性評価手段と、前記レ
イアウト適性評価手段で前記レイアウト適性が不良と判
定されたネットリストである不良ネットリストを受け、
前記論理回路全体の論理を変更することなく前記不良ネ
ットリスト中の前記マクロセルの置き換え処理を行っ
て、前記レイアウト適性が良好なネットリストを出力す
るマクロセル置き換え手段とを備える。
のように、前記レイアウト容易化手段は、前記ネットリ
ストを受け、前記ネットリストで規定されたマクロセル
で構成される論理回路のフィードスル−数に関連した評
価値を求め、該評価値に基づき、前記レイアウト適性の
良/不良を評価するレイアウト適性評価手段と、前記レ
イアウト適性評価手段で前記レイアウト適性が不良と判
定されたネットリストである不良ネットリストを受け、
前記論理回路全体の論理を変更することなく前記不良ネ
ットリスト中の前記マクロセルの置き換え処理を行っ
て、前記レイアウト適性が良好なネットリストを出力す
るマクロセル置き換え手段とを備える。
【0017】さらに望ましくは、請求項3記載の論理合
成装置のように、前記評価値は、前記ネットリスト中の
前記マクロセルすべてにおける総フィードスルー数FN
と前記ネットリスト中の前記論理素子すべてにおける総
入力部数PN1との比(FN/PN1)であり、前記レ
イアウト適性評価手段は、前記比(FN/PN1)が所
定値以上であると前記レイアウト適性が良好と評価し、
所定値未満であるとレイアウト適性が不良と評価する
成装置のように、前記評価値は、前記ネットリスト中の
前記マクロセルすべてにおける総フィードスルー数FN
と前記ネットリスト中の前記論理素子すべてにおける総
入力部数PN1との比(FN/PN1)であり、前記レ
イアウト適性評価手段は、前記比(FN/PN1)が所
定値以上であると前記レイアウト適性が良好と評価し、
所定値未満であるとレイアウト適性が不良と評価する
【0018】
【作用】この発明の請求項1記載の論理合成装置におけ
るレイアウト容易化手段は、ネットリスト生成手段より
生成されたネットリストを受け、該ネットリストで規定
されたマクロセルで構成される論理回路のレイアウト適
性の良/不良を所定の基準に基づいて評価し、レイアウ
ト適性が不良と評価した場合は、論理回路全体の論理を
変更することなくネットリスト中のマクロセルの置き換
え処理を行って、レイアウト適性が良好なネットリスト
を出力する。このため、ネットリスト生成手段から生成
されたネットリストがレイアウト適性が不良なものであ
っても、レイアウト容易化手段から出力されるネットリ
ストは必ずレイアウト適性の良好なものに補正される。
るレイアウト容易化手段は、ネットリスト生成手段より
生成されたネットリストを受け、該ネットリストで規定
されたマクロセルで構成される論理回路のレイアウト適
性の良/不良を所定の基準に基づいて評価し、レイアウ
ト適性が不良と評価した場合は、論理回路全体の論理を
変更することなくネットリスト中のマクロセルの置き換
え処理を行って、レイアウト適性が良好なネットリスト
を出力する。このため、ネットリスト生成手段から生成
されたネットリストがレイアウト適性が不良なものであ
っても、レイアウト容易化手段から出力されるネットリ
ストは必ずレイアウト適性の良好なものに補正される。
【0019】具体的には、請求項2記載のレイアウト適
性評価手段により、ネットリストで規定されたマクロセ
ルで構成される論理回路のフィードスル−数に関連した
評価値に基づきレイアウト適性の良/不良を評価を行
う。上記評価値を用いるのは、フィードスルー数が多い
程、レイアウト処理の一部である配線処理が容易になる
性質に基づいている。
性評価手段により、ネットリストで規定されたマクロセ
ルで構成される論理回路のフィードスル−数に関連した
評価値に基づきレイアウト適性の良/不良を評価を行
う。上記評価値を用いるのは、フィードスルー数が多い
程、レイアウト処理の一部である配線処理が容易になる
性質に基づいている。
【0020】さらに、具体的には、請求項3記載のよう
に、ネットリスト中のマクロセルすべてにおける総フィ
ードスルー数FNとネットリスト中の論理素子すべてに
おける総入力部数PN1との比(FN/PN1)を評価
値としている。上記評価値を用いるのは、総入力部数P
N1が増加すると、その配線数は増加するため、レイア
ウト容易化にはより多くのフィードスルーを必要とする
性質に基づいている。
に、ネットリスト中のマクロセルすべてにおける総フィ
ードスルー数FNとネットリスト中の論理素子すべてに
おける総入力部数PN1との比(FN/PN1)を評価
値としている。上記評価値を用いるのは、総入力部数P
N1が増加すると、その配線数は増加するため、レイア
ウト容易化にはより多くのフィードスルーを必要とする
性質に基づいている。
【0021】
【実施例】図1はこの発明の一実施例である論理合成装
置の構成を示すブロック図である。同図に示すように、
タイミング調整部4の次段にレイアウト容易化部13が
新たに設けられる。レイアウト容易化部13は、タイミ
ング調整部4から出力されるネットリストD4を取り込
み、ネットリストD4のレイアウト適性を評価する。そ
して、前記レイアウト適性が不良の場合は、マクロセル
ライブラリ6に登録されたマクロセルを参照して、マク
ロセルの置き換え処理を行ってネットリストD4を変更
することにより、レイアウト適性の良好なネットリスト
D13を出力する。なお、他の構成は図12で示した従
来例と同様であるので、説明を省略する。
置の構成を示すブロック図である。同図に示すように、
タイミング調整部4の次段にレイアウト容易化部13が
新たに設けられる。レイアウト容易化部13は、タイミ
ング調整部4から出力されるネットリストD4を取り込
み、ネットリストD4のレイアウト適性を評価する。そ
して、前記レイアウト適性が不良の場合は、マクロセル
ライブラリ6に登録されたマクロセルを参照して、マク
ロセルの置き換え処理を行ってネットリストD4を変更
することにより、レイアウト適性の良好なネットリスト
D13を出力する。なお、他の構成は図12で示した従
来例と同様であるので、説明を省略する。
【0022】図2は、レイアウト容易化部13の内部構
成を示すブロック図である。レイアウト容易化部13
は、フィードスルー数評価部14とマクロセル置き換え
部15とから構成される。
成を示すブロック図である。レイアウト容易化部13
は、フィードスルー数評価部14とマクロセル置き換え
部15とから構成される。
【0023】フィードスルー数評価部14は、ネットリ
ストD3を受け、マクロセルライブラリ6を参照して、
ネットリストD3から総フィードスルー数FNを算出
し、総フィードスルー数FNに基づき、レイアウト適性
の良否評価を行う。そして、良判定を行うとネットリス
トD3をそのままネットリストD13として出力し、否
判定を行うとネットリストD3をマクロセル置き換え部
15に引き渡す。
ストD3を受け、マクロセルライブラリ6を参照して、
ネットリストD3から総フィードスルー数FNを算出
し、総フィードスルー数FNに基づき、レイアウト適性
の良否評価を行う。そして、良判定を行うとネットリス
トD3をそのままネットリストD13として出力し、否
判定を行うとネットリストD3をマクロセル置き換え部
15に引き渡す。
【0024】マクロセル置き換え部15は、ネットリス
トD3中において、良判定可能な総フィードスルー数F
Nを満足するまで、フィードスルー数の少ない(0を含
む)マクロセルから、フィードスルー数のより多いマク
ロセルへのマクロセル置き換え処理を行うことにより、
ネットリストD3を変更して、レイアウト適性が良好な
ネットリストD15をネットリストD13として出力す
る。
トD3中において、良判定可能な総フィードスルー数F
Nを満足するまで、フィードスルー数の少ない(0を含
む)マクロセルから、フィードスルー数のより多いマク
ロセルへのマクロセル置き換え処理を行うことにより、
ネットリストD3を変更して、レイアウト適性が良好な
ネットリストD15をネットリストD13として出力す
る。
【0025】この際、よりフィードスルー数の多いマク
ロセルへ置き換えるべき置き換え対象のマクロセルの決
定は、マクロセル置き換え部15内の置き換えマクロセ
ル決定部16にて行う。
ロセルへ置き換えるべき置き換え対象のマクロセルの決
定は、マクロセル置き換え部15内の置き換えマクロセ
ル決定部16にて行う。
【0026】図3はレイアウト容易化部13の処理動作
を示すフローチャートである。図4はネットリストD3
の一例を示す回路図である。
を示すフローチャートである。図4はネットリストD3
の一例を示す回路図である。
【0027】図4に示すように、ネットリストD3は論
理素子31〜36の素子情報及びその接続情報を有して
いる。各論理素子31〜36の素子情報は、AND,O
R等の論理情報と論理素子を構成するマクロセル識別符
号とを含む。例えば、NANDゲート31とNANDゲ
ート35は共に同一論理情報を有するが、必ずしも同一
種類のマクロセルを用いるとは限らず、互いに回路特
性,フィードスルー数等が異なるマクロセルを用いる場
合がある。その場合、NANDゲート31とNANDゲ
ート35とは異なるマクロセル識別符号を有することに
なる。なお、ここでいう回路特性とは、ドライブ能力、
動作速度、回路面積及び消費電力等に関する特性であ
る。また、回路特性、フィードスルー数等のマクロセル
情報は、マクロセルライブラリ6中にマクロセル識別符
号に対応して格納されている。
理素子31〜36の素子情報及びその接続情報を有して
いる。各論理素子31〜36の素子情報は、AND,O
R等の論理情報と論理素子を構成するマクロセル識別符
号とを含む。例えば、NANDゲート31とNANDゲ
ート35は共に同一論理情報を有するが、必ずしも同一
種類のマクロセルを用いるとは限らず、互いに回路特
性,フィードスルー数等が異なるマクロセルを用いる場
合がある。その場合、NANDゲート31とNANDゲ
ート35とは異なるマクロセル識別符号を有することに
なる。なお、ここでいう回路特性とは、ドライブ能力、
動作速度、回路面積及び消費電力等に関する特性であ
る。また、回路特性、フィードスルー数等のマクロセル
情報は、マクロセルライブラリ6中にマクロセル識別符
号に対応して格納されている。
【0028】したがって、各論理素子の入力ピンの数
は、ネットリストD3の接続情報から得ることができ、
各論理素子のフィードスルー数はネットリストD3のマ
クロセル識別符号に基づき,マクロセルライブラリ6を
参照することにより得ることができる。
は、ネットリストD3の接続情報から得ることができ、
各論理素子のフィードスルー数はネットリストD3のマ
クロセル識別符号に基づき,マクロセルライブラリ6を
参照することにより得ることができる。
【0029】以下、図3を参照して、レイアウト容易化
部13の処理動作の説明を行う。
部13の処理動作の説明を行う。
【0030】まず、ステップS1で、フィードスルー数
評価部14は、ネットリストD3及びマクロセルライブ
ラリ6から、ネットリストD3中のすべてのマクロセル
における総フィードスルー数FNを求めるとともに、ネ
ットリストD3中のすべての論理素子の総入力ピン数P
N1を求める。
評価部14は、ネットリストD3及びマクロセルライブ
ラリ6から、ネットリストD3中のすべてのマクロセル
における総フィードスルー数FNを求めるとともに、ネ
ットリストD3中のすべての論理素子の総入力ピン数P
N1を求める。
【0031】そして、下式で評価数Δを求める。
【0032】Δ=(総フィードスルー数FN)/(総入
力ピン数PN1)…(I) このように、評価数Δの分母に総入力ピン数PN1を用
いるのは、ネットリストD3中のすべての論理素子の入
力ピンの総数は、接続すべきネットの総数に相当するた
め、レイアウト適性を良好にするには、総入力ピン数P
N1が多い程、総フィードスルー数FNを多くする必要
があるからである。
力ピン数PN1)…(I) このように、評価数Δの分母に総入力ピン数PN1を用
いるのは、ネットリストD3中のすべての論理素子の入
力ピンの総数は、接続すべきネットの総数に相当するた
め、レイアウト適性を良好にするには、総入力ピン数P
N1が多い程、総フィードスルー数FNを多くする必要
があるからである。
【0033】次に、ステップS2で、フィードスルー数
評価部14は、評価数Δと比較係数α(定数)とを比較
し、Δ≧αであれば、ネットリストD3の構成でレイア
ウト適性が良好となる総フィードスルー数FNが既に存
在するとみなし、ネットリストD3をそのままネットリ
ストD13として出力し、処理を終了する。
評価部14は、評価数Δと比較係数α(定数)とを比較
し、Δ≧αであれば、ネットリストD3の構成でレイア
ウト適性が良好となる総フィードスルー数FNが既に存
在するとみなし、ネットリストD3をそのままネットリ
ストD13として出力し、処理を終了する。
【0034】一方、Δ<αであれば、ネットリストD3
の構成では、レイアウト適性が不良であるとみなし、ス
テップS3に移行する。
の構成では、レイアウト適性が不良であるとみなし、ス
テップS3に移行する。
【0035】ステップS3で、マクロセル置き換え部1
5内の置き換えマクロセル決定部16は、フィードスル
ー数のより多いマクロセルに置き換えるべき置き換え対
象のマクロセルを決定する。以下、その決定動作の詳細
を図4で示したネットリストD3を例に挙げて説明す
る。
5内の置き換えマクロセル決定部16は、フィードスル
ー数のより多いマクロセルに置き換えるべき置き換え対
象のマクロセルを決定する。以下、その決定動作の詳細
を図4で示したネットリストD3を例に挙げて説明す
る。
【0036】図4で示したネットリストD3の場合、各
論理素子31〜36それぞれをマクロセル81〜86で
構成する場合、論理素子31〜36の入出力接続関係か
ら、図5に示すように、同一のセル列80に、隣接して
マクロセル81〜86を配置するのが効率的である。
論理素子31〜36それぞれをマクロセル81〜86で
構成する場合、論理素子31〜36の入出力接続関係か
ら、図5に示すように、同一のセル列80に、隣接して
マクロセル81〜86を配置するのが効率的である。
【0037】このことから、既存のレイアウト装置もお
そらくマクロセル81〜86を図5に示すように配置す
ることが予想される。そこで、例えば、ネットリストD
3の回路において、良好なレイアウト適性を得るため、
セル列80のフィードスルー数を3個増やす必要がある
場合、マクロセル81、83及び85それぞれを置き換
え対象のマクロセルに決定する。なぜなら、セル列にお
いて適当なマクロセル間隔でフィードスルーを設ける方
が、隣接するマクロセルにフィードスルーを形成するよ
り、遥かに配線効率がよくなるからである。
そらくマクロセル81〜86を図5に示すように配置す
ることが予想される。そこで、例えば、ネットリストD
3の回路において、良好なレイアウト適性を得るため、
セル列80のフィードスルー数を3個増やす必要がある
場合、マクロセル81、83及び85それぞれを置き換
え対象のマクロセルに決定する。なぜなら、セル列にお
いて適当なマクロセル間隔でフィードスルーを設ける方
が、隣接するマクロセルにフィードスルーを形成するよ
り、遥かに配線効率がよくなるからである。
【0038】このように、マクロセル置き換え部15内
の置き換えマクロセル決定部16は、ネットリストD3
からマクロセルの最適配置を予想し、予想配置したマク
ロセルが適当なマクロセル間隔をおいて、フィードスル
ー数のより多いマクロセルに置き換わるように、置き換
え対象のマクロセルを決定する。
の置き換えマクロセル決定部16は、ネットリストD3
からマクロセルの最適配置を予想し、予想配置したマク
ロセルが適当なマクロセル間隔をおいて、フィードスル
ー数のより多いマクロセルに置き換わるように、置き換
え対象のマクロセルを決定する。
【0039】そして、ステップS4で、マクロセル置き
換え部15は、置き換えマクロセル決定部16で決定し
た置き換え対象マクロセルを、よりフィードスルー数の
多いマクロセルに置き換える。以下、マクロセル置き換
え処理について詳述する。
換え部15は、置き換えマクロセル決定部16で決定し
た置き換え対象マクロセルを、よりフィードスルー数の
多いマクロセルに置き換える。以下、マクロセル置き換
え処理について詳述する。
【0040】図6及び図7は2入力NANDゲートを構
成するマクロセル例を示す模式図である。図6及び図7
において、24及び24′はNANDゲートを構成する
マクロセルである。マクロセル24は、領域T1に形成
されるトランジスタと領域T2に形成されるトランジス
タからなる3組のトランジスタペアTP1〜TP3を用
いてNANDゲートを構成する。一方、マクロセル2
4′は、マクロセル24と同様、3組のトランジスタペ
アTP1〜TP3を用いてNANDゲートを構成すると
ともに、全く論理機能のない1組のトランジスタペアT
P4を余分に有している。
成するマクロセル例を示す模式図である。図6及び図7
において、24及び24′はNANDゲートを構成する
マクロセルである。マクロセル24は、領域T1に形成
されるトランジスタと領域T2に形成されるトランジス
タからなる3組のトランジスタペアTP1〜TP3を用
いてNANDゲートを構成する。一方、マクロセル2
4′は、マクロセル24と同様、3組のトランジスタペ
アTP1〜TP3を用いてNANDゲートを構成すると
ともに、全く論理機能のない1組のトランジスタペアT
P4を余分に有している。
【0041】つまり、マクロセル24′は、トランジス
タペアTP4を余分に設けた点がマクロセル24と異な
るだけで、構成する論理素子及びその回路特性はマクロ
セル24と全く同一である。
タペアTP4を余分に設けた点がマクロセル24と異な
るだけで、構成する論理素子及びその回路特性はマクロ
セル24と全く同一である。
【0042】なお、28はトランジスタのゲート電極で
あり、26はNANDゲートを構成するための配線(た
だし、トランジスタペアTP4の配線26はNANDゲ
ート構成用ではない)、27はフィードスルー形成用領
域である。また、29は電源配線層、30は接地配線層
である。
あり、26はNANDゲートを構成するための配線(た
だし、トランジスタペアTP4の配線26はNANDゲ
ート構成用ではない)、27はフィードスルー形成用領
域である。また、29は電源配線層、30は接地配線層
である。
【0043】このような構成のマクロセル24及び2
4′の2入力NANDゲートは、詳細は図示しないが、
トランジスタペアTP1及びTP2のゲート入力に2つ
の入力ピンA及びBが設けられ、トランジスタペアTP
3のドレイン出力に出力ピンYが設けられる。
4′の2入力NANDゲートは、詳細は図示しないが、
トランジスタペアTP1及びTP2のゲート入力に2つ
の入力ピンA及びBが設けられ、トランジスタペアTP
3のドレイン出力に出力ピンYが設けられる。
【0044】マクロセルの配線は通常、互いに形成層の
異なる第1配線と第2配線とを用いて行われ、マクロセ
ル内の24(24′)内の配線は主として第1配線で行
い、入出力ピンA,B及びYとの配線は必ず第2配線で
行う。また、フィードスルーを通過する配線も第2配線
で行う。
異なる第1配線と第2配線とを用いて行われ、マクロセ
ル内の24(24′)内の配線は主として第1配線で行
い、入出力ピンA,B及びYとの配線は必ず第2配線で
行う。また、フィードスルーを通過する配線も第2配線
で行う。
【0045】したがって、マクロセル24内のトランジ
スタペアTP1〜TP3及びマクロセル24′内のトラ
ンジスタペアTP1〜TP3はすべて、第1配線及び第
2配線を用いることになるため、第2配線を用いるフィ
ードスルーを形成する余地はない。一方、マクロセル2
4′内のトランジスタペアTP4は、入出力ピンを設け
る必要はなく、電源配線29及び接地配線30との内部
配線26は第1配線で形成できるため、第2配線でフィ
ードスルーを形成する余地がある。
スタペアTP1〜TP3及びマクロセル24′内のトラ
ンジスタペアTP1〜TP3はすべて、第1配線及び第
2配線を用いることになるため、第2配線を用いるフィ
ードスルーを形成する余地はない。一方、マクロセル2
4′内のトランジスタペアTP4は、入出力ピンを設け
る必要はなく、電源配線29及び接地配線30との内部
配線26は第1配線で形成できるため、第2配線でフィ
ードスルーを形成する余地がある。
【0046】以上の理由から、図6のNANDゲートを
構成するマクロセル24(フィードスルー数=0)が置
き換え対象のマクロセルである場合、図7のマクロセル
24′(フィードスルー数=1)に置き換えることによ
り、フィードスルー数を増やすことができる。
構成するマクロセル24(フィードスルー数=0)が置
き換え対象のマクロセルである場合、図7のマクロセル
24′(フィードスルー数=1)に置き換えることによ
り、フィードスルー数を増やすことができる。
【0047】このように、置き換え対象マクロセルを、
フィードスルー領域が余分に設けられ、他の構成が全く
変わらないマクロセルに置き換えることにより、構成す
る論理素子はもちろん、ドライブ能力、遅延時間、消費
電力等の回路特性を全く変化させることなく、フィード
スルー数のみ増やしてマクロセルの置き換えを行うこと
ができる。
フィードスルー領域が余分に設けられ、他の構成が全く
変わらないマクロセルに置き換えることにより、構成す
る論理素子はもちろん、ドライブ能力、遅延時間、消費
電力等の回路特性を全く変化させることなく、フィード
スルー数のみ増やしてマクロセルの置き換えを行うこと
ができる。
【0048】しかしながら、フィードスルー領域のみが
余分に設けられたマクロセルは一般的ではなく、特別に
準備する必要がある。
余分に設けられたマクロセルは一般的ではなく、特別に
準備する必要がある。
【0049】通常、様々な回路特性を持たせる必要性か
ら、同一論理素子を構成するマクロセルは複数種存在
し、それらの回路特性、フィードスルー数が異なるが一
般的である。そこで、置き換え対象のマクロセルをフィ
ードスルー数のより多い、同一論理素子を構成するマク
ロセルに置き換えることもできる。この場合、回路特性
が変わってしまうという不利はあるが、フィードスルー
領域のみが余分に設けられたマクロセルを特別に準備す
る必要はない。
ら、同一論理素子を構成するマクロセルは複数種存在
し、それらの回路特性、フィードスルー数が異なるが一
般的である。そこで、置き換え対象のマクロセルをフィ
ードスルー数のより多い、同一論理素子を構成するマク
ロセルに置き換えることもできる。この場合、回路特性
が変わってしまうという不利はあるが、フィードスルー
領域のみが余分に設けられたマクロセルを特別に準備す
る必要はない。
【0050】また、一般的に、2入力ANDゲートの方
が2入力NANDゲートより、構成するトランジスタペ
ア数が多いため、フィードスルーが多くなる特徴があ
る。図8は2入力ANDゲートを構成するマクロセル例
を示す模式図である。
が2入力NANDゲートより、構成するトランジスタペ
ア数が多いため、フィードスルーが多くなる特徴があ
る。図8は2入力ANDゲートを構成するマクロセル例
を示す模式図である。
【0051】同図に示すように、2入力ANDゲートは
マクロセル25内に、領域T1に形成されるトランジス
タと領域T2に形成されるトランジスタからなる4組の
トランジスタペアTP1〜TP4を用いて構成される。
なお、28はトランジスタのゲート電極である。26は
ANDゲートを構成するための配線、29は電源配線
層、30は接地配線層である。
マクロセル25内に、領域T1に形成されるトランジス
タと領域T2に形成されるトランジスタからなる4組の
トランジスタペアTP1〜TP4を用いて構成される。
なお、28はトランジスタのゲート電極である。26は
ANDゲートを構成するための配線、29は電源配線
層、30は接地配線層である。
【0052】このような構成の2入力ANDゲートは、
詳細を図示しないが、トランジスタペアTP1及びTP
2のゲート入力に2つの入力ピンA及びBが設けられ、
トランジスタペアTP4のドレイン出力に出力ピンYが
設けられる。したがって、トランジスタペアTP3には
入出力ピンが設けられていない。しかも、トランジスタ
ペアTP3に接続される配線26はすべて第1配線で形
成される。したがって、トランジスタペアTP3の形成
領域は第2配線を形成しても弊害は生じないため、フィ
ードスルーとすることができる。
詳細を図示しないが、トランジスタペアTP1及びTP
2のゲート入力に2つの入力ピンA及びBが設けられ、
トランジスタペアTP4のドレイン出力に出力ピンYが
設けられる。したがって、トランジスタペアTP3には
入出力ピンが設けられていない。しかも、トランジスタ
ペアTP3に接続される配線26はすべて第1配線で形
成される。したがって、トランジスタペアTP3の形成
領域は第2配線を形成しても弊害は生じないため、フィ
ードスルーとすることができる。
【0053】そこで、図6で示した2入力NANDゲー
トが置き換え対象のマクロセルの場合、上記特徴を利用
して、回路全体の論理を変更することなく、2入力NA
NDゲートからフィードスルー数のより多い2入力AN
Dゲートのマクロセルに変更することにより、マクロセ
ルの置き換えを行うこともできる。
トが置き換え対象のマクロセルの場合、上記特徴を利用
して、回路全体の論理を変更することなく、2入力NA
NDゲートからフィードスルー数のより多い2入力AN
Dゲートのマクロセルに変更することにより、マクロセ
ルの置き換えを行うこともできる。
【0054】例えば、図4のNANDゲート31,32
をANDゲート41,42に単純に置き換えた場合、図
9のようになる。なお、47及び48はインバータであ
る。しかしながら、図9の構成ではインバータ47及び
48を設けた分、総入力ピン数PN1が2つ増加してし
まう。これを補正するため、インバータ47,48及び
NORゲート33(図中、波線で囲む)を1つのAND
ゲート43に置き換える。その結果、最終的に、図10
に示すように、総入力ピン数PN1を変更することな
く、NANDゲート31、32及びNORゲート33が
それぞれANDゲート41,42及び43に置き換わ
る。
をANDゲート41,42に単純に置き換えた場合、図
9のようになる。なお、47及び48はインバータであ
る。しかしながら、図9の構成ではインバータ47及び
48を設けた分、総入力ピン数PN1が2つ増加してし
まう。これを補正するため、インバータ47,48及び
NORゲート33(図中、波線で囲む)を1つのAND
ゲート43に置き換える。その結果、最終的に、図10
に示すように、総入力ピン数PN1を変更することな
く、NANDゲート31、32及びNORゲート33が
それぞれANDゲート41,42及び43に置き換わ
る。
【0055】このように、回路全体の論理を変更するこ
となく、置き換え対象マクロセルを、フィードスルー数
が多く論理が異なるマクロセルに置き換えることもでき
る。
となく、置き換え対象マクロセルを、フィードスルー数
が多く論理が異なるマクロセルに置き換えることもでき
る。
【0056】上記したように、レイアウト容易化部13
から出力されるネットリストD13は、レイアウト適性
が良好なレベルの総フィードスルー数を必ず具備する。
このため、既存のレイアウト装置でネットリストD13
に基づきレイアウト処理を施しても、未結線となる配線
が存在しないのはもちろん、迂回するセル間配線12を
生成することなく、図11に示すように、効率的なレイ
アウトが行える。なお、図11において、8d〜8fは
マクロセル列であり、9c及び9dは配線領域、10j
〜10sはマクロセル、11j,11l,11n、11
o及び11rはフィードスルー、12e〜12gはセル
間配線である。
から出力されるネットリストD13は、レイアウト適性
が良好なレベルの総フィードスルー数を必ず具備する。
このため、既存のレイアウト装置でネットリストD13
に基づきレイアウト処理を施しても、未結線となる配線
が存在しないのはもちろん、迂回するセル間配線12を
生成することなく、図11に示すように、効率的なレイ
アウトが行える。なお、図11において、8d〜8fは
マクロセル列であり、9c及び9dは配線領域、10j
〜10sはマクロセル、11j,11l,11n、11
o及び11rはフィードスルー、12e〜12gはセル
間配線である。
【0057】なお、ステップS2で用いた評価数ΔはF
N/PN1としたが、これに限定されず、{(総トラン
ジスタペア数TN)−(総入出力ピン数PN01)}/
(総入力ピン数PN1)としてもよい。これは、総フィ
ードスルー数FNが、総トランジスタペア数TNと総入
出力ピン数PN10との差に近似する性質に基づいてい
る。
N/PN1としたが、これに限定されず、{(総トラン
ジスタペア数TN)−(総入出力ピン数PN01)}/
(総入力ピン数PN1)としてもよい。これは、総フィ
ードスルー数FNが、総トランジスタペア数TNと総入
出力ピン数PN10との差に近似する性質に基づいてい
る。
【0058】また、評価数Δを(回路ゲート数GN)/
(総入力ピン数PN1)とすることもできる。なお、回
路ゲート数とは、1つの基本的な論理素子を形成するの
に、必要な最小トランジスタペア数のことを示す。例え
ば、基本的な論理素子がNANDゲートの場合、3組の
トランジスタペアで1回路ゲート数となる。
(総入力ピン数PN1)とすることもできる。なお、回
路ゲート数とは、1つの基本的な論理素子を形成するの
に、必要な最小トランジスタペア数のことを示す。例え
ば、基本的な論理素子がNANDゲートの場合、3組の
トランジスタペアで1回路ゲート数となる。
【0059】
【発明の効果】以上説明したように、この発明によれ
ば、レイアウト容易化手段により、ネットリストで規定
されたマクロセルで構成される論理回路のレイアウト適
性の良/不良を所定の基準に基づいて評価し、レイアウ
ト適性が不良と評価した場合は、論理回路全体の論理を
変更することなくネットリスト中のマクロセルの置き換
え処理を行って、レイアウト適性が良好なネットリスト
を出力するため、レイアウト処理の容易なネットリスト
を常に出力することができる。
ば、レイアウト容易化手段により、ネットリストで規定
されたマクロセルで構成される論理回路のレイアウト適
性の良/不良を所定の基準に基づいて評価し、レイアウ
ト適性が不良と評価した場合は、論理回路全体の論理を
変更することなくネットリスト中のマクロセルの置き換
え処理を行って、レイアウト適性が良好なネットリスト
を出力するため、レイアウト処理の容易なネットリスト
を常に出力することができる。
【図1】この発明の一実施例である論理合成装置の構成
を示すブロック図である。
を示すブロック図である。
【図2】図1のレイアウト容易化部の詳細を示すブロッ
ク図である。
ク図である。
【図3】図1のレイアウト容易化部の動作を示すフロー
チャートである。
チャートである。
【図4】図1のレイアウト容易化部が取り込むネットリ
ストの一例を示す回路図である。
ストの一例を示す回路図である。
【図5】図4のネットリストの配置例を示す模式図であ
る。
る。
【図6】2入力NANDゲートのマクロセル構成例を示
す説明図である。
す説明図である。
【図7】2入力NANDゲートのマクロセル構成例を示
す説明図である。
す説明図である。
【図8】2入力ANDゲートのマクロセル構成例を示す
説明図である。
説明図である。
【図9】マクロセル置き換え例を示す回路図である。
【図10】マクロセル置き換え例を示す回路図である。
【図11】図1の論理合成装置で生成されたネットリス
トに基づくレイアウトの一例を示す説明図である。
トに基づくレイアウトの一例を示す説明図である。
【図12】従来の論理合成装置の構成を示すブロック図
である。
である。
【図13】図12の論理合成装置で生成されたネットリ
ストのレイアウトの一例を示す説明図である。
ストのレイアウトの一例を示す説明図である。
6 マクロセルライブラリ 13 レイアウト容易化部 14 フィードスルー数評価部 15 マクロセル置き換え部 16 置き換えマクロセル決定部
Claims (3)
- 【請求項1】 論理接続関係を規定する論理機能記述を
付与する論理機能記述付与手段と、 前記論理機能記述を受け、前記論理機能記述に基づき、
マクロセルで構成される論理素子の素子情報及びその接
続情報を規定したネットリストを生成するネットリスト
生成手段と、 前記ネットリストを受け、前記ネットリストで規定され
た前記マクロセルで構成される論理回路のレイアウト適
性の良/不良を所定の基準に基づいて評価し、前記レイ
アウト適性が不良と評価した場合は、前記論理回路全体
の論理を変更することなく、前記ネットリスト中の前記
マクロセルの置き換え処理を行って、前記レイアウト適
性が良好なネットリストを出力するレイアウト容易化手
段とを備えた論理合成装置。 - 【請求項2】 前記レイアウト容易化手段は、 前記ネットリストを受け、前記ネットリストで規定され
たマクロセルで構成される論理回路のフィードスル−数
に関連した評価値を求め、該評価値に基づき、前記レイ
アウト適性の良/不良を評価するレイアウト適性評価手
段と、 前記レイアウト適性評価手段で前記レイアウト適性が不
良と判定されたネットリストである不良ネットリストを
受け、前記論理回路全体の論理を変更することなく前記
不良ネットリスト中の前記マクロセルの置き換え処理を
行って、前記レイアウト適性が良好なネットリストを出
力するマクロセル置き換え手段とを備える請求項1記載
の論理合成装置。 - 【請求項3】 前記評価値は、前記ネットリスト中の前
記マクロセルすべてにおける総フィードスルー数FNと
前記ネットリスト中の前記論理素子すべてにおける総入
力部数PN1との比(FN/PN1)であり、 前記レイアウト適性評価手段は、前記比(FN/PN
1)が所定値以上であると前記レイアウト適性が良好と
評価し、所定値未満であるとレイアウト適性が不良と評
価する請求項2記載の論理合成装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4233466A JP2739013B2 (ja) | 1992-09-01 | 1992-09-01 | 論理合成装置 |
US08/100,992 US5438524A (en) | 1992-09-01 | 1993-08-03 | Logic synthesizer |
DE4328911A DE4328911A1 (de) | 1992-09-01 | 1993-08-27 | Logiksynthesizer |
FR9310430A FR2695224B1 (fr) | 1992-09-01 | 1993-09-01 | Synthetiseur logique. |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4233466A JP2739013B2 (ja) | 1992-09-01 | 1992-09-01 | 論理合成装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0683904A JPH0683904A (ja) | 1994-03-25 |
JP2739013B2 true JP2739013B2 (ja) | 1998-04-08 |
Family
ID=16955477
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4233466A Expired - Lifetime JP2739013B2 (ja) | 1992-09-01 | 1992-09-01 | 論理合成装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5438524A (ja) |
JP (1) | JP2739013B2 (ja) |
DE (1) | DE4328911A1 (ja) |
FR (1) | FR2695224B1 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE69327389T2 (de) * | 1992-10-29 | 2000-06-15 | Altera Corp., San Jose | Verfahren zum Prüfen von Entwürfen für programmierbare Logikschaltungen |
JPH06252266A (ja) * | 1993-02-24 | 1994-09-09 | Mitsubishi Electric Corp | 半導体集積回路自動設計装置 |
JPH0765040A (ja) * | 1993-08-24 | 1995-03-10 | Matsushita Electric Ind Co Ltd | 機能データインターフェース方法および機能データインターフェース装置 |
DE69527814T2 (de) | 1994-01-19 | 2002-12-12 | Matsushita Electric Industrial Co., Ltd. | Integrierte Halbleiterschaltung mit zwei Versorgungsspannungen |
US5633807A (en) * | 1995-05-01 | 1997-05-27 | Lucent Technologies Inc. | System and method for generating mask layouts |
US5799170A (en) * | 1996-06-18 | 1998-08-25 | International Business Machines Corporation | Simplified buffer manipulation using standard repowering function |
US6190433B1 (en) * | 1998-11-10 | 2001-02-20 | The United States Of America As Represented By The National Security Agency | Method of recovering a gate-level netlist from a transistor-level |
GB9929084D0 (en) * | 1999-12-08 | 2000-02-02 | Regan Timothy J | Modification of integrated circuits |
JP2001203270A (ja) * | 2000-01-18 | 2001-07-27 | Nec Corp | 半導体集積回路の配線方法および半導体集積回路 |
US7448012B1 (en) | 2004-04-21 | 2008-11-04 | Qi-De Qian | Methods and system for improving integrated circuit layout |
US8566059B2 (en) * | 2009-12-08 | 2013-10-22 | International Business Machines Corporation | Insertion of faults in logic model used in simulation |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4701860A (en) * | 1985-03-07 | 1987-10-20 | Harris Corporation | Integrated circuit architecture formed of parametric macro-cells |
US4918614A (en) * | 1987-06-02 | 1990-04-17 | Lsi Logic Corporation | Hierarchical floorplanner |
JPH0232619A (ja) * | 1988-07-21 | 1990-02-02 | Hitachi Ltd | 不要ゲート削除方式 |
US5121336A (en) * | 1988-10-26 | 1992-06-09 | The Boeing Company | Method for determining air-bridge post placement |
US5231590A (en) * | 1989-10-13 | 1993-07-27 | Zilog, Inc. | Technique for modifying an integrated circuit layout |
US5278769A (en) * | 1991-04-12 | 1994-01-11 | Lsi Logic Corporation | Automatic logic model generation from schematic data base |
US5222030A (en) * | 1990-04-06 | 1993-06-22 | Lsi Logic Corporation | Methodology for deriving executable low-level structural descriptions and valid physical implementations of circuits and systems from high-level semantic specifications and descriptions thereof |
US5187671A (en) * | 1990-08-24 | 1993-02-16 | Microelectronics And Computer Technology Corporation | Automated interconnect routing system |
-
1992
- 1992-09-01 JP JP4233466A patent/JP2739013B2/ja not_active Expired - Lifetime
-
1993
- 1993-08-03 US US08/100,992 patent/US5438524A/en not_active Expired - Fee Related
- 1993-08-27 DE DE4328911A patent/DE4328911A1/de not_active Withdrawn
- 1993-09-01 FR FR9310430A patent/FR2695224B1/fr not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
FR2695224B1 (fr) | 1995-11-10 |
DE4328911A1 (de) | 1994-03-03 |
US5438524A (en) | 1995-08-01 |
FR2695224A1 (fr) | 1994-03-04 |
JPH0683904A (ja) | 1994-03-25 |
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