CN110931454B - 半导体装置及其制造方法 - Google Patents
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Abstract
实施方式提供一种具有适合于微细化的电极构造的半导体装置及其制造方法。实施方式的半导体装置具备：第1半导体电路层，具有第1导电层；第2半导体电路层，具有第2导电层；以及第3半导体电路层，设置在第1半导体电路层与第2半导体电路层之间，且具有与第1导电层相接的第3导电层、与第2导电层相接的第4导电层、及将第3导电层与第4导电层电连接且与第3导电层相接的第5导电层；第5导电层的宽度比第3导电层的宽度窄。
Description
技术领域
本发明的实施方式涉及一种半导体装置及其制造方法。
背景技术
为了半导体装置的大容量化或高性能化，有将形成着相同种类或不同种类的半导体电路的多个器件贴合的技术。通过器件的贴合，例如，半导体装置的存储容量变大。另外，例如，减少半导体电路间的配线延迟或电阻损耗，半导体装置高性能化。
当在器件的上表面及下表面的各者贴合其他器件的情况下，必须在器件的正面及背面形成用来将器件间电连接的电极。业者期望用来将器件间电连接的电极构造不妨碍半导体装置的芯片尺寸的缩小。
发明内容
本发明的实施方式提供一种具有适合于芯片尺寸的缩小的电极构造的半导体装置及其制造方法。
实施方式的半导体装置具备：第1半导体电路层，具有第1导电层；第2半导体电路层，具有第2导电层；以及第3半导体电路层，设置在所述第1半导体电路层与所述第2半导体电路层之间，且具有与所述第1导电层相接的第3导电层、与所述第2导电层相接的第4导电层、及将所述第3导电层与所述第4导电层电连接且与所述第3导电层相接的第5导电层；所述第5导电层的宽度比所述第3导电层的宽度窄。
附图说明
图1是实施方式的半导体装置的示意剖视图。
图2是实施方式的半导体装置的一部分的放大示意剖视图。
图3是表示在实施方式的半导体装置的制造方法中，制造中途的半导体装置的示意剖视图。
图4是表示在实施方式的半导体装置的制造方法中，制造中途的半导体装置的示意剖视图。
图5是表示在实施方式的半导体装置的制造方法中，制造中途的半导体装置的示意剖视图。
图6是表示在实施方式的半导体装置的制造方法中，制造中途的半导体装置的示意剖视图。
图7是表示在实施方式的半导体装置的制造方法中，制造中途的半导体装置的示意剖视图。
图8是表示在实施方式的半导体装置的制造方法中，制造中途的半导体装置的示意剖视图。
图9是表示在实施方式的半导体装置的制造方法中，制造中途的半导体装置的示意剖视图。
图10是表示在实施方式的半导体装置的制造方法中，制造中途的半导体装置的示意剖视图。
图11是表示在实施方式的半导体装置的制造方法中，制造中途的半导体装置的示意剖视图。
图12是表示在实施方式的半导体装置的制造方法中，制造中途的半导体装置的示意剖视图。
图13是表示在实施方式的半导体装置的制造方法中，制造中途的半导体装置的示意剖视图。
图14是表示在实施方式的半导体装置的制造方法中，制造中途的半导体装置的示意剖视图。
图15是表示在实施方式的半导体装置的制造方法中，制造中途的半导体装置的示意剖视图。
图16是实施方式的半导体装置的作用及效果的说明图。
图17是实施方式的半导体装置的作用及效果的说明图。
图18是变化例的半导体装置的示意剖视图。
具体实施方式
以下，一面参照附图一面对本发明的实施方式进行说明。此外，在以下的说明中，对相同或类似的部件等标注相同的符号，关于已经说明一次的部件等适当省略其说明。
在本说明书中，所谓“半导体电路层”，是指在至少一部分设置着以半导体为材料的配线、晶体管、二极管等的层。另外，在本说明书中，所谓“半导体电路基板”，是指在至少一部分设置着以半导体为材料的配线、晶体管、二极管等的基板。
以下，参照附图对实施方式的半导体装置及其制造方法进行说明。
实施方式的半导体装置具备：第1半导体电路层，具有第1导电层；第2半导体电路层，具有第2导电层；以及第3半导体电路层，设置在第1半导体电路层与第2半导体电路层之间，且具有与第1导电层相接的第3导电层、与第2导电层相接的第4导电层、及将第3导电层与第4导电层电连接且与第3导电层相接的第5导电层；第5导电层的宽度比第3导电层的宽度窄。
图1是实施方式的半导体装置的示意剖视图。图1为半导体装置的xz截面。
实施方式的半导体存储器具备第1存储器层100(第3半导体电路层)、第2存储器层200(第1半导体电路层)、周边电路层300(第2半导体电路层)、及电极垫400。实施方式的半导体装置为将具有三维构造的存储单元阵列的第1存储器层100、第2存储器层200、及具备控制所述存储单元阵列的控制电路的周边电路层300积层而成的半导体存储器。第1存储器层100、第2存储器层200、及周边电路层300在图1中积层在z方向。
第1存储器层100具备第1电极101(第3导电层)、第2电极102(第4导电层)、接触插塞103(第5导电层)、配线层104、电极间绝缘层105、扩散防止层106(包含氮的绝缘层)、层间绝缘层107、及存储单元阵列110。存储单元阵列110具备源极线111、字线112、通道层113、及位线114。
第2存储器层200具备电极202(第1导电层)、接触插塞203(第6导电层)、配线层204、电极间绝缘层205、扩散防止层206、层间绝缘层207、挡止层208、牺牲层209(多晶半导体层)、及存储单元阵列210。存储单元阵列210具备源极线211、字线212、通道层213、及位线214。
周边电路层300具备电极301(第2导电层)、接触插塞302、配线层303、接触插塞304、TSV305(Through Silicon Via，硅穿孔)、元件分离区域307、硅基板308、周边电路309、及层间绝缘层330。周边电路309具备第1晶体管310(MISFET：Metal InsulatorSemiconductor Field Effect Transistor，金属绝缘体半导体场效应晶体管)、及第2晶体管320。第1晶体管310具备源极、漏极区域313、栅极电极311、及栅极绝缘膜312。第2晶体管320具备源极、漏极区域323、栅极电极321、及栅极绝缘膜322。
第1存储器层100设置在第2存储器层200与周边电路层300之间。在第1存储器层100的一个面直接贴合着第2存储器层200。在第1存储器层100的另一个面直接贴合着周边电路层300。
第1存储器层100的第1电极101(第3导电层)与第2存储器层200的电极202(第1导电层)直接相接。第1电极101与电极202电连接。第1存储器层100的第2电极102(第4导电层)与周边电路层300的电极301(第2导电层)直接相接。第2电极102与电极301电连接。
第1电极101例如为包含铜(Cu)的金属。在第1电极101的与接触插塞103相接的区域、第1电极101的与挡止层108相接的区域、及第1电极101的与电极间绝缘层105相接的区域，例如设置阻挡金属膜。阻挡金属膜例如为金属氮化膜。金属氮化膜例如为氮化钽(TaN)、氮化钛(TiN)、氮化铌(NbN)。
第2电极102例如为包含铜(Cu)的金属。在第2电极102的与配线层104相接的区域、第2电极102的与层间绝缘层107相接的区域，例如设置阻挡金属膜。阻挡金属膜例如为金属氮化膜。金属氮化膜例如为氮化钽(TaN)、氮化钛(TiN)、氮化铌(NbN)。
在第1电极101与第2电极102之间设置着接触插塞103、配线层104。通过接触插塞103、及配线层104将第1电极101与第2电极102电连接。
配线层104例如为包含钨(W)的金属。
图2是实施方式的半导体装置的一部分的放大示意剖视图。图2是第1电极101与接触插塞103接触的区域的示意剖视图。图2表示作为一例的半导体装置的xz截面，但即便在yz截面中也相同。
第1电极101与接触插塞103接触的区域的接触插塞103的第1宽度(图2中的W1)比所述区域的第1电极101的第2宽度(图2中的W2)窄。换句话说，第1电极101与接触插塞103的接触面附近的接触插塞103的第1宽度(图2中的W1)比所述接触面附近的第1电极101的第2宽度(图2中的W2)窄。另外，换句话说，第1电极101与接触插塞103的接触面的第1宽度(图2中的W1)比第1电极101的包含所述接触面的面的第2宽度(图2中的W2)窄。第2宽度与第1宽度的差例如为0.1μm以上，优选为0.5μm以上。如果低于所述范围，那么有因制造时的光刻法的对准偏移，而接触插塞103偏离第1电极101的危险。
第1电极101的表面形状例如为正方形，1边的长度例如为0.3μm以上且5μm以下。1边的长度例如为1μm。第1电极101的侧面例如既可为锥状，也可为阶梯状。
接触插塞103的材质例如与第1电极101的材质不同。接触插塞103例如为包含钨(W)的金属。
接触插塞103具备与第1电极101相接的阻挡金属膜103a(金属氮化膜)。阻挡金属膜103a例如为金属氮化膜。金属氮化膜例如为氮化钽(TaN)、氮化钛(TiN)、氮化铌(NbN)。阻挡金属膜103a也与电极间绝缘层105、及层间绝缘层107相接。
电极间绝缘层105例如为氧化硅、氮氧化硅、或氮化硅。从抑制铜从第1电极101的电极的扩散的观点来说，优选为电极间绝缘层105在层中包含氮(N)。
扩散防止层106为绝缘层。扩散防止层106具备抑制铜从第1电极101的电极向层间绝缘层107扩散的功能。优选为扩散防止层106在层中包含氮(N)。扩散防止层106例如为氮化硅、或添加氮的碳化硅。
层间绝缘层107例如为氧化硅。
在存储单元阵列110，例如三维地配置着非易失性存储器的存储单元。存储单元阵列110设置在2个接触插塞103之间。
多条字线112在层间绝缘层107内，朝向z方向积层。多条字线112相对于第1存储器层100的上表面、及下表面平行地在x方向延伸。字线112的积层数例如为20层以上且100层以下。字线112例如为金属。
多个通道层113以与字线112交叉的方式设置。通道层113相对于第1存储器层100的上表面、及下表面在垂直方向延伸。通道层113的一端电连接在源极线111。通道层113例如为多晶硅。源极线111例如为多晶硅。
多条位线114相对于第1存储器层100的上表面、及下表面在平行方向延伸。通道层113的与源极线111为相反侧的端部电连接在位线114。
在字线112的各者与通道层113的各者交叉的区域，例如设置着未图示的电荷储存层。字线112的各者与通道层113的各者交叉的区域作为1个非易失性的存储单元而发挥功能。
第2存储器层200在具备挡止层208、牺牲层209的方面，与第1存储器层100不同。电极202、接触插塞203、配线层204、电极间绝缘层205、扩散防止层206、层间绝缘层207分别具有与第2电极102、接触插塞103、配线层104、电极间绝缘层105、扩散防止层106、层间绝缘层107相同的构成。另外，存储单元阵列210具有与存储单元阵列110相同的构成。存储单元阵列210设置在2个接触插塞203之间。
牺牲层209隔着电极间绝缘层205而设置。优选牺牲层209为能够相对于电极间绝缘层205选择性地蚀刻的材料。另外，优选牺牲层209为能够利用湿式蚀刻来蚀刻的材料。牺牲层209例如为多晶半导体。多晶半导体例如为多晶硅、或多晶硅锗化物。
挡止层208设置在电极间绝缘层205的下表面。挡止层208例如为氧化硅。
接触插塞203与牺牲层209相接的区域的接触插塞203的宽度比所述区域的牺牲层209的宽度窄。换句话说，接触插塞203与牺牲层209的接触面附近的接触插塞203的宽度比所述接触面附近的牺牲层209的宽度窄。
周边电路层300设置在第1存储器层100之上。电极301例如为包含铜(Cu)的金属。在电极301的与接触插塞302相接的区域、电极301的与层间绝缘层330相接的区域，例如设置着阻挡金属膜。阻挡金属膜例如为金属氮化膜。金属氮化膜例如为氮化钽(TaN)、氮化钛(TiN)、氮化铌(NbN)。
接触插塞302、配线层303、接触插塞304例如为包含钨(W)的金属。
周边电路309例如为存储单元阵列110、及存储单元阵列210的周边电路。周边电路309例如为读出放大器电路、字线驱动器电路、行解码器电路、列解码器电路、升压电路等。
元件分离区域307设置在硅基板308内。硅基板308为单晶的硅。元件分离区域307例如为氧化硅。
TSV305贯通硅基板308、及元件分离区域307而与配线层303相接。TSV305例如为包含铜的金属。
电极垫400是为了获得半导体存储器与外部的电导通而设置。在电极垫400例如连接着接合线。
其次，对实施方式的半导体装置的制造方法进行说明。图3～图15是表示在实施方式的半导体装置的制造方法中，制造中途的半导体装置的示意剖视图。
实施方式的半导体装置的制造方法将具有半导体基板、半导体基板之上的绝缘层、绝缘层之上的牺牲层、设置在与半导体基板为相反侧的表面的第1导电层、与牺牲层相接且与第1导电层电连接的第2导电层的第1半导体电路基板、与在表面具有第3导电层的第2半导体电路基板，以第1导电层与第3导电层相接的方式贴合，且以牺牲层露出的方式将半导体基板与绝缘层去除，将牺牲层去除而形成开口部，在开口部埋入第4导电层，将第1半导体电路基板、与在表面具有第5导电层的第3半导体电路基板，以第4导电层与第5导电层相接的方式贴合。
首先，制造第1半导体晶片150(第1半导体电路基板)。在硅基板120(半导体基板)之上形成挡止层108(绝缘层)。挡止层108作为在之后的步骤中将硅基板120去除时的蚀刻挡止层而发挥功能。挡止层108例如为氧化硅。在挡止层108之上，形成牺牲层109(图3)。牺牲层109例如为多晶硅。
其次，在牺牲层109之间形成电极间绝缘层105。电极间绝缘层105例如为氧化硅。在电极间绝缘层105之上形成扩散防止层106(图4)。扩散防止层106例如为氮化硅。
其次，在扩散防止层106之上形成层间绝缘层107。层间绝缘层107例如为氧化硅。在层间绝缘层107之中，形成源极线111、字线112、及通道层113。形成从层间绝缘层107的上表面到达牺牲层109的接触孔121(图5)。
其次，在接触孔121之中形成接触插塞103(第5导电层)(图6)。接触插塞103例如为包含钨的金属。
其次，在层间绝缘层107的上表面，形成与接触插塞103相接的配线层104、及与通道层113相接的位线114(图7)。配线层104、及位线114例如为包含钨的金属。
其次，与层间绝缘层107一体化，形成成为层间绝缘层107的一部分的绝缘层。其次，形成与配线层104相接的第2电极102(第4导电层)(图8)。第2电极102电连接在接触插塞103。第2电极102例如为包含铜的金属。
根据以上的步骤，制造第1半导体晶片150。
其次，使预先制造的第2半导体晶片350(第2半导体电路基板)与第1半导体晶片150贴合(图9)。在第2半导体晶片350，形成着电极301(第2导电层)、接触插塞302、配线层303、接触插塞304、元件分离区域307、硅基板308、周边电路309、及层间绝缘层330。周边电路309具备第1晶体管310、第2晶体管320。第1晶体管310具备源极、漏极区域311、栅极电极312、及栅极绝缘膜313。第2晶体管320具备源极、漏极区域321、栅极电极322、及栅极绝缘膜323。
第1半导体晶片150与第2半导体晶片350是以第1半导体晶片150的第2电极102与第2半导体晶片350的电极301直接相接的方式贴合。
在将第1半导体晶片150与第2半导体晶片350贴合时，例如，对第1半导体晶片150的表面及第2半导体晶片350的表面的至少任一者进行等离子体处理。
其次，将硅基板120去除(图10)。硅基板120例如是在利用背面研削而薄膜化之后，使用碱系的湿式蚀刻来完全去除。
其次，将挡止层108以牺牲层109露出的方式去除(图11)。氧化硅的挡止层108例如利用氟酸系的湿式蚀刻来去除。
其次，将牺牲层109选择性地去除，形成开口部122(图12)。多晶硅的牺牲层109是使用碱系的湿式蚀刻而选择性地去除。
其次，在开口部122埋入第1电极101(第3导电层)(图13)。第1电极101例如是通过利用无电解镀覆法埋入镀铜而形成。
其次，使预先制造的第3半导体晶片250(第3半导体电路基板)与第1半导体晶片150贴合(图14)。在第3半导体晶片250，在硅基板220形成着电极202(第1导电层)、接触插塞203、配线层204、电极间绝缘层205、扩散防止层206、层间绝缘层207、挡止层208、牺牲层209、及存储单元阵列210。存储单元阵列210具备源极线211、字线212、通道层213、及位线214。第3半导体晶片250具备与图8所示的第1半导体晶片相同的构造。
第1半导体晶片150与第3半导体晶片250是以第1半导体晶片150的第1电极101与第3半导体晶片250的电极202直接相接的方式贴合。
在将第1半导体晶片150与第3半导体晶片250贴合时，例如，对第1半导体晶片150的表面及第3半导体晶片250的表面的至少任一者进行等离子体处理。
其次，将硅基板220去除(图15)。硅基板220例如是利用背面研削而薄膜化之后，使用碱系的湿式蚀刻来完全去除。
其次，形成TSV305与电极垫400。
其次，例如，使用切割装置，将形成在贴合第1半导体晶片150、第2半导体晶片350、第3半导体晶片250而成的积层晶片的多个半导体存储器单片化。利用以上的制造方法形成图1所示的半导体存储器。
其次，对实施方式的半导体装置的作用及效果进行说明。
实施方式的半导体存储器通过将第1存储器层100与第2存储器层200积层来实现存储容量较大的半导体存储器。另外，通过将第1存储器层100与第2存储器层200，第1存储器层100与周边电路层300直接贴合，例如，半导体存储器的芯片尺寸变小。另外，例如，减少半导体电路间的配线延迟或电阻损耗，半导体存储器高性能化。
当在器件的上表面及下表面的各者贴合不同的器件的情况下，必须在器件的正面及背面形成用来将器件间电连接的电极。要求在器件设置输入输出信号的传递用、控制信号的传递用、电源供给用等多个电极。因此，例如，如果从加工精度决定的电极的配置间距变大，那么成为半导体装置的芯片尺寸的缩小的障碍。尤其，在制造器件时的最终形成的器件的背面侧的电极的间距与正面侧的电极的间距相比变小较为困难。其原因在于，例如，在背面侧的光刻法时，必须进行与正面的结合且结合精度较差，进而，与正面侧相比基底的平坦性较差，高精度的图案化困难。
图16是第1比较方式的半导体装置的一部分的放大示意剖视图。图16是第1比较方式的半导体装置的与图2对应的部分的示意剖视图。
图16所示的第1比较方式的半导体装置具备电极901、接触插塞903、电极间绝缘层905、扩散防止层906、及层间绝缘层907。分别与实施方式的第1电极101、接触插塞103、电极间绝缘层105、扩散防止层106、及层间绝缘层107对应。
电极901例如为包含铜(Cu)的金属。
接触插塞903的材质例如与电极901的材质不同。接触插塞103例如为包含钨(W)的金属。
接触插塞903具备与电极901相接的阻挡金属膜903a。阻挡金属膜903a例如为金属氮化膜。金属氮化膜例如为氮化钽(TaN)、氮化钛(TiN)、氮化铌(NbN)。阻挡金属膜903a也与层间绝缘层907、及扩散防止层906相接。
接触插塞903与电极901接触区域的接触插塞903的宽度(图16中的W3)比所述区域的电极901的宽度(图16中的W2)宽。
电极901的宽度例如由于起因于加工的限制、或者起因于电特性的限制而需要特定的宽度。特定的宽度设为图2及图16的W2。在第1比较方式的情况下，接触插塞903的宽度(图16中的W3)比特定的宽度W2宽。必须使相邻的2个电极901之间的距离与实施方式的情况相比变大接触插塞903变宽的量。因此，电极901的配置间距变大，成为芯片尺寸的缩小的障碍。
在实施方式的半导体装置的情况下，如图2所示，接触插塞103的第1宽度(图2中的W1)比第1电极101的第2宽度(图2中的W2)窄。因此，第1电极101的配置间距例如能够小至光刻法的极限为止，不会成为半导体装置的芯片尺寸的缩小的障碍。换句话说，实施方式的半导体装置的电极构造适合于半导体装置的芯片尺寸的缩小。
图17是第2比较方式的半导体装置的一部分的放大示意剖视图。图17是第2比较方式的半导体装置的与图2对应的部分的示意剖视图。
图17所示的第2比较方式的半导体装置与图16相同，电极901、接触插塞903、电极间绝缘层905、扩散防止层906、及层间绝缘层907分别与实施方式的第1电极101、接触插塞103、电极间绝缘层105、扩散防止层106、及层间绝缘层107对应。
该第2比较方式的半导体装置进而具备中间层908。中间层908为导电层。中间层908例如为包含钨(W)的金属。电极901与接触插塞903经由中间层908而电连接。
中间层908的宽度(图17中的W4)比电极901的宽度(图17中的W2)宽。
电极901的宽度例如由于起因于加工的限制、或者起因于电特性的限制而需要特定的宽度。特定的宽度设为图2及图17的W2。在第2比较方式的情况下，中间层908的宽度(图17中的W4)比特定的宽度W2宽。必须使相邻的2个电极901之间的距离与实施方式的情况相比变大中间层908变宽的量。因此，电极901的配置间距变大，成为半导体装置的芯片尺寸的缩小的障碍。
在实施方式的半导体装置的情况下，如图2所示，接触插塞103的第1宽度(图2中的W1)比第1电极101的第2宽度(图2中的W2)窄。因此，第1电极101的配置间距例如能够小至光刻法的极限为止，不会成为半导体装置的芯片尺寸的缩小的障碍。换句话说，实施方式的半导体装置的电极构造适合于半导体装置的芯片尺寸的缩小。
实施方式的半导体装置通过使用实施方式的半导体装置的制造方法，能够容易地以低成本制造。
其次，对实施方式的制造方法的作用及效果进行说明。
当在器件的上表面及下表面的各者贴合不同的器件的情况下，必须在器件的正面及背面形成用来将器件间电连接的电极。当在器件的背面侧形成电极的情况下，如果使用工艺成本较高的光刻法或干式蚀刻，那么将器件贴合而制造的半导体装置的制造成本增大。另外，一般来说，由于基底的平坦性的影响等，而背面侧的光刻法的加工精度与正面侧的光刻法的加工精度相比精度较低，所以有电极的配置间距变大的危险。因此，有半导体装置的芯片尺寸的缩小变得困难的危险。
在实施方式中，例如在第1半导体晶片150中，将图8所示的牺牲层109形成在其后成为背面侧的第1电极101的区域。然后，在将第1半导体晶片150与第3半导体晶片250贴合之前，将牺牲层109去除(图12)。使牺牲层109的材料为能够利用湿式蚀刻而选择性地去除的材料。由此，不使用工艺成本较高的光刻法或干式蚀刻，就能够形成第1半导体晶片150的背面侧的第1电极101。因此，能够降低半导体装置的制造成本。
另外，能够不使用光刻法、及干式蚀刻而加工背面侧的第1电极101。因此，例如，也不需要设置如图17所示的中间层908作为蚀刻的挡止层。因此，能够使电极的配置间距变小。因此，背面侧的第1电极101不会成为半导体装置的芯片尺寸的缩小的障碍。
另外，背面侧的第1电极101的配置间距成为牺牲层109的配置间距。牺牲层109由于利用加工精度较高的正面侧的光刻法来形成，所以能够使配置间距变小。因此，能够使背面侧的第1电极101的配置间距变小，从而半导体装置的芯片尺寸的缩小成为可能。
图18是变化例的半导体装置的示意剖视图。在将接触插塞103设置在2个存储单元110之间，将接触插塞203设置在2个存储单元210之间的方面与实施方式不同。
在实施方式中，以将具有存储单元阵列的存储器层积层2层的情况为例进行了说明，但也能够通过积层3层以上，进而使半导体存储器的存储容量增大。
在实施方式中，以半导体装置为半导体存储器的情况为例进行了说明。然而，也能够将本发明应用于半导体存储器以外的半导体装置，例如，逻辑装置、CMOS(ComplementaryMetal Oxide Semiconductor，互补金属氧化物半导体)传感器等。
以上，对本发明的几个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不意图限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，能够在不脱离发明的主旨的范围内，进行各种省略、置换、变更。例如，也可以将一实施方式的构成要素置换或变更为其它实施方式的构成要素。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明与其均等的范围中。
[符号的说明]
100第1存储器层(第3半导体电路层)
101第1电极(第3导电层)
102第2电极(第4导电层)
103接触插塞(第5导电层)
103a金属氮化膜
106扩散防止层(包含氮的绝缘层)
110存储单元阵列
150第1晶片(第1半导体电路基板)
200第2存储器层(第1半导体电路层)
202电极(第1导电层)
203接触插塞(第6导电层)
209牺牲层(多晶半导体层)
250第3半导体晶片(第3半导体电路基板)
300周边电路层(第2半导体电路层)
301电极(第2导电层)
309周边电路
310第1晶体管(MISFET)
350第2半导体晶片(第2半导体电路基板)。
Claims (20)
1.一种半导体装置，具备：
第1半导体电路层，具有第1导电层；
第2半导体电路层，具有第2导电层；
第3半导体电路层，设置在所述第1半导体电路层与所述第2半导体电路层之间，且具有与所述第1导电层相接的第3导电层、与所述第2导电层相接的第4导电层、及将所述第3导电层与所述第4导电层电连接且与所述第3导电层相接的第5导电层；以及
存储单元阵列，位于所述第3半导体电路层中，所述存储单元阵列具有多个三维排列的存储单元，且能够电连接到所述第1半导体电路层中的另一个存储单元阵列；且
所述第5导电层的宽度比所述第3导电层的宽度窄。
2.根据权利要求1所述的半导体装置，其中所述第3导电层的材质与所述第5导电层的材质不同。
3.根据权利要求1所述的半导体装置，其中所述第1导电层、所述第2导电层、所述第3导电层、所述第4导电层包含铜(Cu)。
4.根据权利要求1所述的半导体装置，其中所述第5导电层包含钨。
5.根据权利要求1所述的半导体装置，其中所述第5导电层包含与所述第3导电层相接的金属氮化膜。
6.根据权利要求1所述的半导体装置，其中所述第3半导体电路层具有积层着多个存储单元的三维构造的存储单元阵列。
7.根据权利要求1所述的半导体装置，其中所述第2半导体电路层具有MISFET。
8.根据权利要求6所述的半导体装置，其中所述第2半导体电路层具有所述存储单元阵列的周边电路。
9.根据权利要求6所述的半导体装置，其中于所述第3导电层与所述存储单元阵列之间具有包含氮的绝缘层。
10.根据权利要求1所述的半导体装置，其中所述第1半导体电路层还具备：多晶半导体层，包含硅；及第6导电层，设置在所述第1导电层与所述多晶半导体层之间，电连接在所述第1导电层，且与所述多晶半导体层相接；所述第6导电层的宽度比所述多晶半导体层的宽度窄。
11.一种半导体装置的制造方法，将具有半导体基板、所述半导体基板之上的绝缘层、所述绝缘层之上的牺牲层、设置在与所述半导体基板为相反侧的表面的第1导电层、以及与所述牺牲层相接且与所述第1导电层电连接的第2导电层的第1半导体电路基板、与在表面具有第3导电层的第2半导体电路基板，以所述第1导电层与所述第3导电层相接的方式贴合，
以所述牺牲层露出的方式，将所述半导体基板与所述绝缘层去除，
将所述牺牲层去除而形成开口部，
在所述开口部埋入第4导电层，
将所述第1半导体电路基板与在表面具有第5导电层的第3半导体电路基板，以所述第4导电层与所述第5导电层相接的方式贴合。
12.根据权利要求11所述的半导体装置的制造方法，其中所述牺牲层为包含硅的多晶半导体。
13.根据权利要求11所述的半导体装置的制造方法，其中所述第1导电层、所述第3导电层、所述第4导电层、所述第5导电层包含铜(Cu)。
14.根据权利要求11所述的半导体装置的制造方法，其中在将所述第1半导体电路基板与所述第2半导体电路基板贴合时，对所述第1半导体电路基板的表面及所述第2半导体电路基板的表面的至少任一者进行等离子体处理，
在将所述第1半导体电路基板与所述第3半导体电路基板贴合时，对所述第1半导体电路基板的表面及所述第3半导体电路基板的表面的至少任一者进行等离子体处理。
15.根据权利要求11所述的半导体装置的制造方法，其中所述牺牲层的去除是通过湿式蚀刻来进行。
16.根据权利要求11所述的半导体装置的制造方法，其中所述第4导电层的埋入是通过镀覆法来进行。
17.根据权利要求11所述的半导体装置的制造方法，其中所述第2导电层包含钨。
18.根据权利要求11所述的半导体装置的制造方法，其中所述第1半导体电路基板具有积层着多个存储单元的三维构造的存储单元阵列。
19.根据权利要求11所述的半导体装置的制造方法，其中所述第2半导体电路基板具有MISFET。
20.根据权利要求18所述的半导体装置的制造方法，其中所述第2半导体电路基板具有所述存储单元阵列的周边电路。
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