JP2505958B2 - 集積回路デバイスのパッケ―ジ方法 - Google Patents

集積回路デバイスのパッケ―ジ方法

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JP2505958B2 JP4189061A JP18906192A JP2505958B2 JP 2505958 B2 JP2505958 B2 JP 2505958B2 JP 4189061 A JP4189061 A JP 4189061A JP 18906192 A JP18906192 A JP 18906192A JP 2505958 B2 JP2505958 B2 JP 2505958B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的に、所定の容量
に含まれる回路要素数の最適化を可能にする高密度電子
パッケージの製造方法に関し、特に、半導体チップ内で
複数の金属化トレンチによって少なくとも部分的に相互
接続された半導体チップの、密に積層されたアレイを有
する３次元マルチチップ・パッケージの製造方法に関す
る。
【０００２】
【従来の技術およびその問題点】集積回路技術が発展し
たので、コンピュータおよびコンピュータ記憶装置が、
複数の集積回路を有する半導体デバイスのウェーハから
製造されるようになった。ウェーハ製造後、ウェーハを
小チップに細断することにより、回路は互いに分割され
る。その後、チップは種々のキャリアにボンディングさ
れ、配線によって相互接続され、パッケージングされ
る。チップを相互接続するために配線を物理的に取付け
る工程は、時間がかかるとともに、コスト高で信頼性が
低く、特に、デバイスの動作周波数が増大するにつれ
て、しばしば好ましくない信号遅延を生じる。
【０００３】この従来の技術の改良として、マルチ半導
体チップのスタックまたはパッケージが汎用化される、
例えば、米国特許第４，５２５，９２１号明細書に開示
の技術がある。図９は典型的な半導体チップ・スタック
１０を示し、このスタックは接着剤で固定されたマルチ
集積回路チップ１２から構成されている。メタライゼー
ション・パターン１４は、チップ相互接続およびスタッ
クの外部の回路との電気接続のために、スタック１０の
１以上の面に設けられる。メタライゼーション・パター
ン１４は、個別コンタクト１６およびバスコンタクト１
８を有している。このスタック１０は、スタック上のメ
タライゼーション・パターン１４と共に、基板２０の上
面２１に配置され、その基板はそれ自身のメタライゼー
ション・パターン２２を有している。このマルチチップ
・スタック手法は、信頼性および回路性能に関して、ボ
ード，基板，またはマルチチップ・キャリア上にチップ
を個々に配置する従来の技術より優れているが、密度お
よびチップ配線長の削減に対し、なおも改良の余地があ
る。明らかに、このようなパッケージ特性を改良する
と、低コスト，低電力，高密度，高信頼性が得られ、こ
れによってより良い性能のデバイスを提供することがで
きる。
【０００４】
【課題を解決するための手段】本発明に従う集積回路デ
バイスのパッケージ方法は、 （ａ）基板部及び該基板部の一方の側に設けられそして
複数の素子を有する能動層を有し、該能動層の露出表面
を第１表面とし、上記基板部の他方の側の露出表面を第
２表面とし、そして上記第１表面から上記能動層を貫通
して設けられた複数個の金属化トレンチを有し、該複数
個の金属化トレンチのそれぞれは第１表面側の端部及び
第２表面側の端部を有し、該第２表面側の端部が上記基
板部内にまで延びると共に上記第１表面側の端部が上記
素子のうちの選択された素子に接続されている第１集積
回路チップを用意する工程と、 （ｂ）上記第１集積回路チップの上記第１表面を、エッ
チングに対して保護する接着剤によりキャリアに接着す
る工程と、 （ｃ）上記複数個の金属化トレンチの第２表面側の端部
を露出するまで、上記第２表面側から上記基板部をエッ
チング除去する工程と、 （ｄ）基板部及び該基板部の一方の側に設けられそして
複数の素子を有する能動層を有し、該能動層の露出表面
を第１表面とし、上記基板部の他方の側の露出表面を第
２表面とし、そして上記第１表面から上記能動層を貫通
して設けられた複数個の金属化トレンチを有し、該複数
個の金属化トレンチのそれぞれは第１表面側の端部及び
第２表面側の端部を有し、該第２表面側の端部が上記基
板部内にまで延びると共に上記第１表面側の端部が上記
素子のうちの選択された素子に接続されている第２集積
回路チップを用意する工程と、 （ｅ）上記第１集積回路チップの上記金属化トレンチの
第２表面側の端部に上記第２集積回路チップの上記金属
化トレンチの第１表面側の端部を対面させて位置づけ
て、上記第１集積回路チップの上記金属化トレンチの第
２表面側の端部と上記第２集積回路チップの上記金属化
トレンチの第１表面側の端部とを接続すると共に、上記
第１集積回路チップの上記金属化トレンチの第２表面側
の端部と同一レベルであり且つ上記金属化トレンチの第
２表面側の端部を含まない表面と上記第２集積回路チッ
プの上記金属化トレンチの第１表面側の端部を含まない
上記第２集積回路チップの第１表面とを上記接着剤で接
着する工程と、 （ｆ）上記第２集積回路チップの上記複数個の金属化ト
レンチの第２表面側の端部を露出するまで、該第２集積
回路チップの第２表面側から上記基板部をエッチング除
去する工程とを含むことを特徴とする。
【０００５】そして、上記工程（ａ）及び（ｂ）の間
に、上記第１集積回路チップの上記能動層の上記複数の
素子のうちの選択された素子の配線を上記金属化トレン
チの第１表面側の端部に接続する第１金属パッドを、上
記第１集積回路チップの金属化トレンチの第１表面側の
端部に形成する工程を含むことを特徴とする。
【０００６】そして、上記工程（ｃ）及び（ｄ）の間
に、上記第１集積回路チップの上記複数個の金属化トレ
ンチの第２表面側の端部に、そして上記第１集積回路チ
ップの上記複数個の金属化トレンチの第２表面側の端部
と同一レベルであり且つ上記複数個の金属化トレンチの
第２表面側の端部を含まない表面に、絶縁層を形成し、
該絶縁層のうち上記金属化トレンチの第２表面側の端部
を覆う部分を除去して開孔を形成し、該開孔内に上記金
属化トレンチの第２表面側の端部に接続する第２金属パ
ッドを形成する工程を含むことを特徴とする。
【０００７】そして、上記工程（ａ）は、上記第１集積
回路チップの上記基板部内に、上記金属化トレンチの第
２表面側の端部の深さで、エッチング停止層を形成する
こと含み、そして上記工程（ｄ）は、上記第２集積回路
チップの上記基板部内に、上記金属化トレンチの第２表
面側の端部の深さで、エッチング停止層を形成すること
含むことを特徴とする。
【０００８】そして、上記キャリアは、表面に能動層及
び該能動層に接続したコンタクトを有し、上記工程
（ｂ）は、上記第１集積回路チップの上記金属化トレン
チの第１表面側の端部と上記コンタクトとを接続すると
共に、上記第１集積回路チップの上記金属化トレンチの
第１表面側の端部を含まない上記第１集積回路チップの
第１表面と、上記第１集積回路チップの第１表面に対面
し且つ上記コンタクトを含まない上記キャリアの表面と
を接着剤で接着する工程を含むことを特徴とする。
【０００９】本発明を用いると、高密度の集積回路を備
えたマルチチップ・パッケージを有利に製造できる。非
常に高密度にパッケージングされたＩ／Ｏ接続に対し
て、配線分解能を提供し、３次元の垂直および水平配線
を説明する。また、高密度マルチチップ・パッケージに
おける特定の機能の電力消費を制限する技術を提供す
る。さらに、本発明の処理方法によれば、１つの集積回
路チップに予め必要なスペースと同じスペースで、マル
チチップ・パッケージを製造できる。さらに、マルチチ
ップ・パッケージに組み立てられる個々のウェーハまた
はチップの製造は、大容量ウェーハの製造と一貫性を保
っている。
【００１０】
【実施例】一般的に、本発明は、図９に示したスタック
１０のようなマルチチップ・パッケージにおける回路密
度を改良する方法を含んでいる。図１（ａ）は２つのチ
ップ１および２を有する従来のマルチチップ・スタック
３０を示す。各チップは能動層３２を有し、能動層３２
はチップの内部で距離“ｘ”だけ延び、チップの上面３
１から下面３３までの全厚は“ｙ”である。チップの厚
さ“ｙ”のオーダーは、少なくとも、能動層の厚さ
“ｘ”より大きい。例えば、典型的に、厚さ“ｘ”は５
〜２０μｍの範囲にあり、厚さ“ｙ”はより一般的に
は、７５０〜８５０μｍ（３０ミル）の範囲にある。し
かし、最近の実際例では、各チップの基板の構造的薄層
化により、厚さ“ｙ”は、パッケージの組立前に３７５
〜４２５μｍ（１５ミル）まで減少させている。この構
造的薄層化にもかかわらず、有用な能動回路が形成され
ているシリコン層、例えば能動層３２の容積は全シリコ
ンの容積よりかなり小さいままである。これは、シリコ
ン基板がなおも、処理の際、チップの能動層３２の構造
的支持に用いられ続けるからである。
【００１１】図１（ａ）のパッケージと比較すると、本
発明によって処理されたパッケージ内の半導体チップ
は、能動層を支持するための薄い基板層だけを有し、そ
の状態は、２つの薄い半導体チップ１および２を表した
図１（ｂ）に示す。これらのチップはパッケージ４０内
に積層される。パッケージ４０の各チップの能動層４２
は、図示のように、厚さ“ｘ′”を有し、それはチップ
の厚さ“ｙ′”のかなりの部分を占めている。これは、
図１（ａ）の従来のパッケージにおける厚さ“ｘ”と厚
さ“ｙ”との大きな寸法差と対照的である。一例による
と、厚さ“ｘ′”は５〜２０μｍの範囲にし、各デバイ
スの全厚“ｙ′”は２０μｍ以下にすることができる。
これは、チップがスタック構造に結合されるとき、別個
の集積回路チップに対する従来の積層技術によって可能
なよりも、かなり密な電子パッケージを製造することが
できることを意味する。基本的に、本発明による処理
は、マルチチップ・パッケージにシリコンデバイスをボ
ンディングした後、そのシリコンデバイス中の余分のシ
リコン基板の大部分を好適に除去する。
【００１２】本発明によるパッケージ製造方法の一例
を、図２〜図４を参照して下記に説明する。
【００１３】まず、図２（ａ）によると、基板５２およ
び能動層５４を有し、かつその能動層は典型的に、少な
くとも部分的にデバイス内に位置する半導体デバイス５
０（好適にはウェーハを含む）から処理を始める。当業
者に既知の従来の半導体処理技術を用いて、能動層５４
は、全体的または部分的に基板５２内に拡散されて形成
される。能動層５４はデバイス５０の上部の第１平坦面
即ち第１表面５６に隣接している。デバイス５０の下部
の第２平坦面即ち第２表面５８は、第１平坦面５６にほ
ぼ平行に配置される。絶縁体層６０、例えばＳｉＯ
2は、デバイス５０の能動層５４の上に成長される。基
板５２の厚さは可変であるが、典型的には、マルチチッ
プ・パッケージの製造前では約７５０〜８５０μｍ（１
５ミル）である。対照的に、能動層５４の厚さは、４〜
６μｍの範囲であり、絶縁体層６０の厚さは、例えば、
既に能動層５４上に形成されたメタライゼーション面の
数と共に変化させる。能動層５４は従来のバイポーラ，
ＣＭＯＳ，ＮＭＯＳ，ＰＭＯＳ等、任意の回路を含むこ
とができる。
【００１４】本発明によると、標準ウェーハは、製造の
際、基板面の下部にエッチング停止層５３を埋め込み配
置することによって修正される。エッチング停止層は、
Ｐ型基板５２内にＮ+層５３を含むか、あるいは、Ｎ型
基板５２内にＰ+層５３を含み、そのどちらも、当業者
には既知のいくつかの手段のうちの１つによって形成す
ることができる。
【００１５】図２（ｂ）は、集積回路デバイス５０に定
められた細く深いトレンチ６２を、誇張された寸法で示
している。トレンチ６２はエッチング停止層５３をわず
かに通り越して基板内に延びるように形成されている。
好適な実施例では、細く深いトレンチ６２は約２０：１
の高アスペクト比を有していて、この比は例えば、細く
深いトレンチ６２は好適に、深さが２０μｍのトレンチ
に対して１μｍの幅を有していることを意味する。（下
記に説明するように、高アスペクト比のトレンチ６２
は、究極には非常に小さい相互接続寸法を定めることに
有利に役立つ。）トレンチの深さは、好ましくは３０μ
ｍである。トレンチ６２は米国特許第４，７１７，４４
８号明細書に説明されている技術によって製造でき、こ
の明細書において参照されたい。細く深いトレンチ６２
は、集積回路デバイス５０の中に配置され、そのデバイ
スにおいてはマルチチップ・パッケージが組立られると
きにデバイス間に電気的スルー接続が必要とされる。
【００１６】トレンチ側壁を酸化させて、（デバイスを
短絡させずにトレンチを配線に使用できるように）バル
クシリコンから絶縁し、ドープされたポリシリコンまた
は他の導体６４を充填する（図２（ｃ）参照）。次に、
標準的な処理技術を用いて配線面を有するデバイスを完
成させる。このとき、ポリシリコン充填トレンチの配置
されている領域６１が、形成された酸化および接続メタ
ライゼーション層６３内に埋め込まれた回路および配線
部分を含まないように（図２（ｄ）参照）、デバイス
（回路）のレイアウトが形成される。
【００１７】図３（ｅ）を見ると、細く深いトレンチ６
２を次に、当業者に既知の技術を用いて再エッチング
し、ポリシリコン・プラグ６４を除去する。さらに、ト
レンチ６２を、化学気相成長法ＣＶＤプロセス，めっ
き，または他の適切な手段によって、タングステン，
金，銅，アルミニウム，または他の適切な金属で充填す
る。金属化トレンチ６６の第２表面側の端部は、エッチ
ング停止層５３を通り越してわずかに延びている。チッ
プ上の酸化及び配線メタライゼーション層６３の適切な
配線（図示せず）を、トレンチ６２内の垂直に堆積した
配線即ち金属化トレンチ６６の第１表面側の端部に相互
接続するように、金，銅，または他の適切な金属のコン
タクト・パッド６８を堆積させる。次に、集積回路チッ
プをテストし、ウェーハを細断し、良質のチップを選択
する。あるいはまた、選択された処理ルートによって
は、ウェーハは細断されないままにすることも可能であ
る。１００％の歩留りの良質チップを基本的に生産する
ような、十分な冗長性が構造内に組み込まれるならば、
ウェーハを細断しないままにできる。しかし、ウェーハ
が細断されようと細断されないままであろうと、ウェー
ハは、薄さがまだ達成されていなければ、好適には最初
に機械的に薄層化し、例えば、少なくとも３７５〜４０
０μｍ（１５ミル）の薄さにする。
【００１８】チップを分割するものとすると、マルチチ
ップ・パッケージに組み込まれる第１の集積回路チップ
５０が、チップ５０の保護面即ち酸化および接続メタラ
イゼーション層６３が適切なキャリア７０の上面７１に
隣接して設けられるように（図３（ｆ）参照）、キャリ
ア７０に取付けおよびボンディングする。チップ５０は
ポリイミドのような適切な接着剤７３を用いて、キャリ
ア７０に接着的にボンディングする。（あるいはまた、
キャリア７０の代わりに、デバイス５０のパッド６８の
位置に対応するコンタクトを有し、かつ組立の際、パッ
ケージを支持するのに十分な厚さを有するベース集積回
路チップ（図示せず）に、チップ５０を、ボンディング
することができる。このようなベースチップへの集積回
路チップ５０の結合は、金対金熱圧着または他の適切な
手段によって行うことができる。） 次に、チップ５０
の露出した第２表面５８（図３（ｆ）参照）を、例え
ば、エチレンジアミン水溶液、ピロカテコール水溶液、
または硝酸／ＨＦの２００：１溶液のような、適切な選
択的化学エッチャントでエッチングする。これについて
は米国特許第５、１６０、９８７号明細書を参照でき
る。化学エッチャントは選択的なので、エッチングはエ
ッチング停止層５３に達したとき終了する（図３（ｇ）
参照）。さらに、エッチャントは選択的なので、細く深
いトレンチ６２内に堆積した金属６６をエッチングしな
い。化学エッチャントはシリコンウェーハのみを、エッ
チング停止層５３まで除去して、金属化トレンチの第２
表面側の端部を露出する。（図３（ｇ）参照）。次に図
４（ｈ）に示すように、適切な感光性ポリイミド８０ま
たは他のボンディング化合物を第２表面に設け、エッチ
ングして、チップ５０内の金属化トレンチ６６の第２表
面側の端部を露出する。このポリマを完全に硬化させる
前に、金属化トレンチ６６の第２表面側の端部の上に、
選択的に金の無電解めっきを施し、パッド８２を形成す
る。もしトレンチの金属充填にアルミニウムが用いられ
るならば、金めっきに先立って、クロムのような適切な
拡散障壁（図示せず）を、アルミニウムにめっきする。
上述の積層工程は、第１の集積回路デバイスをこれと同
じ構造の第２の集積回路デバイスの上に、個々に配置す
ることにより繰り返され（図４（ｉ）参照）、能動層５
４を有する各デバイスは、金属化トレンチ６６の少なく
ともいくつかに接触するコンタクトパッド６８を有する
最前に薄くされたスタックの露出面に隣接して配置され
る。各チップ層のボンディングは、ポリマおよび金対金
ボンディングが好適には同時に生じるように行う。
【００１９】完全なウェーハ積層が用いられるならば、
プロセスは基本的に同じである。ウェーハはプロセスの
適切な時点で、すなわちパッケージが完成したとき、あ
るいは累積的歩留りがさらなる積層を不経済とするよう
なとき、細断されて別個のマルチチップ・パッケージに
なる。
【００２０】前述した製造プロセス、すなわちマルチチ
ップ・パッケージを組み立てるとき、別個に構成された
集積回路デバイスから余分なシリコン基板物質を、その
上の能動層に干渉することなく除去させる製造プロセス
によって、大きな効果が達成されることが明らかであ
る。除去されたシリコンは、単結晶シリコンであり、個
々の集積回路デバイスの製造は、大容量半導体ウェーハ
の製造と一貫性を保っている。以下に説明するように、
この処理技術によって形成されるマルチチップ・パッケ
ージは、別個に製造された集積回路デバイスに対する最
大可能シリコン体積密度を達成する。動作領域の深さに
応じたパッケージ密度が得られるように、装置の厚さ
は、能動層の深さに対応するように選択されることが出
来る。
【００２１】図５（ａ）〜（ｄ）は、本発明によって構
成されたマルチチップ・パッケージに対する集積回路チ
ップ接続のいくつかの例を示している。図５（ａ）で
は、水平な接続リード線９２をチップ９０の平坦な側面
９４に延ばし、側面９４と、チップ９０の表面の選択さ
れたパッド９６との間に、電気接続を与える。一旦マル
チチップがスタック内に組み立てられ、それらチップの
少なくともいくつかが水平に延びたリード線９２を含む
と、メタライゼーション・パターンを、スタックの端面
に付着して、チップ内の個々の電気パッド、および１以
上の集積回路チップまたはその一方の上に位置する多数
の選択された個々の電気パッドへの接続を形成すること
ができる。
【００２２】本発明の金属化トレンチ手法を用いると、
チップ９０のような集積回路チップを複数個重ねて、例
えば図５（ｂ）のトレンチ９８のような金属化トレンチ
を経て、垂直に相互接続させることができる。図２
（ａ）〜図４（ｉ）について、上述したように形成され
たトレンチ９８を、個々のチップ９０を通じて延びるよ
うに配置させる。あるいはまた、垂直および水平に延び
た相互接続リード線を用いることができる。このような
入り混じった相互接続回路応用では、水平リード線９２
はチップ９０の１以上の端面９４に延びることができる
（図５（ｃ）参照）、単一のチップ内の選ばれたパッド
間だけに延びることもできる（図５（ｄ）参照）。マル
チチップ・パッケージ内の集積回路チップ間の配線能力
のスケールは、従来のパッケージ配線技術をかなり改善
する。集積回路チップ間の垂直相互接続寸法は、少なく
とも、従来の“一般的（ｇｒｏｓｓ）”垂直配線技術よ
りも小さいオーダーである。
【００２３】水平または垂直相互接続を工夫する際に考
慮すべき要因の一つは、完成されたマルチチップ・パッ
ケージの端面で使用可能なスペースの量である。図６
は、従来のマルチチップ・パッケージに配置されたいく
つかの半導体チップ１００を部分的に示す。各チップ１
００は、チップからパッケージの少なくとも１つの側面
に延びるいくつかの電気リード線１０２を有している。
従来のものは、アクセス面（すなわち、チップ相互接続
メタライゼーション・パターン（図示せず）を有するマ
ルチチップ・パッケージの少なくとも１つの平坦な側
面）に、Ｔ形状の電気接続部を形成し、個々の集積回路
チップ１００からパッケージの側面に引き出されたリー
ド線に、良好な電気接続を与える。これは、アクセス面
上に一様な大きさの導体パッド１０４を堆積させ、各パ
ッドを、個々の集積回路チップ１００から引き出された
電気リード線１０２の端と交差させることにより、達成
される。
【００２４】多くの応用において、平坦側面配線は、チ
ップの面に垂直に延びるストライプ（すなわちバス）１
０５の形状をしている。各ストライプ１０５は複数のチ
ップ間の接続部と交差し、そこでチップのＴ形状接続部
と電気コンタクトを形成する。他の多くの応用では、別
個の集積回路チップ１００上に個々のコンタクトを形成
するのに、固有のＩ／Ｏ接続部１０６が必要である。マ
ルチチップＤＲＡＭ，ＳＲＡＭ，ＥＰＲＯＭ，または他
の集積回路、またはそれらの組合せパッケージにおいて
は（図６参照）、アクセス面内にこれらのＩ／Ｏコンタ
クト１０６を容易に供給するために、チップ上で十分な
スペースが使用可能である。例えば、同じ集積回路チッ
プの隣接Ｔ形状接続部間の典型的な間隔は、約０．０５
ｍｍ（２ミル）、隣接チップ間のＴ形状接続部の間隔は
約０．３７５ｍｍ（１５ミル）である。
【００２５】本発明によって組み立てられたＤＲＡＭお
よびＳＲＡＭ双方のマルチチップ・パッケージに対する
アクセス面寸法の例を、図７に示す。図示のように、Ｄ
ＲＡＭおよびＳＲＡＭ双方の構造内の隣接集積回路チッ
プ１１２から引き出された電気リード線１１０間の間隔
は、図６のこれらのリード線間の間隔よりかなり減少し
ている。例えば、ＤＲＡＭ応用では、このような間隔は
約２０μｍ（０．０２ｍｍ）であり、ＳＲＡＭ応用で
は、間隔は１０μｍ（０．０１ｍｍ）まで減少できる。
したがって、個別のＩ／Ｏコンタクト・パッド１１４を
形成するためには、Ｔ形状電気接続部を横方向に拡張し
て、固有のＩ／Ｏコンタクトに対する余地を与える必要
がある。これは逆に、集積回路チップ面に垂直に延びる
ことのできるストライプ（すなわちバス）１１６の数を
制限する。
【００２６】本発明はバスに金属化トレンチを利用する
ことによりこの問題を克服する。すなわち、単純なチッ
プ対チップ相互接続部を形成することに加えて、このト
レンチを非隣接チップ間にバスを与えるために配置する
ことができる。実際には、チップの薄さによってチップ
端配線に課される制限を減少させる追加の配線面を加え
る。本発明においてチップを立方体（Ｃｕｂｅ）に設計
する際、回路配置等を、スルーチップ配線能力のため
に、最適化せねばならない。しかし、その結果生じる回
路密度の減少は、全く新しい配線面を導入することによ
る補償よりも大きい。本発明は、事実上性能を強化す
る。なぜなら、今や各回路は、隣接チップ上に配置され
た相互依存回路からの距離がわずか３０μｍ（チップ
厚）となり、同じチップの相互依存回路からの距離３０
００μｍまでと好対照である。よって、各チップを独立
に構成する代わりに、異なるチップ上に回路を配置し
て、本発明による積層およびスルーチップ配線技術によ
る伝送遅延を減少させることができる。
【００２７】表１および図８は、本発明によりマルチチ
ップ・モジュールを構成することによって、非常に有利
な密度が得られた例を示す。
【００２８】 表１ ＤＲＡＭ ＳＲＡＭ パッケージ 密度 比 密度 比 DRAM/SRAM比 の種類 (Mbits/inch3) (Mbits/inch3） 記憶密度 ＳＯＪ 128 1 24 1 5.3/1 Ｃｕｂｅ 2,484 19 427 18 5.8/1 本発明 46,620 364 15,993 666 2.9/1 この例では、第１のパッケージはＳＯＪ（Ｓｍａｌｌ
Ｏｕｔｌｉｎｅ Ｊｌｅａｄ）技術で組み立てられたＤ
ＲＡＭまたはＳＲＡＭチップを含み、第２のパッケージ
は、米国特許第４，５２５，９２１号明細書において説
明されている技術を用いて“Ｃｕｂｅ”に取り付けたＤ
ＲＡＭまたはＳＲＡＭチップを含み、第３のパッケージ
は、本発明によるアセンブリに取り付けたＤＲＡＭまた
はＳＲＡＭチップを含んでいる。使用された構成は、
０．８〜０．６μｍＧ．Ｒ．（Ｇｒｏｕｎｄ Ｒｕｌ
ｅ）でスケールされた４Ｍｂｉｔ ＤＲＡＭ、および
０．６μｍＧ．Ｒ．でスケールされた１Ｍｂｉｔ ＳＲ
ＡＭである。ＤＲＡＭおよびＳＲＡＭの双方に対して、
Ｃｕｂｅパッケージは、ＳＯＪパッケージのオーダー以
上の改良された密度を生じ、本発明は、ＳＯＪパッケー
ジの２倍以上のオーダーだけ記憶密度が改良された。
【００２９】本発明にとって能動層の深さは、最終のパ
ッケージング・レバレッジ（ｌｅｖｅｒａｇｅ）に影響
を及ぼす。金属化トレンチおよび周辺領域に対して１０
μｍの深さを有するＤＲＡＭパッケージは、２０μｍの
安全帯（ｇｕａｒｄｂａｎｄ）を必要とする。それとは
対照的に、各デバイスに対して１〜２μｍの深さを有す
るＳＲＡＭパッケージは、１０μｍ以下のトータル深さ
が必要であると見なされている。ＳＲＡＭパッケージの
記憶密度は、ＳＯＪまたはＣｕｂｅ手法によって得られ
る記憶密度と比較すると、本発明の技術により非常に改
良されている。これは、本発明を用いることによって、
究極のシリコン密度に接近しつつあることを示してい
る。
【００３０】記憶密度レバレッジの他の評価基準は、ほ
ぼ同じ高さのパッケージに対する記憶密度を評価するこ
とである。パッケージ高さがパッケージ幅に等しいとす
ると、ＤＲＡＭの場合、パッケージ高さは８．９８ｍ
ｍ、２チップ高さＳＯＪの場合、パッケージ高さは７．
１２ｍｍである。さらに、Ｃｕｂｅも本発明のパッケー
ジもほぼ正方形とすると、４Ｍｂｉｔｓ ＤＲＡＭに対
して、次の（表２に示すような）機能の比較が得られ
る： 表２ パッケージの種類 記憶密度 ２チップ（ＳＯＪ） １Ｍｂｙｔｅ ３２チップ（Ｃｕｂｅ） １６Ｍｂｙｔｅ ５１２チップ（本発明） ２５６Ｍｂｙｔｅ 本発明との関連でさらに考慮されるべきことは、単位容
積当りの電力消費がパッケージング密度と共に増大する
ことである。明らかに、本発明によって製造されたマル
チチップ・パッケージは、多くの従来のマルチチップ・
パッケージより大きな電力密度を有している。また、全
てのチップが一度に選択されるわけではないので、予備
電力は極めて重要である。例えば、ＤＲＡＭパッケージ
では、特定の応用に対して、１／１６または１／３２の
チップだけが選択される。このため、予備電力を減少さ
せることは非常に重要である。
【００３１】電力消費を減少させる１つの可能な技術
は、保持時間を改良してリフレッシュの要求を減少させ
ることである。また、高密度に対しては、Ｆｌａｓｈ−
ＥＰＲＯＭチップを、まれにしか変化しないアドレス位
置がＦｌａｓｈ−ＥＰＲＯＭセル内に記憶されたゼロ電
力消費データを有することができるように、スタックに
加えることができる。
【００３２】最後に、本発明によって構成されるマルチ
チップ・パッケージは、コンパクトな熱良導体である。
パッケージは冷却金属接触体で冷却することができ、例
えば液体窒素中で低温動作させることができる。
【００３３】
【発明の効果】本発明は、高密度の集積回路を備えたマ
ルチチップ・パッケージおよびその製造方法を提供する
ことができる。
【図面の簡単な説明】
【図１】従来技術によって製造されたマルチチップ・パ
ッケージ（ａ）と、本発明によって製造されたマルチチ
ップ・パッケージ（ｂ）との間のパッケージング密度の
違いを示す図である。
【図２】本発明の一実施例によるマルチチップ・パッケ
ージ製造における種々の処理工程で得た構造の部分縦断
面図である。
【図３】本発明の一実施例によるマルチチップ・パッケ
ージ製造における種々の処理工程で得た構造の部分縦断
面図である。
【図４】本発明の一実施例によるマルチチップ・パッケ
ージ製造における種々の処理工程で得た構造の部分縦断
面図である。
【図５】本発明による集積回路デバイスからの、または
そのデバイスを通じての、種々の電気リード配線のオプ
ションを示す図である。
【図６】従来技術によって構成されたマルチチップ・パ
ッケージについて、ＤＲＡＭおよびＳＲＡＭ構造に対す
るアクセス面配線における図７の本発明と対照させた要
件を示す図である。
【図７】本発明によって構成されたマルチチップ・パッ
ケージについて、ＤＲＡＭおよびＳＲＡＭ構造に対する
アクセス面配線における図６の従来技術と対照させた要
件を示す図である。
【図８】ＳＯＪ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｊ Ｌ
ｅａｄ），Ｃｕｂｅ，および本発明のパッケージング技
術で与えられる図１の構造を用いて得られる異なる集積
回路のパッケージング密度の例を示すグラフである。
【図９】基本従来技術によるマルチチップ・パッケージ
の拡大斜視図である。
【符号の説明】
１０，３０ スタック ３１，５６ チップの上面 ３２，４２，５４ 能動層 ３３，５８ チップの下面 ５０，９０，１００ 集積回路チップ（半導体デバイ
ス） ５３ エッチング停止層 ５２ 基板 ６０ 絶縁体層 ６２，９８ トレンチ ６３ メタライゼーション層 ６４ 導体（プラグ） ６６ 金属化トレンチ ６８，８２，９６，１０４ パッド ７０ キャリア ８０ ポリイミド ９２，１０２ リード線 ９４ 端面 １０５ バス（ストライプ）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハワード・レオ・コーター アメリカ合衆国 バーモント州 コルチ ェスター ビレッジ ドライブ 14 (72)発明者 ゴードン・アーサー・ケリー，ジュニア アメリカ合衆国 バーモント州 エセッ クス ジャンクション ハガン ドライ ブ 13 (72)発明者 ウィレン・バーナード・ファン・デア・ ヘーベン アメリカ合衆国 バーモント州 ジェリ コ フットヒルズ メドウ ドライブ ロット 45 (72)発明者 フランシス・ロジャー・ホワイト アメリカ合衆国 バーモント州 エセッ クス グリーンフィールド ロード 66 (56)参考文献 特開 平３−74508（ＪＰ，Ａ) 特開 昭60−235446（ＪＰ，Ａ) 特開 昭60−98654（ＪＰ，Ａ)

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】（ａ）基板部及び該基板部の一方の側に設
    けられそして複数の素子を有する能動層を有し、該能動
    層の露出表面を第１表面とし、上記基板部の他方の側の
    露出表面を第２表面とし、そして上記第１表面から上記
    能動層を貫通して設けられた複数個の金属化トレンチを
    有し、該複数個の金属化トレンチのそれぞれは第１表面
    側の端部及び第２表面側の端部を有し、該第２表面側の
    端部が上記基板部内にまで延びると共に上記第１表面側
    の端部が上記素子のうちの選択された素子に接続されて
    いる第１集積回路チップを用意する工程と、 （ｂ）上記第１集積回路チップの上記第１表面を、エッ
    チングに対して保護する接着剤によりキャリアに接着す
    る工程と、 （ｃ）上記複数個の金属化トレンチの第２表面側の端部
    を露出するまで、上記第２表面側から上記基板部をエッ
    チング除去する工程と、 （ｄ）基板部及び該基板部の一方の側に設けられそして
    複数の素子を有する能動層を有し、該能動層の露出表面
    を第１表面とし、上記基板部の他方の側の露出表面を第
    ２表面とし、そして上記第１表面から上記能動層を貫通
    して設けられた複数個の金属化トレンチを有し、該複数
    個の金属化トレンチのそれぞれは第１表面側の端部及び
    第２表面側の端部を有し、該第２表面側の端部が上記基
    板部内にまで延びると共に上記第１表面側の端部が上記
    素子のうちの選択された素子に接続されている第２集積
    回路チップを用意する工程と、 （ｅ）上記第１集積回路チップの上記金属化トレンチの
    第２表面側の端部に上記第２集積回路チップの上記金属
    化トレンチの第１表面側の端部を対面させて位置づけ
    て、上記第１集積回路チップの上記金属化トレンチの第
    ２表面側の端部と上記第２集積回路チップの上記金属化
    トレンチの第１表面側の端部とを接続すると共に、上記
    第１集積回路チップの上記金属化トレンチの第２表面側
    の端部と同一レベルであり且つ上記金属化トレンチの第
    ２表面側の端部を含まない表面と上記第２集積回路チッ
    プの上記金属化トレンチの第１表面側の端部を含まない
    上記第２集積回路チップの第１表面とを上記接着剤で接
    着する工程と、 （ｆ）上記第２集積回路チップの上記複数個の金属化ト
    レンチの第２表面側の端部を露出するまで、該第２集積
    回路チップの第２表面側から上記基板部をエッチング除
    去する工程とを含むことを特徴とする集積回路デバイス
    のパッケージ方法。
  2. 【請求項２】上記工程（ａ）及び（ｂ）の間に、上記第
    １集積回路チップの上記能動層の上記複数の素子のうち
    の選択された素子の配線を上記金属化トレンチの第１表
    面側の端部に接続する第１金属パッドを、上記第１集積
    回路チップの金属化トレンチの第１表面側の端部に形成
    する工程を含むことを特徴とする請求項１記載の集積回
    路デバイスのパッケージ方法。
  3. 【請求項３】上記工程（ｃ）及び（ｄ）の間に、上記第
    １集積回路チップの上記複数個の金属化トレンチの第２
    表面側の端部に、そして上記第１集積回路チップの上記
    複数個の金属化トレンチの第２表面側の端部と同一レベ
    ルであり且つ上記複数個の金属化トレンチの第２表面側
    の端部を含まない表面に、絶縁層を形成し、該絶縁層の
    うち上記金属化トレンチの第２表面側の端部を覆う部分
    を除去して開孔を形成し、該開孔内に上記金属化トレン
    チの第２表面側の端部に接続する第２金属パッドを形成
    する工程を含むことを特徴とする請求項２記載の集積回
    路デバイスのパッケージ方法。
  4. 【請求項４】上記工程（ａ）は、上記第１集積回路チッ
    プの上記基板部内に、上記金属化トレンチの第２表面側
    の端部の深さで、エッチング停止層を形成すること含
    み、そして上記工程（ｄ）は、上記第２集積回路チップ
    の上記基板部内に、上記金属化トレンチの第２表面側の
    端部の深さで、エッチング停止層を形成すること含むこ
    とを特徴とする請求項３記載の集積回路デバイスのパッ
    ケージ方法。
  5. 【請求項５】上記キャリアは、表面に能動層及び該能動
    層に接続したコンタクトを有し、上記工程（ｂ）は、上
    記第１集積回路チップの上記金属化トレンチの第１表面
    側の端部と上記コンタクトとを接続すると共に、上記第
    １集積回路チップの上記金属化トレンチの第１表面側の
    端部を含まない上記第１集積回路チップの第１表面と、
    上記第１集積回路チップの第１表面に対面し且つ上記コ
    ンタクトを含まない上記キャリアの表面とを接着剤で接
    着する工程を含むことを特徴とする請求項１記載の集積
    回路デバイスのパッケージ方法。
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