CN114883294A - 半导体封装 - Google Patents

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CN114883294A CN202210306507.4A CN202210306507A CN114883294A CN 114883294 A CN114883294 A CN 114883294A CN 202210306507 A CN202210306507 A CN 202210306507A CN 114883294 A CN114883294 A CN 114883294A
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integrated circuit
circuit die
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interconnect structure
die
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杨士亿
李明翰
眭晓林
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开提出一种半导体封装。本公开的一些实施例提供一种堆叠的边缘互连小芯片。半导体封装包括一第一集成电路裸片。第一集成电路裸片包括一第一装置层、一第一互连结构、一第二互连结构。第一装置层具有一第一侧以及与第一侧相对的一第二侧。第一互连结构设置在第一装置层的第一侧上。第二互连结构设置在第一装置层的第二侧上。半导体装置亦包括一电力线以及一第二集成电路裸片。电力线延伸穿过第一装置层，并接触第一互连结构以及第二互连结构。第二集成电路裸片设置在第一集成电路裸片的上方。第二集成电路裸片包括一第三互连结构。第三互连结构接触第一集成电路裸片的第二互连结构。

Description

半导体封装
技术领域
本公开的一些实施例涉及半导体封装。
背景技术
半导体产业通过持续降低最小特征尺寸来持续改善各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多的组件(并因此更多的功能)整合至给定的区域而形成集成电路裸片。每一个集成电路裸片可包括许多输入/输出垫，以与被封装至集成电路裸片的其他组件通信。中介层被普遍使用，以提供在半导体封装中的二个或更多个集成电路裸片之间的输入/输出。然而，随着集成密度的增加，仅通过中介层来连接集成电路裸片可能变得具有挑战性。
发明内容
在一些实施例中，提供一种半导体封装。半导体封装包括一第一集成电路裸片、一电力线、一第二集成电路裸片。第一集成电路裸片包括一第一装置层、一第一互连结构、一第二互连结构。第一装置层具有一第一侧以及与第一侧相对的一第二侧。第一互连结构设置在第一装置层的第一侧上。第二互连结构设置在第一装置层的第二侧上。电力线延伸穿过第一装置层，并接触第一互连结构以及第二互连结构。第二集成电路裸片设置在第一集成电路裸片的上方。第二集成电路裸片包括一第三互连结构。第三互连结构接触第一集成电路裸片的第二互连结构。
在另一些实施例中，提供一种半导体封装。半导体封装，包括一第一集成电路裸片、一第二集成电路裸片、一边缘互连特征、一第三集成电路裸片。第一集成电路裸片具有一第一侧以及与第一侧相对的一第二侧，第一集成电路裸片包括一第一源极/漏极、一第一互连结构、一第二互连结构、一第一电力轨。第一互连结构设置在第一集成电路裸片的第一侧上。第二互连结构设置在第一集成电路裸片的第二侧上。第一电力轨在第一源极/漏极与第二互连结构之间延伸。第二集成电路裸片具有一第一侧以及与第二集成电路裸片的第一侧相对的一第二侧，第二集成电路裸片邻近第一集成电路裸片设置。第二集成电路裸片包括一第二源极/漏极、一第三互连结构、一第四互连结构、一第二电力轨。第三互连结构设置在第二集成电路裸片的第一侧上。第四互连结构设置在第二集成电路裸片的第二侧上。第二电力轨在第二源极/漏极与第四互连结构之间延伸。一边缘互连特征具有接触第二互连结构的一第一端以及接触第四互连结构的一第二端。第三集成电路裸片设置在第一集成电路裸片以及第二集成电路裸片的上方，第三集成电路裸片包括一第五互连结构。第五互连结构接触第二互连结构以及第四互连结构。
在又另一些实施例中，提供一种形成半导体封装的方法。方法包括在一基板上形成具有一第一电路设计的一第一集成电路裸片；在基板上形成具有一第二电路设计的一第二集成电路裸片；在第一集成电路裸片的一第一表面上形成一第一互连结构；在第二集成电路裸片的一第一表面上形成一第二互连结构；形成一边缘互连特征，边缘互连特征具有接触第一互连结构的一第一端以及接触第二互连结构的一第二端；在第一集成电路裸片的一第二表面上以及第二集成电路裸片的一第二表面上分别形成一个或多个电力轨；在第一集成电路裸片的第二表面上形成一第三互连结构，第三互连结构接触一个或多个电力轨；在第二集成电路裸片的第二表面上形成一第四互连结构，第四互连结构接触一个或多个电力轨；形成具有一第三电路设计的一第三集成电路裸片；在第三集成电路裸片上形成一第五互连结构；将第五互连结构接合至第三互连结构以及第四互连结构；以及将第一互连结构以及第二互连结构附接至一重分布层。
附图说明
当阅读所附附图时，从以下的详细描述能最佳地理解本公开的各方面。应注意的是，根据产业中的标准作业方式，各种特征并不一定按照比例绘制。事实上，可能任意地放大或缩小各种特征的尺寸，以做清楚的说明。
图1A是根据本公开的实施例的包括集成电路裸片阵列的基板的示意性俯视图。
图1B是根据本公开的实施例的两个相邻的集成电路裸片的示意性俯视图。
图1C是沿着图1B中的线1C-1C的集成电路裸片的局部放大剖面图。
图1D是沿着图1C中的线1D-1D的集成电路裸片的局部放大剖面图。
图1E是沿着图1B中的线1E-1E的相邻的集成电路裸片的局部放大剖面图。
图1F是根据另一些实施例的沿着图1B中的线1C-1C的集成电路裸片的局部放大剖面图。
图1G是沿着图1F中的线1G-1G的集成电路裸片的局部放大剖面图。
图1H是对应图1F以及图1G中所示的实施例的沿着图1B中的线1E-1E的相邻的集成电路裸片100a、100b的局部放大剖面图。
图1I是根据另一些实施例的沿着图1B中的线1C-1C的集成电路裸片的局部放大剖面图。
图1J是沿着图1I中的线1J-1J的集成电路裸片的局部放大剖面图。
图1K是对应在图1I以及图1J中所示的实施例的沿着图1B中的线1E-1E的相邻的集成电路裸片的局部放大剖面图。
图2是根据一些实施例的具有形成在其上的集成电路裸片阵列的基板的示意性俯视图。
图3A至图3G示意性地显示根据本公开的实施例来形成半导体封装的各个阶段。
图3D-1示出根据本公开的实施例的图3D中所示的装置层的一部分的放大图。
图3D-2以及图3D-3分别示出根据图3D-1实施例的互连结构的A’部分以及后侧互连结构的B’部分的放大图。
图3E-1示出根据图3E实施例的互连结构的C’部分的放大图。
图4示意性地显示根据一些实施例的半导体封装。
图5示意性地显示根据一些实施例的半导体封装。
图6示意性地显示根据一些实施例的半导体封装。
附图标记如下：
10,20:基板
12,22:切割线
12w:切割线的宽度
26a,26b,26c,26d,26e,26f,26g:裸片组合
100,100’:集成电路裸片阵列
100a,100b,100c:集成电路裸片
102,102a,102b:切割表面
104,104a,104b:电路区域
106,106a,106b:密封区域
108,108a,108b,108c:边缘互连特征
108d:边缘互连特征的线深
108i:边缘互连特征的内端
108l:边缘互连特征的导线
108o:边缘互连特征的外端
108s:边缘互连特征的暴露的剖面表面
108w:边缘互连特征的线宽
110,110a,110b,110c,112,112a,112b:密封环
110l,112l:密封线
110v,112v:密封导孔
120,120a,120b,120c:装置层
122,122a,122b,122c:互连结构
124:金属间介电层
124x:底部金属间介电层
124y:中间金属间介电层
124z:顶部金属间介电层
126:导电特征/导电导孔
128:导电特征/导线
130:开口
130w:开口的宽度
300,400,500,600:半导体封装
301:装置层120a的一部分
302,304:承载基板
303:互连结构374的一部分
322a,322b,322c:后侧互连结构
324,324’,324”:介电材料
326,326’,326”:导电导孔
328,328’,328”:导线
340:栅极结构
341:电力线
342,343,344:外延源极/漏极特征
345,349:硅化物层
346:后侧电力轨
347:衬垫
348:源极/漏极接点
350:第一堆叠半导体层
352:第二堆叠半导体层
358:栅极间隔物
360:界面层
362:高介电常数介电层
364:栅极电极层
366:内间隔物
368:层间介电层
370:接点蚀刻停止层
372:介电材料
374:互连结构
376:集成电路裸片
377:间隙
378:重分布层
380:外部接点
382:印刷电路板
384:封装胶层
400:半导体封装
400a:第二集成电路裸片/集成电路裸片
420:装置层
422a:互连结构
422b:后侧互连结构
446:后侧电力轨
474:互连结构
476:第一集成电路裸片/集成电路裸片
478:重分布层
480:外部接点
482:印刷电路板
484:封装胶层
500:半导体封装
500a,500b,500c:集成电路裸片
508:边缘互连特征
520a,520b,520c:装置层
522b-b,522c-b:后侧互连结构
522a-f,522b-f,522c-f:(在前侧上的)互连结构
541b,541c:电力线
546b,546c:后侧电力轨
574:互连结构
576:集成电路裸片
577,597:间隙
578:重分布层
580:外部接点
582:印刷电路板
600:半导体封装
668:第一中介基板
670:第一组外部接点
672,680:埋入式互连
674:第二中介基板
676:第二组外部接点
678:第三组外部接点
具体实施方式
以下的公开内容提供许多不同的实施例或范例，以实施所提供的标的的不同特征。以下描述具体的组件以及排列方式的特定范例，以简化本公开。当然，这些实施例仅作为范例，而不意欲限制。例如，在说明书中叙述了第一特征形成在第二特征的上方或之上，其可能包括第一特征与第二特征是直接接触的实施例，亦可能包括了有额外特征形成在第一特征与第二特征之间，而使得第一特征与第二特征可能未直接接触的实施例。此外，在本公开不同范例中，可能使用重复的参考符号及/或标记，这样的重复是为了简化与清楚说明的目的，并非用于限定所讨论的各个实施例及/或配置之间有特定的关系。
亦可包括其他特征以及工艺。例如，可包括测试结构，以帮助三维封装(3Dpackaging)或三维集成电路装置的验证测试。测试结构可包括，例如，形成在重分布层(redistribution layer，RDL)中或在基板上的测试垫，其允许测试三维封装或三维集成电路、使用探测针及/或探测卡等。可在中间结构以及最终结构上执行验证测试。额外地，在此所公开的结构以及方法可与合并了已知良好裸片的中间验证的测试方法结合使用，以增加良率并降低成本。
此外，所使用的空间相关用语，例如“下方”、“之下”、“较低的”、“之上”、“上方”、“顶部”、“较高的”等用语是为了便于描述附图中一个元件或特征与另一个(些)元件或特征之间的关系。除了在附图中示出的方位外，这些空间相关用语意欲包括使用中或操作中的装置的不同方位。设备/装置可能被转向不同方位(旋转90度或其他方位)，则在此使用的空间相关词也可依此相同解释。
在此所讨论的实施例可在特定的内文中讨论，包括以混合接合(hybrid bonding)技术接合在一起的裸片的封装结构(例如，叠层封装(package on package，PoP)结构)。裸片可面对面(face-to-face，F2F)或面对背(face-to-back，F2B)的接合在一起。例如，在F2F接合配置中，裸片的有源表面(面)接合在一起，而在F2B接合配置中，一个裸片的有源表面接合至另一个裸片的背表面。额外地，在裸片之间的混合接合包括电介质至电介质接合以及金属接合。例如，通过包括焊料接合(代替，例如，铜至铜接合)，混合接合的接合温度可显着降低。
此外，本公开的教示适用于任何包括一个或多个半导体裸片的封装结构。其他实施例预期了其他应用，例如，对阅读本公开之后的本技术领域中技术人员而言，不同的封装类型或不同的配置将是轻易显然的。应注意的是，在此所讨论的实施例不一定必要地示出在结构中可能存在的每一个组件或特征。可能从附图中省略组件的多者，例如，当组件的一者的讨论可足以传达实施例的方面时。此外，可能讨论以特定顺序来执行在此讨论的方法实施例，不过，也可能以任何逻辑顺序来执行其他方法实施例。
图1A至图1K示意性地显示根据本公开的实施例的具有边缘互连特征的集成电路裸片。图1A是根据本公开的实施例的包括集成电路裸片阵列100的基板10的示意性俯视图。图1B是根据本公开的实施例的两个相邻的集成电路裸片100(100a、100b)的示意性俯视图。图1C是沿着图1B中的线1C-1C的集成电路裸片100的局部放大剖面图。图1D是沿着图1C中的线1D-1D的集成电路裸片100的局部放大剖面图。图1E是沿着图1B中的线1E-1E的相邻的集成电路裸片100a、100b的局部放大剖面图。
如图1A所示，在基板10上形成集成电路裸片(或小芯片(chiplets))阵列100。集成电路裸片阵列100通过两组相交的切割线(亦可称为切割道)12彼此分开。第一组切割线12沿着x方向延伸，而第二组切割线12沿着y方向延伸。集成电路裸片100的阵列形成在基板10中及/或基板10上通过切割线12所界定的区域的阵列之内。在一些实施例中，集成电路裸片100包括两种或更多种不同的电路设计。在制造之后，可测试集成电路裸片100，并沿着切割线12将集成电路裸片100切割成单独的集成电路裸片100或相邻的集成电路裸片100的各种组合，以用于后续处理，例如封装。
如图1A所示，在基板10中及/或基板10上制造出的多个集成电路裸片100包括两种类型的集成电路裸片100a、100b。集成电路裸片100a、100b可具有实质上相同的尺寸，但具有不同的电路设计以达成不同的功能。在一些实施例中，集成电路裸片100a、100b交错地排列，使得集成电路裸片100a的每一者以至少一个集成电路裸片100b为边界。相邻的集成电路裸片100a、100b通过边缘互连特征连接，如以下将更详细讨论的。
在图1A所示的实施例中，集成电路裸片100(100a、100b)的每一者可包括通过密封区域106(106a、106b)所围绕的电路区域104(104a、104b)。在本公开的各种实施例中，集成电路裸片100(100a、100b)包括从电路区域104(104a、104b)延伸穿过密封区域106(106a、106b)而进入切割线12的一个或多个边缘互连特征108(108a、108b)。在一些实施例中，边缘互连特征108可为与围绕集成电路裸片100(100a、100b)的切割线12相交的导线。在沿着切割线12切割集成电路裸片100(100a、100b)之后，边缘互连特征108(108a、108b)暴露在集成电路裸片100(100a,100b)的切割表面102(102a、102b)上(请见图1B)。边缘互连特征108(108a、108b)可为配置以与形成在切割表面102(102a、102b)上的外部接点连接的导线，以提供信号及/或电力。
在一些实施例中，边缘互连特征108(108a、108b)可横跨集成电路裸片100(100a、100b)周围的所有切割线12对称地排列。对称排列为电路设计者提供了高可行性。用于边缘互连特征的单一连接协议可在不同的集成电路裸片中使用，因此有助于制造出单一基板上的两个或更多个直接连接的集成电路裸片。例如，在图1A中，在基板10中以及基板10上制造出多对直接连接的集成电路裸片100a、100b。在一些实施例中，可在切割之前测试单独的集成电路裸片100a、100b。集成电路裸片100a、100b可被切割成各种裸片组合。每一种裸片组合可包括不同排列的集成电路裸片100a、100b并直接封装为连接组件，以降低生产成本。导电特征可从暴露的边缘互连特征108形成，以不通过中介层的方式与其他集成电路裸片连接。
基板10可为半导体基板，例如，掺杂或未掺杂的块状硅，或者，绝缘体上半导体(semiconductor-on-insulator，SOI)基板的有源层。半导体基板可包括其他半导体材料、化合物半导体、合金半导体或前述材料的组合，半导体材料诸如为锗，化合物半导体包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP。也可使用其他基板，例如多层或梯度基板。
可通过执行各种半导体制造工艺在基板10中及/或基板10上形成集成电路裸片阵列100，半导体制造工艺包括但不限于，前段(front-end-of-line，FEOL)工艺以及后段(back-end-of-line，BEOL)工艺。如图1C至图1K所示，执行各种半导体制造工艺，以在集成电路裸片100(100a、100b)中形成装置层120(120a、120b)以及互连结构122(122a、122b)。
在一些实施例中，集成电路裸片阵列100可包括两个或更多个形成在同一个基板10上的不同电路设计，以达成在集成电路裸片100之间的直接异质(heterogeneous)连接。在其它实施例中，集成电路裸片阵列100具有实质上相同的电路设计，其可被单独切割，以通过边缘互连特征108连接至其他电路组件。
集成电路裸片100可经设计以执行任何合适的功能。例如，集成电路裸片100可为逻辑裸片(例如，中央处理单元、单芯片***(System on a Chip，SoC)、特殊应用集成电路(Application Specific Integrated Circuit，ASIC)、现场可程序化逻辑闸阵列(FieldProgrammable Gate Array，FPGA)、微控制器等)、存储器裸片(例如，动态随机存取存储器(Dynamic Random Access Memory，DRAM)裸片、广输入/输出(Wide I/O)裸片、磁阻式随机存取存储器(Magnetoresistive Random Access Memory，M-RAM)裸片、可变电阻式存储器(Resistive Random Access Memory，R-RAM)裸片、NAND裸片、静态随机存取存储器(StaticRandom Access Memory，SRAM)裸片等)、存储器立方体(例如高频宽存储器(HighBandwidth Memory，HBM)、HMC等)、高数据速率收发器裸片、输入/输出(I/O)界面裸片、集成无源装置裸片(例如，IPD裸片)、电力管理裸片(例如，电源管理IC(Power Management IC，PMIC)裸片)、射频(Radio Frequency，RF)裸片、感测器裸片、微机电***(microelectromechanical system，MEMS)裸片、信号处理裸片(例如，数字信号处理器(Digital Signal Processor，DSP)裸片)、前端裸片(例如，模拟前端(Analog Front End，AFE)裸片)、单片(monolithic)3D异质小芯片堆叠裸片等或前述裸片的组合。
图1B是根据本公开的实施例的两个相邻的集成电路裸片100a、100b的示意性俯视图。在图1B中，在各个层中形成的组件沿着z轴彼此重叠，以在俯视图中显示它们的相对位置。组件的沿着z轴的位置显示在相应的剖面图中，例如图1C以及图1D。图1B示出了根据一些实施例的集成电路裸片100之内的电路区域104、密封区域106以及边缘互连特征108的相对位置。如图1B所示，每一个集成电路裸片100通过切割线12界定在方形区域中。在一些实施例中，俯视时集成电路裸片100可具有在约10mm2与约1000mm2之间的范围内的区域，其可能依照集成电路裸片100的电路设计及/或功能而变化。虽然图1B示出了俯视时集成电路裸片具有方形形状，不过，可预期的是，俯视时集成电路裸片可具有其他形状。例如，可利用矩形、六边形、八边形形状来达成设计目的。依照设计，切割线12可具有在约1微米至约200微米之间的范围内的宽度12w。
在每一个集成电路裸片100的裸片区域之内，设置在电路区域104的外周缘的密封区域106围绕电路区域104。在密封区域106中，一个或多个密封环110(110a、110b)、112(112a、112b)同心地形成。在分隔集成电路裸片100的期间以及之后，密封环110，112对电路区域104中的电路结构提供保护，以防止来自外部环境的不想要的元件，例如，水气或水蒸气。在沿着切割线12切割之后，切割线12的一部分可能遗留在集成电路裸片100之侧，且密封区域106由切割线12的材料所围绕且未暴露在切割表面102上。
边缘互连特征108是从电路区域104延伸穿过密封区域以与切割线12相交的两条或多条导线。在一些实施例中，边缘互连特征108可通过实质上垂直的方式与对应的切割线12相交。在其他实施例中，边缘互连特征108可通过倾斜角度与对应的切割线12相交。例如，边缘互连特征108可通过倾斜的角度与yz平面相交，例如，在约45度与约90度之间的范围内的角度。在一些实施例中，边缘互连特征108可沿着密封区域106的一侧或多侧分布。在一些实施例中，边缘互连特征108是沿着密封区域106的一侧或多侧平均分布的复数条导线。
在如图1B中所示的一些实施例中，边缘互连特征108沿着密封区域106a、106b的所有侧边对称地排列。对称分布允许相邻的集成电路裸片100中的对应的边缘互连特征108形成连续的导线。集成电路裸片100a的边缘互连特征108a接触集成电路裸片100b的对应的边缘互连特征108b，以形成横跨共同的切割线12的连续的导线。类似地，沿着密封区域106的其他侧边的边缘互连特征108a可与在相邻的集成电路裸片100中的沿着其他侧边的对应的边缘互连特征108b形成连续的线特征。
在一些实施例中，集成电路裸片100a的边缘互连特征108a以及集成电路裸片100b的对应的边缘互连特征108b被制造为单片导线。单片导线排列可达成相邻的集成电路裸片中的装置之间的直接通信，从而允许相邻的集成电路裸片被封装在一起而毋须从切割线切割。
连续线特征确保边缘互连特征108暴露在切割表面102上，以在从基板10上将集成电路裸片100切割出来之后用于后续的布线以及封装工艺。边缘互连特征108的对称排列亦提供设计弹性。例如，边缘互连特征排列的共同方案可用于不同的集成电路裸片，例如，用于不同的SoC以及不同的存储器裸片。应注意的是，边缘互连特征108可通过任何合适的方式排列以达成期望的设计提案。
图1C以及图1D提供了根据本公开的实施例的集成电路裸片100之内的边缘互连特征108的额外细节。图1C示意性地示出了在集成电路裸片100的密封区域106上的细节。图1D示意性地示出了沿着密封环110的集成电路裸片100的细节。图1E示意性地示出了集成电路裸片100a、100b之间的切割线12周遭的细节。
如图1C以及图1D所示，装置层120形成在基板10中及/或基板10上，且互连结构122形成在装置层120的上方。装置层120可包括各种半导体装置，例如，晶体管、二极管、电容器、电阻器等。在一些实施例中，装置层120包括覆盖其中的半导体装置的一个或多个介电层。
互连结构122包括各种导电特征(例如，多个第一导电特征126以及多个第二导电特征128)以及一个或多个金属间介电(intermetal dielectric，IMD)层124，以分离以及分隔各个相邻导电特征126、128。在一些实施例中，多个第一导电特征126是导电导孔，而多个第二导电特征128是导线。互连结构122包括多个高度(levels)的导电特征128，且导电特征128排列在每一个高度，以提供电路径至装置层120中的设备。导电特征126提供从装置层120至导电特征128以及不同层中的导电特征128之间的铅直电布线。导电特征126、128沿着z轴在不同高度具有增加的尺寸。
导电特征126以及导电特征128可从由一种或多种电传导材料制成，例如，石墨烯、金属、金属合金、金属氮化物或硅化物的一层或多层。例如，导电特征126以及导电特征128可由铜、铝、铝铜合金、钛、氮化钛、钽、氮化钽、氮化硅钛、锆、金、银、钴、镍、钨、氮化钨、氮化硅钨、铂、铬、钼、铪、其他合适的导电材料或前述材料的组合制成。
金属间介电层124可由，例如，低介电常数(low-k)介电材料形成，例如，SiOx、SiOxCyHz、SiOxCy、SiCx、SiNx或相关的低介电常数介电材料、前述材料的化合物、前述材料的复合物、前述材料的组合等。金属间介电层124可由任何合适的方法形成，例如，旋转(spinning)、化学气相沉积(Chemical Vapor Deposition，CVD)及/或等离子体增强CVD(Plasma-Enhanced CVD，PECVD)。在一些实施例中，互连结构122可在BOEL工艺期间从装置层120开始逐层依序形成。在一些实施例中，可利用镶嵌及/或双镶嵌工艺制造互连结构122、导电特征126、导电特征128。
如图1C所示，在装置层120的上方依序形成多个金属间介电层124。金属间介电层124可基于相对装置层120的位置分为三组：底部金属间介电层124x、中间金属间介电层124y、顶部金属间介电层124z。直接形成在装置层120上的底部金属间介电层124x较薄且具有较高密度的导电特征126、128。形成在底部金属间介电层124x的上方的中间金属间介电层124y较厚且具有较低密度的导电特征126、128。形成在中间金属间介电层124y的上方的顶部金属间介电层124z最厚且具有密度最低的导电特征126、128。
密封环110、112形成在电路区域104与切割线12之间的密封区域106中。每一个密封环110、112包括物理连接的组件，以作为互连结构122中的导电特征126、128与外部环境之间的阻绝物(barrier)，例如，水气。密封环110、112可由任何合适的材料形成，例如，适合作为阻绝水气的材料。在一些实施例中，密封环110、112由电传导材料形成。在一些实施例中，密封环110、112可电接地。在一些实施例中，密封环110、112可由与导电特征126、128相同的材料形成。例如，密封环110、112可由Cu、Al、Co、Ru、Mo、W、相关合金形成。
图1C以及图1D示意性地显示密封环110、112的一些范例。本技术领域中技术人员可将其他密封环结构与根据本公开的集成电路裸片100一起使用。如图1C以及图1D所示，每一个密封环110、112包括通过形成在金属间介电层124中的多个密封导孔110v、112v连接的实质上连续密封线110l、112l的层。相邻金属间介电层124中的连续密封线110l、112l分别通过多个密封导孔110v、112v连接。密封线110l、112l以及密封导孔110v、112v可在与对应的金属间介电层124中的导电特征126、128相同的工艺中逐层制造。
边缘互连特征108可形成在一个或多个金属间介电层124中。每一个边缘互连特征108可为具有内端108i以及外端108o的导线。内端108i可电性连接至电路区域104中的一个或多个导电特征128、126。外端108o埋入在密封区域106外部的切割线12中。在一些实施例中，边缘互连特征108的一部分可为虚置(dummy)连接器，以达成集成电路裸片100中的结构均匀性。例如，边缘互连特征108的一部分的内端108i可“浮接(floating)”在金属间介电层124中，而不连接至任何其他导电特征(例如，导电特征126、128)。如果沿着切割线12切出集成电路裸片100，则边缘互连特征108的外端108o暴露在切割表面102上。
边缘互连特征108可经由形成在密封环110、112以及对应的金属间介电层124中的开口130延伸穿过密封环110、112。金属间介电层124的介电材料设置在边缘互连特征108与密封环110、112之间，以将边缘互连特征108从密封环110、112电隔绝。
边缘互连特征108可在与对应的金属间介电层124中的导电特征126、128相同的工艺中形成。在一些实施例中，密封环110、112可由与导电特征126、128相同的材料形成。例如，边缘互连特征108可由Cu、Al、Co、Ni、Ru、Mo、W、Sn、Ag以及相关合金形成。
或者，边缘互连特征108可由选择性凸块工艺形成。如图1C所示，例如，边缘互连特征108的外端108o的暴露的剖面表面108s可被暴露并作为催化剂或种子层。导电特征可通过化学镀、原子层沉积(Atomic Layer Deposition，ALD)、等离子体增强原子层沉积(Plasma-Enhanced ALD，PEALD)、CVD或PECVD选择性地形成在暴露的剖面表面108s上。在进行ALD/CVD的情形下，可通过表面反应、表面状态(例如，氢终止(H-termination)以及表面自由电子)、牺牲固态共反应物(sacrificial solid-state co-reactant)达成选择性ALD/CVD。在一些实施例中，通过促进前驱物还原的金属表面的催化行为达成选择性沉积。随着持续沉积，导电特征的尺寸增加且与从边缘互连特征108的相对侧上的暴露的剖面表面108s生长的导电特征结合，并形成边缘互连特征108。
边缘互连特征108的尺寸可类似于在相同的金属间介电层124中的导电特征128。在一些实施例中，边缘互连特征108可具有线宽108w以及线深108d，线宽108w在约0.01微米与约6微米之间的范围内，而线深108d在约0.01微米至约6微米之间的范围内。开口130的宽度130w可在约0.03微米与约18微米之间的范围内。
依照边缘互连特征108的功能以及密度，边缘互连特征108可形成在顶部金属间介电层124z(如图1C、图1D、图1E所示)、底部金属间介电层124x(图1I以及图1J)、中间金属间介电层124y(图1F以及图1G)、顶部金属间介电层124z之上的顶部金属层(未示出)中。边缘互连特征108的尺寸可在不同的金属间介电层124中变化。
在一些实施例中，集成电路裸片100之间的切割线12亦可填充有合适的材料。可在集成电路裸片100之间的切割线12中填充介电材料。切割线12中的介电材料围绕边缘互连特征108的外端108o，因此边缘互连特征108的外端108o彼此电隔绝。在一些实施例中，切割线12可填充有与金属间介电层124中相同的材料。切割线12可被填充并随后与在对应的金属间介电层124中的导电特征126、128相同的工艺中逐层图案化。在一些实施例中，切割线12或填充在切割线12中的介电材料可包括一层或多层低介电常数(low-K)介电材料，例如，SiOx、SiOxCyHz、SiOxCy、SiCx、SiNx或相关的低介电常数介电材料、前述材料的化合物、前述材料的复合物、前述材料的组合等。
图1E示意性地示出集成电路裸片100a的边缘互连特征108a的每一者以及集成电路裸片100b的对应的边缘互连特征108b所形成的横跨在集成电路裸片100a、100b之间的切割线12的连续导线108l。切割线12可包括在相邻的集成电路裸片100a、100b的密封区域106a、106b之间的基板10上形成的多层合适材料。在一些实施例中，可在装置层120a、120b以及互连结构122a、122b的制造工艺期间逐层形成切割线12。切割线12中的层可包括与在互连结构122a、122b中的介电层124相同的材料。在一些实施例中，切割线12亦可包括在装置层120a、120b之间的一层或多层介电层。在其他实施例中，切割线12可通过合适的工艺(例如，图案化、沉积以及蚀刻)与互连结构122a、122b及/或装置层120a、120b单独形成。切割线12中的材料可与在互连结构122a、122b中的介电层124不同。
横跨相邻的集成电路裸片100a、100b之间的切割线12形成多条导线108l。在一些实施例中，多条导线108l的一部分是功能性连接，其两端连接至集成电路裸片100a、100a中的导电特征126/128。在一些实施例中，边缘互连特征108的一部分可为虚置连接器，以达成集成电路裸片100中的结构均匀性。例如，边缘互连特征108的一部分的内端108i可“浮接”在金属间介电层124中，而不连接至任何其他导电特征(例如，导电特征126、128)。如果沿着切割线12切出集成电路裸片100，则边缘互连特征108的外端108o暴露在切割表面102上。
图1F是根据另一些实施例的沿着图1B中的线1C-1C的集成电路裸片100的局部放大剖面图。图1G是沿着图1F中的线1G-1G的集成电路裸片100的局部放大剖面图。图1H是对应图1F以及图1G中所示的实施例的沿着图1B中的线1E-1E的相邻的集成电路裸片100a、100b的局部放大剖面图。在图1F、图1G、图1H所示的实施例中，边缘互连特征108形成在中间金属间介电层124y中。
图1I是根据另一些实施例的沿着图1B中的线1C-1C的集成电路裸片100的局部放大剖面图。图1J是沿着图1I中的线1J-1J的集成电路裸片100的局部放大剖面图。图1K是对应在图1I以及图1J中所示的实施例的沿着图1B中的线1E-1E的相邻的集成电路裸片100a、100b的局部放大剖面图。在图1I、图1J、图1K所示的实施例中，边缘互连特征108形成在底部金属间介电层124x中。
图2是根据一些实施例的具有形成在其上的集成电路裸片阵列100’的基板20的示意性俯视图。集成电路裸片阵列100’被两组相交的切割线22彼此分隔。制造在基板20中及/或在基板20上的多个集成电路裸片100包括三种类型的集成电路裸片100a、100b，100c。集成电路裸片100a、100b、100c可具有实质上相同的尺寸，但具有不同的电路设计以达成不同的功能。在一些实施例中，集成电路裸片100a、100b、100c可为以各种组合连接的不同类型的裸片。例如，集成电路裸片100a可被设计为与集成电路裸片100b以及集成电路裸片100c连接。集成电路裸片100a、100b，100c可排列成使得集成电路裸片100b的每一者以至少一个集成电路裸片100a为边界且集成电路裸片100c的每一者以至少一个集成电路裸片100a为边界的图案。相邻的集成电路裸片100a、100b通过边缘互连特征108a、108b连接。相邻的集成电路裸片100a、100c通过边缘互连特征108a、108c连接。
在一些实施例中，边缘互连特征108(108a,108b,108c)可横跨围绕集成电路裸片100(100a,100b,100c)的所有切割线22对称地排列，并共享相同的协议(protocol)，使得集成电路裸片100a、100b、100c可通过边缘互连特征108a、108b、108c彼此直接连接。
可在切割之前测试单独的集成电路裸片100a、100b、100c。集成电路裸片100a、100b、100c可切割成各种裸片组合，例如，裸片组合26a、26b、26c、26d、26e、26f、26g(以虚线表示)，以用于封装。对包括单一集成电路裸片100a、100b、100c的裸片组合26a、26b、26c而言，导电特征可从暴露的边缘互连特征108形成，以不通过中介层的方式与其他集成电路裸片连接。包括两个集成电路区域104a/104c或104a/104b的裸片组合26d以及26e可直接封装为连接组件。包括以不同方式排列的三个集成电路裸片100a、100b、100c的裸片组合26f以及26g可直接封装为连接组件。
图3A至图3G示意性地显示根据本公开的实施例来形成半导体封装300的各个阶段。半导体封装300包括直接连接裸片，其具有利用边缘互连特征以及后侧电力轨的两个或多个集成电路裸片。图3A是半导体封装300的示意性俯视图。图3B是半导体封装300的示意性剖面图。在图3A中，半导体封装300包括裸片组合26f，其包括形成在基板20中及/或在基板20上的三个集成电路裸片100b、100a、100c，并通过形成在切割线22中的边缘互连特征108a、108b、108c连接(图3B)。
如先前在图2中所讨论的，可通过制造包括合适的图案的集成电路裸片100b、100a、100c的集成电路裸片阵列100，测试单独的集成电路裸片100a、100b、100c，并切出包括良好以及经连接的集成电路裸片100b、100a、100c的裸片组合来制造裸片组合26f。裸片组合26f仅作为范例。可利用其他裸片组合，例如，可利用裸片组合26g来代替裸片组合26f，以制造出用于其他功能的半导体封装。
在一些实施例中，集成电路裸片100a、100b、100c可包括任何合适的电路设计以达成预期功能。例如，集成电路裸片100a、100b、100c的每一者可为片上***(system on achip，SOC)或集成电路上***(system on integrated circuit，SOIC)裸片、存储器裸片(例如，静态随机存取存储器(static random-access memory，SRAM)裸片、动态随机存取存储器(dynamic random-access memory，DRAM)裸片、高频宽存储器(high bandwidthmemory，HBM)裸片等)、无源装置裸片(例如，多层陶瓷芯片(multilayer ceramic chip，MLCC)电容器裸片、集成无源装置(integrated passive device，IPD)裸片、集成调压器(integrated voltage regulator，IVR)裸片等或前述裸片的组合、逻辑裸片、模拟裸片、微机电***(microelectromechanical system，MEMS)裸片、射频(radio frequency，RF)裸片或前述裸片的组合。在一些实施例中，集成电路裸片100a、100b、100c可为三个不同的片上***。
如图3A所示，集成电路裸片100a、100b、100c的每一者包括由一个或多个密封环110a/112a、110b/112b、110c/112a所围绕的电路区域104a、104b、104c。边缘互连特征108a、108b、108c从对应的电路区域104a、104b、104c延伸通过密封环110a/112a、110b/112b、110c/112c的区域至切割线22中。在一些实施例中，在装置层120a、120b、120c以及互连结构122a、122b、122c的制造工艺期间逐层形成切割线22。切割线22中的层可包括与互连结构122a、122b、122c中的介电层相同的材料。在图3B中，在集成电路裸片100a、100b之间的切割线22中的边缘互连特征108a、108b形成连续导线，以在其间提供直接的电性连接，而在集成电路裸片100a、100c之间的切割线22中的边缘互连特征108a、108c形成连续导线，以在其间提供直接的电性连接。
在图3C中，在形成边缘互连特征108a、108b之后，裸片26f通过将互连结构122a、122b、122c接合至承载基板302而暂时地附接至承载基板302。承载基板302用于提供对集成电路裸片100a、100b、100c的机械支撑，以利于集成电路裸片100a、100b、100c的后侧处理。随后，翻转承载基板302，使得基板20的后侧朝上。接着，执行薄化工艺以移除基板20的一部分。在装置层120a、120b、120c的后侧上形成一个或多个后侧电力轨(例如，图3D-1中的后侧电力轨346)，且后侧电力轨可由导电材料制成。在一些实施例中，外延源极/漏极(source/drain，S/D)特征(例如，图3D-1中的外延源极/漏极特征342或343)的源极或漏极连接至后侧电力轨。一条或多条电力线341穿过装置层120a、120b、120c形成，以提供互连结构122a、122b、122c与后侧互连结构322a、322b、322c之间的直接连接(图3D)。将在以下关于图3D-1进一步讨论装置层120a、120b、120c、后侧电力轨346、电力线341的细节。
在图3D中，在装置层120a、120b、120c的后侧上形成后侧互连结构322a、322b、322c。虽然未示出，但后侧互连结构322a、322b、322c可包括形成在介电材料(例如，金属间介电层124)中的一个或多个导电特征(例如，导电特征126以及导电特征128)，如以上关于图1C至图1K所讨论的。因为电力线341允许将电力从装置层120a、120b、120c的前侧传送至后侧(即，从互连结构122a、122b、122c至后侧互连结构322a、322b、322c或反之亦然)，且后侧互连结构322a、322b、322c接触后侧电力轨346，可从装置层120a、120b、120c的后侧通过后侧电力轨346对集成电路裸片100a、100b、100c直接进行通电。
在一些实施例中，其可与任何本公开的一个或多个实施例中结合，可在后侧互连结构322a、322b、322c处提供边缘互连特征108a、108b、108c，以连接相邻的集成电路裸片100a、100b、100c。或者，集成电路裸片100a、100b、100c可通过在互连结构122a、122b、122c以及后侧互连结构322a、322b、322c处提供的边缘互连特征108a、108b、108c连接。
图3D-1示出根据本公开的实施例的图3D中所示的装置层120a的一部分301的放大图。图3D-2以及图3D-3分别示出根据一些实施例的互连结构122a的A’部分以及后侧互连结构322a的B’部分的放大图。应考虑的是，一部分301中示出的装置及/或层的排列适用于装置层120b、120c。在图3D-1中，装置层120a通常包括纳米结构晶体管。在本说明书中使用的用语“纳米结构”用于表示具有纳米级甚至微米级尺寸的任何材料部分，且其具有细长形状(无论其的剖面形状)。因此，用语“纳米结构”表示圆形剖面以及实质上圆形剖面两者的细长材料部分，并表示包括诸如为圆柱形或实质上矩形剖面的柱状或杆状材料部分。纳米结构晶体管可称为纳米线/纳米片晶体管、环绕式栅极(gate-all-around，GAA)晶体管、多桥通道(multi-bridge channel，MBC)晶体管或具有围绕通道区域的栅极电极层的任何晶体管。虽然图3D-1中所示出的实施例是关于纳米结构晶体管进行了讨论，不过可适用其他装置，例如，鳍式场效晶体管(Fin-FETs)、水平环绕式栅极(Horizontal Gate All Around，HGAA)FETs、垂直环绕式栅极(Vertical Gate All Around，VGAA)FET以及其它合适的装置。本技术领域中技术人员将容易地理解可在本公开的范畴的内考虑进行其他修改。
在一些实施例中，装置层120a包括栅极结构340以及设置在栅极结构340的相对侧的外延源极/漏极(S/D)特征342、343、344。第一堆叠半导体层350以及第二堆叠半导体层352(其界定出纳米晶体管的通道区)，分别设置在外延源极/漏极特征342、343、344之间，并接触外延源极/漏极特征342、343、344。每一个栅极结构340包括形成在栅极结构340的侧壁上的栅极间隔物358、围绕第一堆叠半导体层350以及第二堆叠半导体层352的表面形成的界面层(interfacial layer，IL)360、围绕第一堆叠半导体层350以及第二堆叠半导体层352形成的高介电常数(high k，HK)介电层362、形成在围绕第一堆叠半导体层350以及第二堆叠半导体层352的高介电常数(HK)介电层362上的栅极电极层364。在栅极电极层364与外延源极/漏极特征342、343、344之间形成有内间隔物366。
在图3D-1中所示的实施例中，源极/漏极接点348设置在装置层120a的第一侧(例如，前侧)上。源极/漏极接点348通过硅化物层349与外延源极/漏极特征342分隔。硅化物层349可由金属或金属合金制成。层间介电(interlayer dielectric，ILD)层368设置在装置层120a的第一侧，并通过接点蚀刻停止层(contact etch stop layer，CESL)370与外延源极/漏极特征343、344分隔。源极/漏极接点348、栅极间隔物358、高介电常数介电层362、栅极电极层364、层间介电层368、接点蚀刻停止层370的一部分的表面实质上共面，并接触互连结构122a。
如图3D-2所示，互连结构122a可包括形成在介电材料324中的复数条导线328以及多个导电导孔326。导线328、导电导孔326、介电材料324可具有与以上关于图1C至图1K所讨论的导线128、导电导孔126、金属间介电层124类似的配置。
后侧电力轨346形成在装置层120a的相对第一侧的第二侧(例如，后侧)上。可在互连结构122a已经形成在第一侧上之后形成后侧电力轨346。在一些实施例中，在裸片组合26f暂时地附接至承载基板302且翻转承载基板302之后，执行薄化工艺以移除基板20的一部分。薄化工艺可为任何合适的工艺，例如，化学机械研磨(CMP)、机械研磨(mechanicalgrinding)、湿蚀刻、干蚀刻或前述工艺的组合。接下来，可在基板20在外延源极/漏极特征(例如，外延源极/漏极特征343)的上方的一部分上形成连接至后侧电力轨的一硬掩模(未示出)。随后，移除基板20未被硬掩模覆盖的部分，以形成暴露外延源极/漏极特征(例如，外延源极/漏极特征342、344)的开口，其可为外延漏极特征。在暴露出的外延漏极特征上形成衬垫347。衬垫347可由氮化物或金属氮化物形成，例如，TaN、TiN、WN、MoN等。衬垫347亦可由介电材料(例如，SiN)制成。介电材料372可为任何合适的介电材料，例如，氧化物，随后，在衬垫347上形成介电材料372，且介电材料372填充开口。随后，移除基板20未被硬掩模覆盖的剩余部分，以形成暴露外延源极/漏极特征(例如，外延源极/漏极特征343)的开口，其原先通过硬掩模所保护，使得多个外延源极特征(例如，外延源极/漏极特征343)通过开口暴露，而多个外延漏极特征(例如，外延源极/漏极特征342、344)设置在介电材料372的下方。
在暴露出的外延源极特征(例如，外延源极/漏极特征343)上选择性地形成第三硅化物层345，其可由金属或金属合金制成。随后，在硅化物层345上的开口中形成导电特征，其可由任何合适的金属制成，例如，Cu、Al、Co、Ru、Mo、Ir、W或相关合金，从而形成用于装置层120a的后侧电力轨346。在一些实施例中，后侧电力轨346由二维(two-dimensional，2D)材料制成。在本公开中使用的用语“二维材料”是指具有层内共价接合(intralayercovalent bonding)以及层间凡得瓦接合(interlayer van der Waals bonding)的原子级薄晶体固体的单层材料或单层类型材料。二维材料的范例可包括石墨烯、掺杂石墨烯或过渡金属二硫化物(MX2)，其中M是过渡金属元素，而X是硫化物元素。一些示例性的MX2材料可包括，但不限于，Hf、Te2、WS2、MoS2、MoSe2、WSe2、MoTe2、MoSe2或前述材料的任何组合。在一些实施例中，后侧电力轨346可具有在约0.01微米与约6微米的范围内的尺寸。
在形成后侧电力轨346之后，在装置层120a之后侧执行平坦化工艺(例如，化学机械平坦化)，使得后侧电力轨346的暴露表面、衬垫347的暴露表面、介电材料372的暴露表面、电力线341的暴露表面实质上共面。尽管未示出，电力线341可包括从互连结构122a延伸通过介电材料372至后侧互连结构322a的复数条导线以及多个导孔(例如，导线128以及导孔126)。可在装置层120a、120b、120c以及后侧电力轨346的制造工艺期间逐层形成电力线341。在一些实施例中，一条或多条电力线341设置在装置层120a、120b、120c的边缘区域，例如，在图1B所示的电路区域104a、104b的边缘处。
在化学机械研磨工艺之后，在装置层120a的后侧上形成后侧互连结构322a。后侧互连结构322a接触后侧电力轨346、衬垫347、介电材料372、电力线341。如图3D-3所示，后侧互连结构322a包括形成在介电材料324’中的复数条导线328’以及多个导电导孔326’。类似地，导线328’、导电导孔326’、介电材料324’可具有与以上关于图1C至图1K所讨论的导线128、导电导孔126、金属间介电层124类似的配置。
因为外延源极特征(例如，外延源极/漏极特征343)被连接至设置在装置层120a的后侧上的后侧电力轨346，且外延漏极特征被连接至设置在装置层120a的前侧上的电力轨(未图示)，可通过通过电力线341、后侧互连结构322a至后侧电力轨346提供的正电压(VDD)或负电压(VSS)(即，接地或零电压)对外延源极特征直接进行通电，并从前侧对外延漏极特征(例如，外延源极/漏极特征342)进行通电。利用后侧电力轨346节省了使用在装置层120a的前侧上的布线量，并降低后段工艺的复杂度且没有异常电误连(mis-connection)的问题。此外，因为可通过后侧电力轨346以及电力线341两者来提供电力，可降低集成电路裸片100a以及接合至装置层120a的后侧的集成电路裸片376(例如，存储器裸片)的电力消耗。应考虑的是，尽管未示出，图3D-1至图3D-3的各种实施例适用于集成电路裸片100b、100c。
在图3E中，在装置层120a、120b、120c的后侧上形成后侧互连结构322a、322b、322c之后，在集成电路裸片100a、100b、100c的后侧的上方设置集成电路裸片376。集成电路裸片376可经设计以执行任何合适的功能。在一些实施例中，集成电路裸片376是存储器裸片，例如，静态随机存取存储器裸片、动态随机存取存储器裸片、高频宽存储器裸片等。集成电路裸片376可在基板中及/或基板上形成(未示出)。随后，在集成电路裸片376上形成互连结构374。图3E-1示出根据一些实施例的互连结构374的C’部分303的放大图。在一些实施例中，互连结构374包括形成在介电材料324”中的复数条导线328”以及多个导电导孔326”。导线328”、导电导孔326”、介电材料324”可具有与以上关于图1C至图1K所讨论的导线128、导电导孔126、金属间介电层124类似的配置。
接下来，将集成电路裸片376暂时地附接至承载基板304。随后，翻转承载基板304，使得互连结构374朝下。通过混合接合技术将互连结构374接合至后侧互连结构322a、322b、322c。在一些实施例中，可利用熔融接合以及退火工艺将后侧互连结构322a、322b、322c的导线直接接合至互连结构374的导线。例如，后侧互连结构的322a的导线328’直接接合至互连结构374的导线328”。在一些实施例中，集成电路裸片376接合至集成电路裸片100a、100b、100c，使得间隙377被界定在互连结构374、切割线22、后侧互连结构322a、322b(以及后侧互连结构322a、322c)之间。
在图3F中，在集成电路裸片376以及集成电路裸片100a、100b、100c接合在一起之后，移除承载基板302，并翻转承载基板304，使得互连结构122a、122b、122c皆朝上。在互连结构122a、122b、122c上提供重分布层(RDL)378，其可包括形成在一个或多个护层(passivation layers)(未示出)中的一个或多个接触垫(未示出)。重分布层378将接合垫从每一个集成电路裸片100a、100b、100c的边缘重新排列至中心，以用于倒装芯片(flipchip)接合或其它合适的封装技术，从而将集成电路裸片100a、100b、100c整合至板(例如，图3G中的印刷电路板382)。在形成重分布层378时，外部接点380形成在重分布层378上。外部接点380可为焊料凸块、铜凸块或其它合适的外部接点，其可提供从集成电路裸片100a、100b、100c至集成电路裸片376的电性连接。
在一些实施例中，在形成重分布层378之后，可在基板20上形成封装胶(encapsulant)层384。封装胶层384可为模制(molding)化合物、环氧树脂等。封装胶层384可形成在基板20的上方，使得重分布层378、集成电路裸片100a、100b、100c、集成电路裸片376、互连结构122a、122b、122c、后侧互连结构322a、322b、322c以及互连结构374被埋入或覆盖在密封层384中。随后，可固化封装胶层384，且封装胶层384可经历研磨工艺直到暴露出重分布层378上的接触垫。之后，在重分布层378上形成外部接点380，使得重分布层378上暴露的接触垫接触外部接点380。
在图3G中，在重分布层378上形成外部接点380之后，翻转承载基板304，且外部接点380连接至印刷线路板或印刷电路板(PCB)382。随后，移除承载基板304。印刷电路板382可为电子***的一部分，例如电脑、无线通信设备、电脑相关周边、娱乐装置等。外部接点380提供从印刷电路板382(通过重分布层378、互连结构122a、122b、122c)至集成电路裸片100a、100b、100c的外部连接，而边缘互连特征108a、108b、108c提供集成电路裸片100a、100b、100c之间或之中的内部直接连接。在不同集成电路裸片之间的直接连接降低了多裸片整合(multi-die integration)中的中介层、重分布工艺、凸块工艺，并因此降低了制造成本。边缘互连特征108a、108b、108c使得信号/电力能够直接通过边缘互连特征108a、108b、108c传输，而不是通过中介基板或印刷电路板传输，从而达成更高的性能。边缘互连特征108a、108b、108c亦能够达成比通过中介层更高的布线密度。电力线341提供在互连结构374与后侧互连结构322a、322b、322c之间的直接电力连接，且可通过利用后侧电力轨346以及电力线341对集成电路裸片376以及在集成电路裸片100a、100b、100c中的装置直接进行通电。半导体封装300可适用于需要低电力或移动装置的应用。
虽然在半导体封装300中示出了三个集成电路裸片100a、100b、100c，不过根据电路设计可将更少或更多的具有边缘互连特征的集成电路裸片封装在一起。此外，虽然半导体封装300中的集成电路裸片100a、100b、100c具有实质上相同的形状以及尺寸，但半导体封装可包括不同尺寸及/或形状的集成电路裸片，以便于对齐要连接的不同集成电路裸片的边缘互连特征以进行连接。
图4示意性地显示根据一些实施例的半导体封装400。半导体封装400类似于半导体封装300，不同之处在于集成电路裸片堆叠在另一集成电路裸片的上方，且并非通过中介层或边缘互连特征连接至另一集成电路裸片。如图4所示，半导体封装400包括设置在第二集成电路裸片400的上方的第一集成电路裸片476。第一集成电路裸片476可为存储器裸片，例如，集成电路裸片376。第二集成电路裸片400a可为片上***，例如，集成电路裸片100a、100b、100c。第一集成电路裸片476具有互连结构474，例如，互连结构374。第二集成电路裸片400a具有设置在装置层420的第一侧(例如，前侧)上的互连结构422a，例如，互连结构122a。第二集成电路裸片400a亦具有设置在装置层420相对于第一侧的第二侧(例如，后侧)上的后侧互连结构422b，例如，后侧互连结构322a。第二集成电路裸片400a的后侧互连结构422b直接接合至第一集成电路裸片476的互连结构474。
半导体封装400包括一个或多个形成在装置层420的第二侧上的后侧电力轨446，例如，后侧电力轨346。半导体封装400还包括一条或多条电力线441，其延伸穿过装置层420以提供互连结构422a与互连结构474之间的直接连接。重分布层478接触第二集成电路裸片400a的互连结构422a。封装胶层484(例如，封装胶层384)覆盖第一集成电路裸片476、第二集成电路裸片400a、重分布层478、互连结构422a、后侧互连结构422b、互连结构474。外部接点480(例如，外部接点380)形成在重分布层478上，以从印刷电路板482提供至集成电路裸片400a的外部连接。电力线441、互连结构474、后侧互连结构422b提供在集成电路裸片476与集成电路裸片400a之间的直接连接，且可通过利用后侧电力轨446以及电力线441对集成电路裸片476以及在集成电路裸片400a中的装置直接进行通电。半导体封装400可适用于需要低电力或移动装置的应用。
图5示意性地显示根据一些实施例的半导体封装500。如图5所示，集成电路裸片500a设置在集成电路裸片500b、500c的上方。集成电路裸片500a、500b、500c可为前述集成电路裸片100a、100b、100c的任何一个集成电路裸片。集成电路裸片500b、500c皆分别具有设置在装置层520b、520c的第一侧(例如，前侧)上的互连结构522b-f、522c-f。集成电路裸片500b，500c皆分别具有设置在装置层520b、520c的第二侧(例如，后侧)上的后侧互连结构522b-b、522c-b。集成电路裸片500a具有设置在装置层520a的第一侧(例如，前侧)上的互连结构522a-f。通过混合接合技术，集成电路裸片500a的互连结构522a-f直接接触集成电路裸片500b、500c的后侧互连结构522b-b、522c-b。类似于后侧电力轨446，集成电路裸片500b、500c皆分别具有形成在装置层520b、520c的后侧上的一个或多个后侧电力轨546b、546c。集成电路裸片500b、500c皆分别还具有将互连结构522b-f、522c-f连接至后侧互连结构522b-b、522c-b的一条或多条电力线541b、541c。集成电路裸片500b、500c可通过间隙597彼此分隔。半导体封装500亦包括设置在后侧互连结构522b-b、522c-b的边缘互连特征508(例如，边缘互连特征108a至108c)，以在集成电路裸片500a、500b之间或之中提供内部连接。额外地或替代地，边缘互连特征508可设置在互连结构522b-f、522c-f处。
半导体封装500还包括接触集成电路裸片500b、500c的互连结构522b-f、522c-f的重分布层578，例如，重分布层478。集成电路裸片576(例如，集成电路裸片476)邻近集成电路裸片500a、500b设置，并通过间隙577与集成电路裸片500a、500b分隔。在一些实施例中，集成电路裸片500a、500b、500c是片上***，而集成电路裸片576是存储器裸片。集成电路裸片576具有接触重分布层578的互连结构574。外部接点580(例如，外部接点480)形成在重分布层578的一侧上，以从印刷电路板582提供至集成电路裸片500b、500c以及集成电路裸片576的外部连接。电力线541b、541c、互连结构522b-f、522c-f、后侧互连结构522b-b、522c-b、互连结构522a-f提供在集成电路裸片500b、500c与集成电路裸片500a之间的直接连接。可通过后侧电力轨546b、546c以及电力线541b、541c对集成电路裸片576以及在集成电路裸片500b、500c中的装置直接进行通电。半导体封装500可适用于需要高电力或高效能运算(high performance computing，HPC)的应用。
图6示意性地显示根据一些实施例的半导体封装600。半导体封装600类似于半导体封装500，除了半导体封装600中的重分布层578通过一个或多个中介基板所替代。在图6中，通过第一组外部接点670(例如，外部接点580)将集成电路裸片520b、520c的互连结构522b-f、522c-f以及集成电路裸片576的互连结构574连接至第一中介基板618。第一中介基板668可包括各种埋入式互连672，其可通过第二组外部接点676提供从第一组外部接点670至第二中介基板674的线路路径。第二中介基板674设置在第一中介基板668的下方并可包括埋入式互连680。埋入式互连680通过第三组外部接点678提供至外部电路(例如，印刷电路板582)的线路路径。电力线541b、541c、互连结构522b-f、522c-f、后侧互连结构522b-b、522c-b、互连结构522a-f提供集成电路裸片500b、500c与集成电路裸片500a之间的直接连接。可通过后侧电力轨546b、546c以及电力线541b、541c对集成电路裸片576以及在集成电路裸片500b、500c中的装置直接进行通电。半导体封装600亦包括在后侧互连结构522b-b、522c-b的边缘处的边缘互连特征508，以提供集成电路裸片500a、500b之间或之中的内部连接。额外地或替代地，边缘互连特征508可设置在互连结构522b-f、522c-f处。半导体封装600可适用于需要高电力或高效能运算的应用。
本公开的实施例提供堆叠的边缘互连小芯片，其中通过集成电路裸片的互连结构的混合接合将集成电路裸片直接连接至一个或多个集成电路裸片。利用延伸通过一个或多个集成电路裸片的电力线以及设置在一个或多个集成电路裸片的后侧上的后侧电力轨对集成电路裸片直接进行通电。具有设置在后侧上的电力轨可节省使用在一个或多个集成电路裸片的前侧上的布线来源的量，并降低后段工艺的复杂度且没有异常电误连的问题。在一些实施例中，至少一个集成电路裸片具有从一层或多层金属间介电层横跨切割线至另一个集成电路裸片的边缘互连特征，从而提供集成电路裸片之间的直接连接。在不同集成电路裸片之间的直接连接降低了多裸片整合中的中介层、重分布工艺、凸块工艺，并因此降低了制造成本。边缘互连特征使得信号/电力能够直接通过边缘互连特征传输，而不是通过中介基板或印刷电路板传输，从而达成更高的性能。连接至一层或多层金属间介电层的边缘互连特征亦能够达成比通过中介层更高的布线密度。边缘互连特征设计可容易地从一个集成电路裸片采用至另一集成电路裸片，从而为设计者提供高可行性以及高灵活度。
在一些实施例中，提供一种半导体封装。半导体封装包括一第一集成电路裸片、一电力线、一第二集成电路裸片。第一集成电路裸片包括一第一装置层、一第一互连结构、一第二互连结构。第一装置层具有一第一侧以及与第一侧相对的一第二侧。第一互连结构设置在第一装置层的第一侧上。第二互连结构设置在第一装置层的第二侧上。电力线延伸穿过第一装置层，并接触第一互连结构以及第二互连结构。第二集成电路裸片设置在第一集成电路裸片的上方。第二集成电路裸片包括一第三互连结构。第三互连结构接触第一集成电路裸片的第二互连结构。
在一些实施例中，半导体封装还包括一第三集成电路裸片。第三集成电路裸片邻近第一集成电路裸片设置。第三集成电路裸片包括一第二装置层、一第四互连结构、一第五互连结构。第二装置层具有一第一侧以及与第二装置层的第一侧相对的一第二侧。第四互连结构设置在第二装置层的第一侧上。第五互连结构设置在第二装置层的第二侧上，第五互连结构接触第三互连结构。在一些实施例中，半导体封装还包括一边缘互连特征。边缘互连特征在第一集成电路裸片与第三集成电路裸片之间延伸，其中边缘互连特征具有接触第一互连结构的一第一端以及接触第四互连结构的一第二端。在一些实施例中，边缘互连特征具有接触第二互连结构的一第一端以及接触第五互连结构的一第二端。
在一些实施例中，半导体封装还包括一重分布层。重分布层接触第一互连结构以及第四互连结构。在一些实施例中，半导体封装还包括一第四集成电路裸片。第四集成电路裸片邻近第三集成电路裸片设置。第四集成电路裸片包括一第六互连结构。第六互连结构接触重分布层。在一些实施例中，第一装置层还包括一个或多个电力轨。一个或多个电力轨设置在第一装置层的第二侧上。
在一些实施例中，第一装置层还包括一栅极结构、一第一源极/漏极、一第一硅化物层。第一源极/漏极设置在栅极结构的一第一侧上。第一硅化物层设置在第一源极/漏极与一个或多个电力轨之间，并接触第一源极/漏极以及一个或多个电力轨。在一些实施例中，半导体封装还包括多个半导体层以及一栅极电极层。半导体层接触第一源极/漏极。栅极电极层围绕半导体层的每一个半导体层。在一些实施例中，半导体封装还包括一第二源极/漏极、一源极/漏极接点、一第二硅化物层。第二源极/漏极设置在栅极结构的与第一源极/漏极相对的一第二侧。源极/漏极接点接触第一互连结构。第二硅化物层设置在源极/漏极接点与第二源极/漏极之间，并接触源极/漏极接点以及第二源极/漏极。
在另一些实施例中，提供一种半导体封装。半导体封装，包括一第一集成电路裸片、一第二集成电路裸片、一边缘互连特征、一第三集成电路裸片。第一集成电路裸片具有一第一侧以及与第一侧相对的一第二侧，第一集成电路裸片包括一第一源极/漏极、一第一互连结构、一第二互连结构、一第一电力轨。第一互连结构设置在第一集成电路裸片的第一侧上。第二互连结构设置在第一集成电路裸片的第二侧上。第一电力轨在第一源极/漏极与第二互连结构之间延伸。第二集成电路裸片具有一第一侧以及与第二集成电路裸片的第一侧相对的一第二侧，第二集成电路裸片邻近第一集成电路裸片设置。第二集成电路裸片包括一第二源极/漏极、一第三互连结构、一第四互连结构、一第二电力轨。第三互连结构设置在第二集成电路裸片的第一侧上。第四互连结构设置在第二集成电路裸片的第二侧上。第二电力轨在第二源极/漏极与第四互连结构之间延伸。一边缘互连特征具有接触第二互连结构的一第一端以及接触第四互连结构的一第二端。第三集成电路裸片设置在第一集成电路裸片以及第二集成电路裸片的上方，第三集成电路裸片包括一第五互连结构。第五互连结构接触第二互连结构以及第四互连结构。
在一些实施例中，半导体封装还包括一第四集成电路裸片。第四集成电路裸片邻近第一集成电路裸片设置，其中第四集成电路裸片包括一第六互连结构，且第六互连结构通过一间隙与第一互连结构分隔。在一些实施例中，半导体封装还包括一第一中介基板以及一第一组外部接点。第一组外部接点设置在第一中介基板与第一互连结构、第三互连结构、第六互连结构之间，并接触第一中介基板、第一互连结构、第三互连结构、第六互连结构。在一些实施例中，半导体封装还包括一第二中介基板以及一第二组外部接点。第二组外部接点设置在第二中介基板与第一中介基板之间，并接触第二中介基板以及第一中介基板。在一些实施例中，半导体封装还包括一印刷电路板以及一第三组外部接点。第三组外部接点设置在印刷电路板与第二中介基板之间，并接触印刷电路板以及第二中介基板。
在一些实施例中，半导体封装还包括一第一电力线以及一第二电力线。第一电力线延伸穿过第一集成电路裸片，并接触第一互连结构以及第二互连结构。第二电力线延伸穿过第二集成电路裸片，并接触第三互连结构以及第四互连结构。在一些实施例中，半导体封装还包括多个半导体层以及一栅极电极层。半导体层接触第一源极/漏极。栅极电极层围绕半导体层的每一个半导体层。
在又另一些实施例中，提供一种形成半导体封装的方法。方法包括在一基板上形成具有一第一电路设计的一第一集成电路裸片；在基板上形成具有一第二电路设计的一第二集成电路裸片；在第一集成电路裸片的一第一表面上形成一第一互连结构；在第二集成电路裸片的一第一表面上形成一第二互连结构；形成一边缘互连特征，边缘互连特征具有接触第一互连结构的一第一端以及接触第二互连结构的一第二端；在第一集成电路裸片的一第二表面上以及第二集成电路裸片的一第二表面上分别形成一个或多个电力轨；在第一集成电路裸片的第二表面上形成一第三互连结构，第三互连结构接触一个或多个电力轨；在第二集成电路裸片的第二表面上形成一第四互连结构，第四互连结构接触一个或多个电力轨；形成具有一第三电路设计的一第三集成电路裸片；在第三集成电路裸片上形成一第五互连结构；将第五互连结构接合至第三互连结构以及第四互连结构；以及将第一互连结构以及第二互连结构附接至一重分布层。
在一些实施例中，方法还包括在第一集成电路裸片中形成一第一电力线，第一电力线在第一互连结构与第三互连结构之间延伸，并接触第一互连结构以及第三互连结构；以及在第二集成电路裸片中形成一第二电力线，第二电力线在第二互连结构与第四互连结构之间延伸，并接触第二互连结构以及第四互连结构。在一些实施例中，方法还包括形成一第四集成电路裸片，第四集成电路裸片邻近第一集成电路裸片，第四集成电路裸片具有接触重分布层的一第六互连结构。
以上概述数个实施例的特征，使得本技术领域中技术人员可更佳地理解本公开的各方面。本技术领域中技术人员应理解的是，可轻易地使用本公开作为设计或修改其他工艺以及结构的基础，以实现在此介绍的实施例的相同目的及/或达成相同优点。本技术领域中技术人员亦应理解的是，这样的等同配置并不背离本公开的精神以及范畴，且在不背离本公开的精神以及范畴的情形下，可对本公开进行各种改变、替换以及更改。

Claims (1)

1.一种半导体封装，包括：
一第一集成电路裸片，包括：
一第一装置层，具有一第一侧以及与该第一侧相对的一第二侧；
一第一互连结构，设置在该第一装置层的该第一侧上；以及
一第二互连结构，设置在该第一装置层的该第二侧上；
一电力线，延伸穿过该第一装置层，并接触该第一互连结构以及该第二互连结构；以及
一第二集成电路裸片，设置在该第一集成电路裸片的上方，该第二集成电路裸片包括：
一第三互连结构，接触该第一集成电路裸片的该第二互连结构。
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