CN209118268U - 一种高鲁棒性spi总线驱动电路 - Google Patents
一种高鲁棒性spi总线驱动电路 Download PDFInfo
- Publication number
- CN209118268U CN209118268U CN201821841431.0U CN201821841431U CN209118268U CN 209118268 U CN209118268 U CN 209118268U CN 201821841431 U CN201821841431 U CN 201821841431U CN 209118268 U CN209118268 U CN 209118268U
- Authority
- CN
- China
- Prior art keywords
- spi
- equipment
- port
- sclk
- main equipment
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Information Transfer Systems (AREA)
Abstract
本实用新型涉及一种高鲁棒性SPI总线驱动电路，包括一个SPI主设备及N个SPI从设备，N≥1，SPI主设备经由MOSI信号线及MISO信号线与N个SPI从设备相连，SPI主设备的CS端口分别经由不同的CS信号线与N个SPI从设备的CS端口相连，其特征在于，还包括N个施密特触发器，SPI主设备与N个SPI从设备中第n个SPI从设备相连时，n＝1,……,N，SPI主设备的SCLK端口经由SCLK信号线及设于SCLK信号线上的n个施密特触发器与第n个SPI从设备的SCLK端口相连。SPI主设备产生的SPI总线时钟信号通过施密特触发器翻转后驱动SPI从设备，从而提高了SPI总线驱动电路的鲁棒性。
Description
技术领域
本实用新型涉及一种SPI总线驱动电路。
背景技术
SPI是串行外设接口(Serial Peripheral Interface)的缩写。SPI是一种高速的、全双工、同步的通信总线，并且在芯片的管脚上只占用四根线，节约了芯片的管脚，同时为PCB的布局节省了空间。正是出于这种简单易用的特性，如今越来越多的芯片集成了这种通信协议，比如STM32F207。SPI以主从方式通信，这种模式通常有一个主设备和一个或多个从设备，需要至少4根信号线，如图1所示，它们分别是：
(1)MOSI信号线——主机输出/从机输入(Master Output/Slave Input)；
(2)MISO信号线——主机输入/从机输出(Master Input/Slave Output)；
(3)SCLK信号线——时钟信号，由主设备产生；
(4)CS信号线——从设备使能信号，由主设备控制(Chip select)。
其中CS信号线是控制芯片是否被选中的，也就是说只有片选信号为预先规定的使能信号时(高电位或低电位)，对此芯片的操作才有效。这就允许在同一总线上连接多个SPI设备成为可能。
SPI是串行通讯总线，也就是说数据是一位一位的传输的。这就是SCLK信号线存在的原因，由SCLK信号线提供时钟脉冲，MOSI信号线及MISO信号线则基于此脉冲完成数据传输。数据输出通过MOSI信号线，数据在时钟上升沿或下降沿时改变，在紧接着的下降沿或上升沿被读取。完成一位数据传输，输入也使用同样原理。这样，在至少8次时钟信号的改变(上沿和下沿为一次)，就可以完成8位数据的传输。
SPI主设备和与之通信的从设备的时钟相位和极性应该一致。其一，主设备SPI时钟和极性的配置应该由外设来决定；其二，二者的配置应该保持一致，即主设备的MOSI同从设备的MOSI配置一致，主设备的MISO同从设备的MISO配置一致。因为主从设备是在SCLK的控制下，同时发送和接收数据，并通过2个双向移位寄存器来交换数据。
现有的主设备和从设备利用SPI进行通信的方式鲁棒性较差，不能满足有特殊要求的场合的应用。
发明内容
本实用新型的目的是：提供一种具有高鲁棒性的SPI总线驱动电路。
为了达到上述目的，本实用新型的技术方案是提供了一种高鲁棒性SPI总线驱动电路，包括一个SPI主设备及N个SPI从设备，N≥1，SPI主设备经由MOSI信号线及MISO信号线与N个SPI从设备相连，SPI主设备的CS端口分别经由不同的CS信号线与N个SPI从设备的CS端口相连，其特征在于，还包括N个施密特触发器，SPI主设备与N个SPI从设备中第n个SPI从设备相连时，n＝1,……,N，SPI主设备的SCLK端口经由SCLK信号线及设于SCLK信号线上的n个施密特触发器与第n个SPI从设备的SCLK端口相连。
在本实用新型中，SPI主设备产生的SPI总线时钟信号通过施密特触发器翻转后驱动SPI从设备，从而提高了SPI总线驱动电路的鲁棒性，并且SPI主设备的时钟对照从设备的SPI总线时序来实现SPI主设备时钟的正确配置。
附图说明
图1为现有的SPI总线驱动电路的电路图；
图2为本实用新型的电路原理图。
具体实施方式
下面结合具体实施例，进一步阐述本实用新型。应理解，这些实施例仅用于说明本实用新型而不用于限制本实用新型的范围。此外应理解，在阅读了本实用新型讲授的内容之后，本领域技术人员可以对本实用新型作各种改动或修改，这些等价形式同样落于本申请所附权利要求书所限定的范围。
如图2所示，本实施例公开的一种高鲁棒性SPI总线驱动电路，包括一个SPI主设备及三个SPI从设备。SPI主设备与三个SPI从设备的SPI总线的数据传输端口之间通过同一MOSI信号线及MISO信号线相连。
SPI主设备的CS端口经由CS信号线0与第一个SPI从设备的CS端口相连。SPI主设备的CS端口经由CS信号线1与第二个SPI从设备的CS端口相连。SPI主设备的CS端口经由CS信号线2与第三个SPI从设备的CS端口相连。
SPI主设备的SCLK端口经由SCLK信号线及一个施密特触发器与第一个SPI从设备的SCLK端口相连。SPI主设备的SCLK端口经由SCLK信号线及两个施密特触发器与第二个SPI从设备的SCLK端口相连。SPI主设备的SCLK端口经由SCLK信号线及三个施密特触发器与第三个SPI从设备的SCLK端口相连。
Claims (1)
1.一种高鲁棒性SPI总线驱动电路，包括一个SPI主设备及N个SPI从设备，N≥1，SPI主设备经由MOSI信号线及MISO信号线与N个SPI从设备相连，SPI主设备的CS端口分别经由不同的CS信号线与N个SPI从设备的CS端口相连，其特征在于，还包括N个施密特触发器，SPI主设备与N个SPI从设备中第n个SPI从设备相连时，n＝1,……,N，SPI主设备的SCLK端口经由SCLK信号线及设于SCLK信号线上的n个施密特触发器与第n个SPI从设备的SCLK端口相连。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201821841431.0U CN209118268U (zh) | 2018-11-08 | 2018-11-08 | 一种高鲁棒性spi总线驱动电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201821841431.0U CN209118268U (zh) | 2018-11-08 | 2018-11-08 | 一种高鲁棒性spi总线驱动电路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN209118268U true CN209118268U (zh) | 2019-07-16 |
Family
ID=67204449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201821841431.0U Active CN209118268U (zh) | 2018-11-08 | 2018-11-08 | 一种高鲁棒性spi总线驱动电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN209118268U (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11550749B2 (en) | 2020-02-11 | 2023-01-10 | Stmicroelectronics International N.V. | Serial data interface with reduced loop delay |
| CN116841939A (zh) * | 2023-06-30 | 2023-10-03 | 珠海市凌珑宇芯科技有限公司 | Spi从机接口电路和芯片 |
-
2018
- 2018-11-08 CN CN201821841431.0U patent/CN209118268U/zh active Active
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11550749B2 (en) | 2020-02-11 | 2023-01-10 | Stmicroelectronics International N.V. | Serial data interface with reduced loop delay |
| CN116841939A (zh) * | 2023-06-30 | 2023-10-03 | 珠海市凌珑宇芯科技有限公司 | Spi从机接口电路和芯片 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101329663B (zh) | 一种实现片上***管脚分时复用的装置及方法 | |
| US10169282B2 (en) | Bus serialization for devices without multi-device support | |
| US20140115229A1 (en) | Method and system to reduce system boot loader download time for spi based flash memories | |
| EP2849079A1 (en) | Universal SPI (Serial Peripheral Interface) | |
| EP3859542A1 (en) | Spi broadcast mode | |
| CN209118268U (zh) | 一种高鲁棒性spi总线驱动电路 | |
| CN102243619A (zh) | 一种基于fpga实现多路i2c总线端口扩展的方法 | |
| CN104834620A (zh) | 串行外设接口spi总线电路、实现方法以及电子设备 | |
| WO2014031257A1 (en) | Systems and methods for concatenating multiple devices | |
| CN114911743B (zh) | Spi从机设备、spi主机设备和相关的通信方法 | |
| Liu et al. | IP design of universal multiple devices SPI interface | |
| CN113722259A (zh) | Rs-485与rs-232共用接口电路 | |
| KR20210075878A (ko) | I2c와의 하위 호환성을 촉진하는 i3c 허브 | |
| CN112395143B (zh) | 运用于i3c总线的开始与结束检测装置与方法 | |
| CN103873031A (zh) | 非时钟触发寄存器 | |
| CN111221769A (zh) | 单线读写通讯方法 | |
| CN107370651A (zh) | 一种spi从机之间的通信方法 | |
| CN107229589B (zh) | Ttl通讯总线子模块扩展电路 | |
| JP2024508592A (ja) | Ｕｓｂインタフェースの多重化方法、回路、電子機器及び記憶媒体 | |
| CN103019994B (zh) | 基于fpga的可变波特率串行通讯接口电路 | |
| CN106936518B (zh) | 一种具有双向io功能的测量装置 | |
| CN205581857U (zh) | 一种实现spi总线上存在多个主设备的装置 | |
| CN104978294A (zh) | 串行外设接口的兼容设备、串行外设接口及主机设备 | |
| US20240232101A9 (en) | Logic control device of serial peripheral interface, master-slave system, and master-slave switchover method therfor | |
| US20240134807A1 (en) | Logic control device of serial peripheral interface, master-slave system, and master-slave switchover method therfor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant |