CN1501511A - 半导体器件及其制造方法 - Google Patents
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Abstract
现有功率MOSFET中，在有效工作区最外周的栅电极底部发生电场集中，导致漏区－源区(或集电极－发射极)间耐压恶化。本发明提供一种半导体器件及其制造方法，形成有效工作区最外周的槽使其比有效工作区的槽还要深。因此缓和在有效工作区的栅电极底部的电场集中，能够抑制漏区－源区(或集电极－发射极)间耐压恶化。进而采用扩大最外周的槽开口部的办法，就能在同一工序中形成深度不同的槽。
Description
技术领域
本发明涉及一种半导体器件及其制造方法，特别是，关于缓和有效工作区最外周的槽底部电场集中，抑制耐压恶化的半导体器件及其制造方法。
背景技术
图12中，以槽式构造的N沟道型功率-MOSFET为例表示现有的半导体器件。
N+型硅半导体衬底21上边设置由N-型外延层构成的漏区22，其表面上设置P型沟道层24。沟道层24是在整个有效工作区范围形成同样深度，在有效工作区外的沟道层24周围端部，设置用于确保耐压的P+型区24a。
贯通沟道层24，设置到达漏区22的槽27，用栅氧化膜31使槽27内壁被膜，并设置由填充槽27内的多晶硅构成的栅电极33。在邻接槽27的沟道层24表面形成N+层源区35，在相邻2个单元的源区35间的沟道层24表面设置P+型体接触区34。进而，沟道层24上从源区35沿着槽27形成沟道区(图未示出)。栅电极33上用层间绝缘膜36覆盖，并设置与源区35和体接触区34接触的源极37。
参照图13到图18，以槽式构造的N沟道型-MOSFET为例表示现有半导体器件的制造方法。
图13中，N+型硅半导体衬底21上层叠N-型外延层并形成漏区22。给有效工作区外预定的沟道层24周围端部注入和扩散高浓度P型杂质，形成P+型区24a。进而，全面地以剂量1013数量级注入硼等杂质以后，使其扩散形成P型的沟道层24。
从图14到图15表示形成隔离槽的工序。
图14中，用CVD法，全面地生成厚度数千的NSG(Non-doped Silicate Glass：非掺杂硅化物玻璃)的CVD氧化膜25，涂布由光刻胶膜形成的掩模除去将变成槽开口部26的部分，干式蚀刻局部地除去CVD氧化膜25，形成露出沟道层24的槽开口部26。
图15中，以CVD氧化膜25为掩模，用HBr系气体干式蚀刻槽开口部26的硅半导体衬底，贯通沟道层24，形成直到漏区22深度的槽27。
图16中，进行预氧化(ダミ一酸化)，在槽27内壁和沟道层24表面形成氧化膜(图未示出)，除去干式蚀刻时的蚀刻损伤，然后，用蚀刻法除去该氧化膜和CVD氧化膜25。然后，形成栅氧化膜31。即，全面热氧化形成例如厚度约数百的栅氧化膜31。
图17中，形成埋入槽27的栅电极33。即，全面地附着非掺杂的多晶硅层32，高浓度地注入并扩散磷提高电导率，形成栅电极33。然后对全面附着的多晶硅层32进行无掩模干式蚀刻，留下埋入27内的栅电极33。
图18中，借助于由光刻胶膜形成的掩模，用剂量1015数量级，选择性地离子注入硼，形成P+型体接触区34以后，除去光刻胶膜PR。
然后，要以新的光刻胶膜PR进行掩蔽，使得预定的源区35和栅电极33露出，用剂量1015数量级离子注入砷，在邻接槽27的沟道层24表面上形成N+型源区35以后，除去光刻胶膜。
进而，用CVD法，全面地附着BPSG(Boron PhosphorusSilicate Glass：硼磷硅化物玻璃)层，形成层间绝缘膜36。然后，以光刻胶膜为掩模，至少在栅电极33上边留下层间绝缘膜36，而后在溅射装置里全面附着铝，形成与源区35和体接触区34接触的源极37。因此，在有效工作区，配置多个MOSFET28。
这样，就现有槽式构造的MOSFET来说，有效工作区内所设置的槽27和MOSFET28的深度是几乎全都均匀(例如，参照专利文献1)。
对于这样的槽式构造高耐压MOSFET，如果在给源电极与漏电极之间，施加漏电极设为正电压的电源电压的状态，给栅电极施加阈值电压以上的驱动电压的话，就会在沿槽的沟道层形成沟道，通过沟道区流动电流，使MOSFET变成导通状态。
另一方面，在给源电极与漏电极之间，施加漏电极设为正电压的电源电压的状态，给栅电极施加的驱动电压在阈值电压以下，MOSFET变成截止状态。
【专利文献1】
特开平9-270512号公报(第10页第23图)
对这样的现有槽式构造高耐压MOSFET而言，截止状态下，从变成反偏压的沟道层24与漏区22界面的PN结，如图12的虚线那样扩展耗尽层。将其设为施加驱动电压Vo时的耗尽层。作为漏区22的N-型外延层同P型沟道层24比较，因为杂质浓度低，耗尽层大多向漏区22方向延伸，并保持漏电压。
在该状态下，最外周槽27a的底部边缘，跟有效工作区内最外周槽27底部边缘比较，因为具有最大的电场强度，在此发生电场集中。
以下说明其理由。
首先，各槽底部边缘的电场强度E由下式表示。
E＝Vo/d
上式中，d是从各槽底部边缘到最接近的槽区一侧耗尽层端部的距离，如图12的那样，对最外周槽27a而言是d11，对工作区的槽27而言是d12。
并且，扩展到漏区22的耗尽层，虽然邻接的耗尽层一体化连接起来，但因扩展到沟道层24的耗尽层没有向设有绝缘膜的槽27内部扩展，仍由槽27隔离着。在有效工作区，由各槽27隔离而且沟道层24的杂质浓度的高于漏区22杂质浓度的高浓度，所以耗尽层向沟道层24一侧扩展很小，向漏区22一侧扩展很大。另一方面，在最外周槽27a的外侧，一直到P+沟道层24，例如充分离开约20μm，因为没有槽27的限制，所以在沟道层24一侧要比有效工作区容易扩展耗尽层。进而，施加固定电压Vo的场合，最大扩展部分的耗尽层宽度do，在有效工作区内及其外周是大体均匀的。
即，在最外周槽27a外侧，耗尽层向沟道层24一侧扩展容易的部分，比耗尽层向栅电极33一侧扩展在有效工作区要少。于是，从底部边缘到耗尽层端部的距离比槽27的要缩小(d12＞d11)。另外，有效工作区内，因为以等间隔配置槽27，耗尽层均匀扩展，仅最外周槽27a，到耗尽层端部的距离d11将缩短。
即，各槽底部边缘的电场强度E是最外周槽27a变得最强，在这里发生电场集中。因此，漏-源间(如是IGBT，就是集电极-发射极间)的耐压恶化，高温时存在额定值分配的问题。
具体点说，图19中表示集电极-发射极间耐压(VCES)与温度(Ta)的特性图。按照该图，因为电场集中，周围温度在75℃以上，VCES值就下降，变成负温度特性了。因而存在不能实现特性提高，由电场集中而引起集电极-发射极间耐压恶化大的问题。
发明内容
本发明就是鉴于这样的问题而进行发明，第1方面，是采用具备：在衬底表面上设置杂质区；在该杂质区的周端部设置的高浓度杂质区；贯通所述杂质区的多个槽式构造的第1晶体管；以及在所述第1晶体管外周，与所述高浓度杂质区接近，设置比所述第1晶体管还深的第2晶体管的办法来解决。
第2方面，是采用具备：在半导体衬底表面上设置第1杂质区；在所述第1杂质区的周端部设置的高浓度杂质区；贯通所述第1杂质区的槽；覆盖至少所述槽内的绝缘膜；埋入所述槽内的半导体材料；配置多个由与所述槽邻接设置的第2杂质区构成的第1晶体管单元的有效工作区；以及在所述有效工作区的最外周，与所述高浓度杂质区接近，设置比所述第1晶体管还深的第2晶体管的办法来解决。
第3方面，是采用具备：在将变成漏区的一种导电型半导体衬底表面上设置的相反导电型杂质区的沟道层；在所述沟道区周端部设置的高浓度杂质区；贯通所述沟道区的槽；覆盖至少所述槽内的绝缘膜；由埋入所述槽内的半导体材料构成的电极；在所述沟道层表面配置多个由与所述槽邻接设置的一种导电型的源区构成的第1晶体管单元的有效工作区；以及在所述有效工作区的最外周，与所述高浓度杂质区接近，设置比所述第1晶体管还深的第2晶体管的办法来解决。
并且，所述第2晶体管与所述高浓度杂质区的间隔距离，是以小于所述第1晶体管彼此的间隔距离为特征。
并且，所述第2晶体管，是以设置浅于所述高浓度杂质区的深度为特征。
并且，构成所述第2晶体管的所述槽的开口宽度，宽于构成所述第1晶体管的所述槽的开口宽度为特征。
并且，在所述第1晶体管的外周而且在所述第1晶体管的内周，设置浅于该第2晶体管，深于所述第1晶体管的第3晶体管。
并且，构成所述第3晶体管的所述槽的开口宽度，宽于构成所述第1晶体管的所述槽的开口宽度，还窄于构成所述第2晶体管的所述槽的开口宽度为特征。
第4方面，是采用使用开口宽度不同的掩模，在第1槽和该第1槽的外周，在同一工序形成比该第1槽还深的第2槽的办法来解决的。
第5方面，是采用具备：在半导体衬底表面上形成第1杂质区的工序；形成贯通所述第1杂质区的多个第1槽，同时在该第1槽的最外周形成比该第1槽还深的第2槽的工序；在所述第1和第2槽的内壁上形成绝缘膜的工序；给所述第1和第2槽内埋入半导体材料的工序；以及与所述第1和第2槽邻接形成第2杂质区的工序的办法来解决。
第6方面，是以具备：在将变成漏区的一种导电型半导体衬底表面上形成相反导电型沟道层的工序；形成贯通所述沟道层的多个第1槽，同时在该第1槽的最外周形成比该第1槽还深的第2槽的工序；在所述第1和第2槽的内壁上形成栅绝缘膜的工序；形成由埋入所述第1和第2槽内的半导体材料构成的电极的工序；以及在所述沟道层，与所述第1和第2槽邻接形成一种导电型的源区的工序为特征。
并且，在所述第1和第2槽形成工序中，是以所述第2槽形成掩模的开口宽度比所述第1槽还宽为特征。
并且，在所述第1和第2槽形成工序中，是以形成在所述第1槽的外周而且从所述第2槽到内周同时形成比所述第1槽还深且比所述第2槽还浅的第3槽为特征。
并且，所述第3槽的掩模开口宽度，是以形成比所述第1槽的掩模开口宽度还宽，而且比所述第2槽的掩模开口宽度要窄的掩模开口宽度为特征。
附图说明
图1是说明本发明半导体器件的剖面图。
图2是说明本发明半导体器件的特性图。
图3是说明本发明半导体器件制造方法的剖面图。
图4是说明本发明半导体器件制造方法的剖面图。
图5是说明本发明半导体器件制造方法的剖面图。
图6是说明本发明半导体器件制造方法的剖面图。
图7是说明本发明半导体器件制造方法的剖面图。
图8是说明本发明半导体器件制造方法的剖面图。
图9是说明本发明半导体器件的剖面图。
图10是说明本发明半导体器件制造方法的剖面图。
图11是说明本发明半导体器件制造方法的剖面图。
图12是说明现有半导体器件的剖面图。
图13是说明现有半导体器件制造方法的剖面图。
图14是说明现有半导体器件制造方法的剖面图。
图15是说明现有半导体器件制造方法的剖面图。
图16是说明现有半导体器件制造方法的剖面图。
图17是说明现有半导体器件制造方法的剖面图。
图18是说明现有半导体器件制造方法的剖面图。
图19是说明现有半导体器件的特性图。
具体实施方式
以下，以槽式构造的N沟道型功率-MOSFET为例，详细说明本发明的实施例。
首先，参照图1到图8说明本发明第1实施例的半导体器件。
图1是表示本实施例半导体器件的剖面图。具有第1晶体管8和第2晶体管8a的半导体器件，由半导体衬底1、2，沟道层4，高浓度杂质型区4a，槽7、7a，栅氧化膜11，栅电极13，源区15，以及金属电极17构成。
半导体衬底是，N+型硅半导体衬底1的上边层叠N-型外延层作为漏区2。
沟道层4是给漏区2里面选择性注入了P型硼等的扩散区。在于该沟道层4的槽7邻接的区域，形成沟道区(图未示出)。沟道层4是在整个配置有MOSFET8、8a的有效工作区范围形成同样深度，在有效工作区外的沟道层4周围端部设置用于确保耐压的P+型区4a。
槽7、7a是贯通有效工作区的沟道层4直到漏区2，一般地说在半导体衬底上边制成图形为格子状或条状。在有效工作区内设置多个槽7，其外周上设置比槽7还深的槽7a。并且，将槽7a的开口宽度设置成比槽7要宽。因此，可以同时形成后述的，而深度不同的槽7、7a。但是，这里，如设置槽7a比槽7还深就行，其它工序中进行改变蚀刻条件等也可以形成。
栅氧化膜11是至少在与沟道层4接连的槽7、7a内壁上，根据驱动电压设置数百的厚度。栅氧化膜11为绝缘膜，因而夹着槽7、7a内设置的栅电极13与半导体衬底变成了MOS构造。
栅电极13由埋入槽7、7a的多晶硅构成，该多晶硅中为降低电阻而导入P型杂质。该栅电极13围绕半导体衬底的周围延伸到栅连接电极(图未示出)，连到设于半导体衬底上边的栅焊盘电极(图未示出)。
源区15是给邻接槽7、7a的沟道层4表面注入N+型杂质后的扩散区，并与覆盖有效工作区的金属源电极17接触。并且，在邻接的源区15间的沟道层4表面，设置作为P+型杂质扩散区的体接触区14，使衬底的电位稳定起来。
设置层间绝缘膜16是为源电极17与栅电极13绝缘，至少覆盖栅电极13，并在槽开口部残留其一部分。
源电极17是溅射铝等制成要求形状图形的。覆盖有效工作区上，与源区15和体接触区14接触。
因此，在有效工作区内利用槽7配置多个第1MOSFET8，利用槽7a在第1MOSFET8的外周配置第2MOSFET8a。将第2MOSFET8a设置成比第1MOSFET8还深，而且比P+型区4a要浅。
并且，后述的第2MOSFET8a，同P+型区4a接近配置。具体点说，第2MOSFET8a与P+型区4a的间隔距离W2规定为第1MOSFET8彼此或第1MOSFET8与第2MOSFET8a的间隔距离(即单元间距)W1以下的距离。并且，P+型区4a与第2MOSFET8a接连也可以。
在这样的槽式构造高耐压MOSFET中，给源电极与漏电极之间，施加把漏电极规定为正电压的电源电压的状态下如对栅电极施加阈值电压以上的驱动电压的话，就在沿槽的沟道层形成沟道区，通过沟道区流动电流，MOSFET变成导通状态。
另一方面，给源电极与漏电极之间，施加把漏电极规定为正电压的电源电压的状态下对栅电极施加的驱动电压，在阈值电压以下的场合，MOSFET变成截止状态。
本发明的特征在于，在第1MOSFET8的外周设置比第1MOSFET8还深而且比P+型区4a要浅的第2MOSFET8a，进而与P+型区4a接近配置。
就这样的槽式构造高耐压MOSFET来说，在截止状态，从变成反偏的沟道层2与漏区3界面的PN结，如图1虚线那样扩展耗尽层。将其设为施加驱动电压Vo时的耗尽层。作为漏区2的N-型外延层同P型沟道层4比较，因为杂质浓度低，耗尽层大多向漏区2方向延伸，并保持漏电压。
本实施例中，除去设置第2MOSFET8a，并与P+型区4a接近配置外，其它的构成要素都与现有相同。这时如施加相同驱动电压Vo，耗尽层就与现有的图12同样扩展，耗尽层整个厚度也就成为与现有同等的do。
但是，本实施例中，将第2MOSFET8a设置成比第1MOSFET8还深，比P+型区4a要浅，而且与P+型区4a接近配置。因为沟道层4和P+型区4a连接起来，P+型区4a较深，所以耗尽层沿着P+型区4a与漏区2的界面如图那样扩展。这里，由于把第2MOSFET8a与P+型区4a的间隔距离W2设为其它MOSFET间的间隔距离以下，从构成第2MOSFET8a的槽7a底部边缘扩展到漏区2的耗尽层扩展，以至降低到P+型区4a。因此，在保持与现有同程度的耗尽层厚度do的有效工作区周端部，从构成第2MOSFET8a的槽7a底部边缘扩展到漏区2的耗尽层端的距离d2，要比现有的d11(参照图12)增大。也就是，图1中所示的最外周最槽27a的底部边缘电场强度E2(＝Vo/d2)要比现有的最外周槽27a的底部边缘电场强度E1(＝Vo/d11)减小，能够缓和电场集中。因此，可抑制漏-源间的耐压恶化，能够大幅度交代高温时额定值分配的问题。
图2中表示具体的集电极-发射极间耐压与周围温度的特性(VCES-Ta特性)。实线是本实施例半导体器件的特性，虚线是现有半导体器件的特性。按照该图，由于采用本发明的构造，在周围温度(Ta)为绝对最大额定的150℃范围内，VCES变成了正的温度特性。如与在现有75℃以上周围温度为负的温度特性比较，就大幅度改善了特性。
还有，本发明的实施例中，虽然以MOSFET为例进行说明，但对于IGBT也能应用本发明的构造，获得同样的效果。
接着利用图3到图8说明本发明的半导体器件制造方法。
本发明的半导体器件制造方法包括：在将变成漏区的一种导电型半导体衬底表面上形成相反导电型沟道层的工序；形成贯通沟道层的多个第1槽，同时在第1槽的最外周形成比第1槽还深的第2槽的工序；在第1和第2槽的内壁上形成栅绝缘膜的工序；形成由埋入第1和第2槽内的半导体材料构成的电极的工序；以及在沟道层，与第1和第2槽邻接形成一种导电型的源区的工序。
本发明的第1工序如图3所示，在于在将变成漏区2的一导电型半导体衬底表面上形成相反导电型的沟道层4。
在N+型硅半导体衬底1上层叠N-型外延层而形成漏区2。给有效工作区外的预定沟道层4周端部注入并扩散高浓度P型杂质，形成P+型区4a。进而，用剂量1013数量级注入硼等杂质以后，使其扩散形成P型的沟道层4。
另外，IGBT的场合，P阱区设置N型外延层，其上层叠N-型外延层形成漏区2的话，后工序就在同一工序中实施完成。
本发明的第2工序如图4到图5所示，在于形成贯通沟道层的多个第1槽，同时在第1槽的最外周形成比第1槽还要深的第2槽。
本工序是作为本发明特性的工序，利用槽开口部的开口宽度不同的掩模，用同一工序形成设定不同的第1槽7和第2槽7a。
图4中，用CVD法，全面地生成NSG(Non-doped SilicateGlass：非掺杂硅化物玻璃)的CVD氧化膜5。涂布由光刻胶膜形成的掩模除去将变成槽开口部的部分，进行干式蚀刻局部地除去CVD氧化膜5，形成露出沟道层4的槽开口部6、6a。这时，要是同一蚀刻条件，利用开口部的宽度越大槽深度就越深的特性，使用有效工作区最外周的第2槽开口部6a的开口宽度比有效工作区的第1槽开口部6的还要增大这样的图形掩模进行曝光。具体点说，如第1槽开口部6例如是约0.5μm的开口宽度，就形成第2槽开口部6a为约1.0μm。并且，第2槽要形成第2槽开口部6a，使其充分接近P+型区4a。也就是，接近形成第2槽开口部6a与P+型区4a的间隔距离W2，使之成为有效工作区的MOSFET单元间距，即第1槽开口部6彼此或第1槽开口部6与第2槽开口部6a的间隔距离W1以下。
图5中，以CVD氧化膜5为掩模，用CF系和HBr系气体，干式蚀刻第1、第2的槽开口部6、6a的硅半导体衬底，形成槽7、7a。这时，如上述一样因为在最外周开口宽度较宽，所以形成第2槽7a的深度比第1槽7要深。即，用一次蚀刻，可形成深度不同的两种槽7、7a。因此，在后工序，给槽埋入栅电极13时，就能够缓和有效工作区最外周的栅电极(槽7a)底部边缘的电场集中。
通常，为了形成深度不同的槽，就该改变蚀刻条件等，增加工序，但在本发明通过使用改变开口宽度的掩模，可同时形成深度不同的槽。即，只变更槽蚀刻的掩模图形，就可利用现有制造工艺缓和槽7a底部边缘的电场集中。
本发明的第3工序如图6所示，在于在第1、第2槽7、7a的内壁形成栅绝缘膜。
进行预氧化，在第1槽7、第2槽7a内壁和沟道层4表面形成氧化膜(图未示出)，除去干式蚀刻时的蚀刻损伤，然后，通过蚀刻除去该氧化膜和CVD氧化膜5。
进而，全面热氧化，根据驱动电压形成厚度约700的栅氧化膜11。
本发明的第4工序如图7所示，在于形成由埋入第1和第2槽的半导体材料构成的电极。
外面地附着非制造的多晶硅层，高浓度转入并扩散磷，实现提高导电率，形成栅电极13。然后进行掩蔽干式蚀刻外面附着的多晶硅层，留下埋入第1槽7和第2槽7a内的栅电极13。
本发明的第5工序如图8所示，在于在沟道层4，与第1、第2槽7、7a邻接形成一导电型的源区15。
首先，为了使衬底的电位稳定，借助于由光刻胶膜形成的掩模，用剂量1015数量级，选择性地离子注入硼等杂质，形成P+型的体接触区14以后，除去光刻胶膜。
然后，以新的光刻胶膜掩蔽预定的源区15和栅电极13使其曝光，用剂量1015数量级，选择性地离子注入砷，在与第1、第2槽7a、7a邻接的沟道层4表面形成N+型的源区15以后，除去光刻胶膜。
进而，用CVD法，全面地附着BPSG(Boron PhosphorusSilicate Glass：硼磷硅化物玻璃)层，形成层间绝缘膜16。然后，以光刻胶膜为掩模，至少在栅电极13上边留下层间绝缘膜16。而后用溅射装置全面附着铝，形成与源区15和体接触区14接触的源极17。因此，在有效工作区，配置多个MOSFET28。
接着，参照图9到图11，说明本发明的第2实施例。第2实施例是在第1MOSFET8的外周设置位于第2MOSFET8a内周的第3MOSFET8b。将第3MOSFET8b设置为比第1MOSFET8要深，而且比第2MOSFET8a要浅。
图9中，表示第2实施例的构造。
第2实施例的槽式功率-MOSFET由半导体衬底1、2，沟道层4，槽7、7a，栅氧化膜11，栅电极13，源区15，以及构成源电极17构成。
另外，除槽7、7a以外的构成要素都与第1实施例同样，因而详细的说明省略。
在半导体衬底1上的漏区2表面设置沟道层4，***沟道层4的周端部设置P+型区4a。
槽7贯通沟道层4直到漏区2，一般地说在半导体衬底上边制成格子状或条状图形。
本实施例中，要将位于有效工作区最外周附近多周的槽设置成，使其向着最外周，使槽深度徐徐加深。例如与有效工作区内的第2槽7a比较，将有效工作区最外周的第2槽7a设置得深。进而，在第1槽7的外周且为第2槽7a的内周，设置比第2槽7a还浅，比第1槽7要深的第3槽7b。即，槽在有效工作区最外周附近，本实施例中在最外周与其内侧的2周徐徐地变成其深度加深的构造。作为这些深度的一例，第1槽7＝约2.5μm，第3槽7b＝约2.5μm～3μm，第2槽7a＝约3μm左右。关于第2槽7a，与第1实施例同样，比P+型区4a要浅，而且跟P+型区4a接近设置。
并且，将第3槽7b的开口宽度设置成比第1槽7还宽，而比第2槽7a要窄。因此，容后再述，而可以同时形成深度不同的槽7、7a、7b。但是，这里，只要设置成槽7b比槽7深，槽7a比槽7b深就行，在其它工序也可以同样改变蚀刻条件进行形成。
在全部的槽7、7a、7b的内壁上设置栅氧化膜11，埋入多晶硅形成栅电极13。该栅电极13围绕半导体衬底周围延伸到栅连接电极(图未示出)，并连接到半导体衬底上边设置的栅焊盘电极(图未示出)。
向同槽7、7b、7a邻接的沟道层4表面注入N+型杂质，设置与覆盖有效工作区的金属源电极17接触的源区15。并且，在相邻的源区15间的沟道层4表面，设置作为P+型杂质扩散区的体接触区14，使衬底电位稳定。
为绝缘源电极17与栅电极13，至少覆盖栅电极13设置层间绝缘膜16，并在槽开口部残留其一部分。
源电极17是溅射铝之类形成图案为要求的形状。覆盖有效工作区上，与源区15和体接触区14接触。
因此，在有效工作区内利用槽7配置多个第1MOSFET8，利用槽7a在第1MOSFET8的外周配置第2MOSFET8a。并且，在第1MOSFET8的外周且第2MOSFET8a的内周，配置比第1MOSFET8的深度还深而比第2MOSFET8a要浅的第3MOSFET8b。将第2MOSFET8a的深度设置成比第1MOSFET8还深，而且比P+型区4a要浅。
并且，接近P+型区4a配置第2MOSFET8a。具体点说，把第2MOSFET8a与P+型区4a的间隔距离W2规定为其它第1MOSFET8彼此(或第1与第3MOSFET)的间隔距离(即单元间距)W1以下的间隔距离。也可以使第2MOSFET8a与P+型区4a接连起来。
本实施例的情况下，在断开状态，用虚线表示从施加驱动电压Vo时变成反偏压的沟道层与漏区界面PN结扩展的耗尽层。耗尽层的扩展和耗尽层的宽度do与现有的同样，因而从第3MOSFET8b的底部边缘到耗尽层的距离d3为d1＜d3＜d2。即，电场强度E3也成为E2＜E3＜E1，可使电场强度的变化缓慢移动。
因此，能够抑制漏区-源区间耐压恶化，会大幅度减少高温时额定值分配的问题。
另外，本发明的实施例中，虽然以MOSFET为例进行说明，但是对于IGBT也能应用本发明的构造，获得同样的效果。
接着，利用图10、图11和图9，说明第2实施例的半导体器件制造方法。另外，除作为第2工序的槽形成工序外，因都与第1实施例同样，所以详细说明省略。
第1工序：在将变成漏区2的一种导电型半导体衬底表面上形成相反导电型的沟道层4，并在沟道层4的周端部形成P+型区4a。
另外，IGBT的场合，在P阱区设置N型外延层，其上层叠N-型外延层形成集电区2，后工序就可用同一工序实施完成。
第2工序：同时形成向着有效工作区最外周徐徐加深的第1、第2、第3槽的工序(图10、图11)。
本工序是本发明特征性的工序，利用槽开口部的开口宽度不同的掩模，用同一工序形成深度不同的第1槽7、第2槽7a、第3槽7b。
图10中，用CVD法全面生成厚度数千NSG(Non-dopedSilicate Glass：非掺杂硅化物玻璃)的CVD氧化膜5。然后，涂布由光刻胶膜形成的掩模除去将变成槽开口部的部分，进行干式蚀刻局部地除去CVD氧化膜5，形成露出沟道层4的槽开口部。这时，要是同一蚀刻条件，利用开口部的宽度越大槽深度就越深的特性，使用有效工作区最外周的第2槽开口部6a的开口宽度比其内周的第3槽开口部6b还大，进而第3槽开口部6b比配置于内周的第1槽开口部6还要增大这样的图形掩模进行曝光(6＜6b＜6a)。
具体点说，如第1槽开口部6设为例如约0.5μm的开口宽度，就形成第3槽开口部6b为0.5μm，第2槽开口部6a为约0.86μm。并且，第2槽要形成第2槽开口部6a，使其充分接近P+型区4a。也就是，接近形成第2槽开口部6a与P+型区4a的间隔距离W2，使之成为槽开口部彼此的间隔距离W1以下。
图11中，以CVD氧化膜5为掩模，用CF系和HBr系气体，干式蚀刻第1、第2、第3槽开口部6、6a、6b的硅半导体衬底，同时形成深度不同的槽7、7a、及7b。这时，如上述一样因为开口宽度逐步宽变宽，所以形成第3槽7b的深度比第1槽7要深，形成第2槽7a的深度比第3槽7b要深。即，用一次蚀刻，可形成深度不同的3种槽7、7a、及7b。然后，给槽埋入栅电极13时，就能够缓慢改变缓和有效工作区最外周的栅电极(槽7a)底部边缘的电场集中。
通常，为了形成深度不同的槽，就该改变蚀刻条件之类等，会增加工序。可是对于本发明，采用台阶状减小开口宽度的办法，可在同一工序中同时形成深度不同槽。就是，仅仅变更槽蚀刻的掩模图形，就能够利用现有的制造工艺提供缓和槽7a底部边缘电场集中的半导体器件制造方法。
第3工序：全面热氧化，根据驱动电压形成例如厚度约700 的栅氧化膜11(参照图6)。
第4工序：形成由埋入沟道层4内的多晶硅层构成的栅电极13(参照图7)。
第5工序：在沟道层4，与槽7邻接形成一导电型的源区15，为了使衬底电位稳定，形成P+型的体接触区14(参照图8)。
进而，形成层间绝缘膜16。然后用溅射装置全面附着铝，形成与源区15和体接触区14接触的源电极17，得到图9所示的最终构造。
这样，台阶状加深MOSFET深度的话，对电场集中的缓和就更有效果。这种场合，台阶状设置槽深的第3、第2MOSFET8部分的迁移区域，如前所述，通过徐徐加宽开口部，可在同一工序形成设置深度不同的槽。就是，如现有工艺一样可用一次的槽形成工艺来实施，因而能够台阶状形成深度不同的槽直至工艺上光刻的极限。但是如以缓和电场集中为目的，则第2实施例中所示的2台阶左右就足够了。
并且，本实施例虽然表示在第1和第2MOSFET8、8a之间1周配置第3MOSFET8b的图，但是不限于此也可以多周设置。并且，多周设置的场合，第3MOSFET8b也可以不是全部同一深度，要是比第1MOSFET8还深而比第2MOSFET8a要浅的深度，也可以这样设置，使其中台阶状加深。
按照本发明，第2MOSFET8a因为比第1MOSFET8加深深度，并与P+型区4a接近配置，所以能够缓和有效工作区周端部的槽底部边缘的电场集中。通过抑制电场集中，能够实现抑制漏区-源区间(IGBT时集电极-发射极间)耐压恶化的半导体器件。
就是，能够抑制漏区-源区间(IGBT时集电极-发射极间)耐压恶化，就能大幅度减低高温时额定值分配的问题。
并且，按照本发明的制造方法，可在同一蚀刻工序同时形成深度不同的槽。即，无须增加制造工序，用与现有技术同一工艺就能够缓和底部边缘的电场集中。就是抑制漏区-源区间(IGBT时集电极-发射极间)耐压恶化，具有容易提供抑制高温时额定值分配的半导体器件制造方法的优点。
并且，在第1MOSFET8与第2MOSFET8a之间，采用设置具有两个MOSFET之间深度的第3MOSFET8b，对于有效工作区最外周附近的多周的槽台阶状加深的办法，与仅加深最外周的情况比较，能够缓慢缓和电场集中。该制造工艺也采用台阶状扩大最外周与外周的槽开口宽度的办法，可用同一的槽形成工序形成深度徐徐加深的槽。
Claims (14)
1.一种半导体器件，其特征是包括：
衬底表面上设置杂质区；
在该杂质区的周端部设置的高浓度杂质区；
贯通所述杂质区的多个槽式构造的第1晶体管；
以及在所述第1晶体管外周，与所述高浓度杂质区接近，设置比所述第1晶体管还深的第2晶体管。
2.一种半导体器件，其特征是包括：
半导体衬底表面上设置第1杂质区；
在所述第1杂质区的周端部设置的高浓度杂质区；
贯通所述第1杂质区的槽；
覆盖至少所述槽内的绝缘膜；
埋入所述槽内的半导体材料；
排列有多个由与所述槽邻接设置的第2杂质区构成的第1晶体管单元的有效工作区；
以及在所述有效工作区的最外周，与所述高浓度杂质区接近，设置比所述第1晶体管还深的第2晶体管。
3.一种半导体器件，其特征是包括：
在将变成漏区的一导电型半导体衬底表面上设置的相反导电型杂质区的沟道层；
在所述沟道层周端部设置的高浓度杂质区；
贯通所述沟道层的槽；
覆盖至少所述槽内的绝缘膜；
由埋入所述槽内的半导体材料构成的电极；
在所述沟道层表面配置多个由与所述槽邻接设置的一导电型的源区构成的第1晶体管单元的有效工作区；
以及在所述有效工作区的最外周并与所述高浓度杂质区接近，设置比所述第1晶体管还深的第2晶体管。
4.按照权利要求1到3任一项所述的半导体器件，其特征是所述第2晶体管与所述高浓度杂质区的间隔距离，是在所述第1晶体管彼此的间隔距离以下。
5.按照权利要求1到3任一项所述的半导体器件，其特征是所述第2晶体管设置为浅于所述高浓度杂质区的深度。
6.按照权利要求1到3任一项所述的半导体器件，其特征是构成所述第2晶体管的所述槽的开口宽度，宽于构成所述第1晶体管的所述槽的开口宽度。
7.按照权利要求1到3任一项所述的半导体器件，其特征是在所述第1晶体管的外周而且在所述第1晶体管的内周，设置浅于该第2晶体管，深于所述第1晶体管的第3晶体管。
8.按照权利要求7所述的半导体器件，其特征是构成所述第3晶体管的所述槽的开口宽度，宽于构成所述第1晶体管的所述槽的开口宽度，窄于构成所述第2晶体管的所述槽的开口宽度。
9.一种半导体器件的制造方法，其特征是使用开口宽度不同的掩模，在第1槽和该第1槽的外周，用同一工序形成比该第1槽还深的第2槽。
10.一种半导体器件的制造方法，其特征是包括：
半导体衬底表面上形成第1杂质区的工序；
形成贯通所述第1杂质区的多个第1槽，同时在该第1槽的最外周形成比该第1槽还深的第2槽的工序；
在所述第1和第2槽的内壁上形成绝缘膜的工序；
给所述第1和第2槽内埋入半导体材料的工序；
以及与所述第1和第2槽邻接形成第2杂质区的工序。
11.一种半导体器件，其特征是包括：
在将成为漏区的一导电型半导体衬底表面上形成相反导电型沟道层的工序；
形成贯通所述沟道层的多个第1槽，同时在该第1槽的最外周形成比该第1槽还深的第2槽的工序；
在所述第1和第2槽的内壁上形成栅绝缘膜的工序；
形成由埋入所述第1和第2槽内的半导体材料构成的电极的工序；
以及在所述沟道层，与所述第1和第2槽邻接形成一导电型的源区的工序。
12.按照权利要求10或11所述的半导体器件制造方法，其特征是在所述第1和第2槽形成工序中，所述第2槽形成掩模的开口宽度比所述第1槽还宽。
13.按照权利要求9到11所述的半导体器件制造方法，其特征是在所述第1和第2槽形成工序中，在所述第1槽的外周而且由所述第2槽向内周，同时形成比所述第1槽还深而比所述第2槽还浅的第3槽。
14.按照权利要求13所述的半导体器件制造方法，其特征是所述第3槽的掩模开口宽度，形成比所述第1槽的掩模开口宽度还宽，而且比所述第2槽的掩模开口宽度要窄的掩模开口宽度。
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