CN116436588B - 一种高精度信号捕获量测的装置 - Google Patents

Abstract

本申请实施例提供一种高精度信号捕获量测的装置，所述装置包括：模式控制单元，被配置为生成第一控制信号和第二控制信号；待量测信号预处理单元，被配置为受控于所述第一控制信号若探测到待量测信号时获取第一计数值和至少一个计数值，其中，所述第一计数值用于计算待量测信号的被捕获时的捕获值，所述至少一个计数值用于计算目标计数值；计数及捕获单元，被配置为受控于***时钟和所述第二控制信号基于所述第一计数值和所述至少一个计数值确定针对所述待量测信号的至少一个捕获计数值；其中，通过第一频率时钟作为所述待量测信号预处理单元的工作时钟，所述***时钟的频率小于所述第一频率时钟的频率。

Description

一种高精度信号捕获量测的装置

技术领域

本申请涉及高精度信号处理领域，具体而言本申请实施例涉及一种高精度信号捕获量测的装置。

背景技术

高精度信号捕获量测装置广泛应用于工控设备、机器人、3D精密打印或者超声波雷达测距等领域。而传统芯片内部的***时钟通常频率不会很高(百兆Hz级别)，无法进行高精度的信号捕获和测量。单纯的在芯片内部的数字逻辑中使用高频时钟(千兆Hz级别)完成功能复杂的计数量测和捕获逻辑，实现难度大，对工艺要求高。

采用特殊延迟链的结构也是一种实现方式，此方法在后端实现时要求较多，将会延长后端实现开发周期和难度。

结合上述描述不难发现，采用相关技术对高精度信号捕获和量测时存在如下问题：***时钟频率不高导致无法进行高精度捕获采样；直接采用高频设计，只能做功能简单的设计，且实现困难，对工艺要求高；如果采用异步时钟设计，传统的异步时钟信号握手交互方式会影响装置性能和数据正确性。

发明内容

本申请实施例的目的在于提供一种高精度信号捕获量测的装置，采用本申请实施例通过对高精度时钟的引入，相比于传统装置，大幅度提高了对输入信号的捕获量测精度；通过对异步时钟的分布式处理，是装置本身可以完成复杂的量测计数功能；解决了异步数据握手问题，相对于传统的异步数据交互方式，提高了效率；对实现友好，不需要对后端实现部分有过多的要求。

第一方面，本申请实施例提供一种高精度信号捕获量测的装置，所述装置包括：模式控制单元，被配置为生成第一控制信号和第二控制信号；待量测信号预处理单元，被配置为受控于所述第一控制信号若探测到待量测信号时获取第一计数值和至少一个计数值，其中，所述第一计数值用于计算待量测信号的被捕获时的捕获值，所述至少一个计数值用于计算目标计数值；计数及捕获单元，被配置为受控于***时钟和所述第二控制信号基于所述第一计数值和所述至少一个计数值确定针对所述待量测信号的至少一个捕获计数值；其中，通过第一频率时钟作为所述待量测信号预处理单元的工作时钟，所述***时钟的频率小于所述第一频率时钟的频率。

本申请的一些实施例通过待量测信号预处理单元(即高频PLL预处理单元)负责对待量测信号进行高精度预处理，之后再由计数及捕获单元负责在***时钟域下处理来自待量测信号预处理单元输出的预处理数据完成整个高精度信号捕获量测功能，解决了高精度处理需求的同时，本申请的数据的处理方式，使其输出的数据可以不需要被同步，而直接被外部的异步时钟驱动的单元接收使用，解决了异步时钟多比特数据交互的问题，并提高了性能。

在一些实施例中，所述第一控制信号包括：第一控制子信号，被配置为在满足条件时控制所述待量测信号预处理单元中的至少部分单元停止工作；第二控制子信号，被配置为在监控调试模式时控制所述待量测信号预处理单元中的至少部分单元进行清零操作；第三控制子信号，被配置为第一复位模式有效时控制所述待量测信号预处理单元中的至少部分单元进行清零操作；第四控制子信号，被配置为在第二复位模式有效时控制所述待量测信号预处理单元中的至少部分单元进行清零操作。

本申请的一些实施例通过生成多种控制信号控制待量测信号预处理单元中相关单元的工作状态，实现对待量测信号更好的预处理。

在一些实施例中，所述待量测信号预处理单元包括：内部高频计数器，被配置为每当检测到所述待量测信号发生翻转时，清零计数值并从零重新开始对所述第一频率时钟对应的脉冲进行计数；内部计数器采样寄存器，被配置为在所述***时钟的下降沿被所述第一频率时钟的上升沿同步检测到后，更新为所述内部高频计数器的值；第一内部捕获寄存器，被配置为每当检测到所述待量测信号发生翻转时，对所述内部计数器的值进行采样保存；第二内部捕获寄存器，被配置为每当检测到所述待量测信号发生翻转时，对所述内部计数器的值进行采样和保存；内部捕获采样寄存器，被配置为在所述***时钟的下降沿被所述第一频率时钟的时钟上升沿同步检测到后，更新为所述第一内部捕获寄存器的值；其中，所述第一控制子信号可停止所述内部高频计数器的工作，所述第二控制子信号和所述第三控制子信号可控制所述内部高频计数器清零；所述第一内部捕获寄存器可被所述第一控制子信号停止，且所述第一内部捕获寄存器可被所述第二控制子信号和所述第三控制子信号清零。

本申请的一些实施例提供了一种对待量测信号进行捕获预处理和计数预处理的操作，进而可以将预处理后的信号提供给计数及捕获单元，以使该单元可以基于这些数据更好的完成对待量测信号的捕获和计数操作。

在一些实施例中，所述待量测信号预处理单元还包括：内部检测逻辑模块，被配置为：每当检测到所述待量测信号发生翻转且所述***时钟的下降沿被所述第一频率时钟上升沿同步检测到后输出第一电平信号；若所述***时钟的下降沿再次被所述第一频率时钟上升沿同步检测到后输出第二电平信号，其中，所述第一电平信号大于所述第二电平信号。

本申请的一些实施例还通过待量测信号生成用于对计数及捕获单元进行控制的信号。

在一些实施例中，所述待量测信号预处理单元还包括：时钟分频器，被配置为将所述第一频率时钟分频到目标频率，以使外部校准逻辑可根据所述目标频率进行时钟校准。

本申请的一些实施例的待量测信号预处理单元中还设置由时钟分频器实现对时钟的分频操作。

在一些实施例中，所述第二控制信号用于控制所述计数及捕获单元的工作模式，其中，所述工作模式包括绝对计数模式和相对计数模式，所述绝对计数模式是连续计数，所述相对计数模式是在满足条件时清零后重新计数。

本申请的一些实施例通过设置第二控制信号为模式控制信号，该模式控制信号可以控制计数及捕获单元的工作模式，绝对模式是在待量测信号有效沿被捕获后，计数器继续累加计数。相对计数是在待量测信号有效沿被捕获后，计数器清零并重新计数。

在一些实施例中，所述计数及捕获单元包括：高精度捕获累加寄存器，被配置为通过所述***时钟的上升沿检测到所述待量测信号发生翻转时，根据所述工作模式对所述第二内部捕获寄存器提供的数据进行处理；N个高精度捕获寄存器，被配置为通过所述***时钟的上升沿检测到所述待量测信号发生翻转时，根据所述工作模式对所述第二内部捕获寄存器提供的数据进行逻辑运算，得到捕获数据，其中，N为大于1的整数。

本申请的一些实施例中，通过高精度捕获累加寄存器和稿精度捕获寄存器来捕获待量测信号，提升对待量测信号的捕获精度。

在一些实施例中，所述计数及捕获单元包括：高精度计数累加寄存器，被配置为通过所述***时钟的上升沿检测到所述待量测信号发生翻转时，根据所述工作模式对所述内部捕获采样寄存器提供的数据进行处理；第一高精度中间计数器，被配置为在所述***时钟的每个上升沿，锁存所述内部捕获采样寄存器中的数据；第二高精度中间计数器，被配置为在所述***时钟的每个上升沿，锁存所述内部计数器采样寄存器中的数据；高精度计数逻辑选择器，被配置为依据所述内部检测逻辑模块输出的信号生成选择逻辑信号，其中，所述选择逻辑信号可被用于判定计数逻辑在计算计数值时所利用的数据；高精度计数逻辑模块，被配置为根据所述选择逻辑信号从所述第一高精度中间计数器、所述第二高精度中间计数器以及所述高精度计数累加寄存器中选择所述计算逻辑在计数值时所利用的数据。

本申请的一些实施例提供一种利用***时钟针对待量测信号的计数方式，与相关技术相比提升了计数值的准确性。

在一些实施例中，所述模式控制单元包括：第一信号选择器，被配置为从多个信号选择所述待量测信号；N个极性选择模块，被配置为控制所述N个高精度捕获寄存器中与每个高精度捕获寄存器对应的有效沿类型，其中，所述N个高精度捕获寄存器中的各高精度捕获寄存器是在检测到相应的有效沿类型时执行所述逻辑运算；控制信号生成模块，被配置为生成所述第一控制信号和所述第二控制信号。

本申请的一些实施例提供一种灵活控制各高精度捕获寄存器工作的i。

在一些实施例中，所述装置还包括：校准逻辑单元，被配置为修正由所述第一频率时钟偏差产生的误差。

本申请的一些实施例可以修正高频时钟即第一频率时钟产生的误差。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本申请实施例提供的信号捕获量测的装置的组成框图之一；

图2为本申请实施例提供的信号捕获量测的装置的组成框图之二；

图3为本申请实施例提供的待量测信号预处理单元的组成框图；

图4为本申请实施例提供的计数及捕获单元组成框图；

图5为本申请实施例提供的信号捕获量测的装置工作时序图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

本申请提供的信号捕获量测的装置通过一个高频PLL预处理单元(即待量测信号预处理单元)实现了对待量测信号的高精度预处理，而内部的功能复杂数字电路工作在***时钟，通过一系列数字逻辑最终实现对待量测信号的复杂功能逻辑和与高频PLL的交互逻辑。需要说明的是，本申请实施例的对待量测信号是有最小宽度要求的，该待量测信号的最小宽度为三个***时钟周期的宽度，精度为高频PLL预处理单元的时钟宽度。

采用本申请一些实施例提供的信号捕获量测的装置至少具有如下技术优势：可以对待量测信号的多个沿进行捕获采样；每个沿的极性都可以设置(上升沿/下降沿)；有效沿来临后，计数及捕获单元的计数行为可配置(绝对计数模式和相对计数模式)；支持可配置数量的单轮采样或连续采样模式(即这部分应该是模式控制单元输出的控制信号，由高精度计数及捕获单元的配置及量测有效计数信号接口输入)，单轮采样模式采样次数可配置；到达一定条件时，计数器会清零、暂停支持校准。

需要说明的是，本申请的一些实施例每当待量测信号发生反转时，预处理单元的基本操作包括：把内部高频计数器的值捕获到第一内部捕获寄存器和第二内部捕获寄存器中，同时将内部高频计数器的值清0。而在计数和捕获单元中：若此信号翻转时，且不是本申请实施例配置的有效沿时：则捕获和计数逻辑在此时仅会做单纯的累加操作。若此信号翻转时，且是本申请实施例配置的有效沿时：A.若被配置为绝对计数模式，则捕获和计数逻辑在此时仅会做单纯的累加操作。B.若被配置为相对计数模式，则计数逻辑在此时会在此信号有效沿被***时钟同步采样后，做清零操作。捕获逻辑中，高精度捕获累加寄存器(请参考图4)会做相应的清零；第i高精度捕获寄存器(请参考图4)会单独捕获PLL预处理单元输出的第二内部捕获寄存器数据。

请参看图1，图1为本申请实施例提供一种高精度信号捕获量测的装置，该装置包括：模式控制单元110、待量测信号预处理单元120以及计数及捕获单元130。

模式控制单元110，被配置为生成第一控制信号和第二控制信号。

待量测信号预处理单元120，被配置为受控于所述第一控制信号若探测到待量测信号时获取第一计数值和至少一个计数值，其中，所述第一计数值用于计算待量测信号的被捕获时的捕获值，所述至少一个计数值用于计算目标计数值。

计数及捕获单元130，被配置为受控于***时钟和所述第二控制信号基于所述第一计数值和所述至少一个计数值确定针对所述待量测信号的至少一个捕获计数值；其中，通过第一频率时钟作为所述待量测信号预处理单元的工作时钟，所述***时钟的频率小于所述第一频率时钟的频率。需要说明的是，***时钟的频率远低于第一频率时钟的频率(即高频预处理时钟的频率)，根据这个特征本申请的实施例的预处理数据才能被***时钟直接采样并使用。

本申请的一些实施例通过待量测信号预处理单元(即高频PLL预处理单元)负责对待量测信号进行高精度预处理，之后再由计数及捕获单元负责在***时钟域下处理来自待量测信号预处理单元输出的预处理数据完成整个高精度信号捕获量测功能。

下面结合控制信号示例性阐述图1的各单元的实现方式，具体可参考图2和图3。

如图2所示，在本申请的一些实施例中，所述模式控制单元110包括：

第一信号选择器，被配置为从多个信号选择所述待量测信号。

N个极性选择模块(例如图2的四个极性选择模块)，被配置为控制所述N个高精度捕获寄存器中与每个高精度捕获寄存器对应的有效沿类型，其中，所述N个高精度捕获寄存器中的各高精度捕获寄存器是在检测到相应的有效沿类型时执行所述逻辑运算。

控制信号生成模块，被配置为生成所述第一控制信号和所述第二控制信号。

需要说明的是，在本申请的一些实施例中结合模式控制单元阐述信号捕获量测的装置具有的工作模式：

第一工作模式，停止模式，该模式可以直接停止高精度计数器工作。

第二工作模式，复位模式(或称为第一复位模式)，该模式复位高精度计数器及有效沿计数器，有效时间为一个***时钟周期。

第三工作模式，绝对调试模式，用于调试，该模式高精度计数器和捕获器均会被立刻停止并保持以供调试使用。

第四工作模式，监控调试模式，用于调试，该模式下下，高精度计数器和捕获器会继续保持工作，直到计数器计数到0为止。

第五工作模式，捕获模式，该模式下存在如下特征：

每个捕获有效沿可配置。

对于每个有效捕获沿，捕获后高精度计数器行为可控制(绝对计数模式和相对计数模式)，绝对模式既累加模式，捕获有效沿后计数器会继续累加；相对模式既清零模式，捕获有效沿后计数器会被清零。

单轮捕获模式，在此模式中，有效沿被检测到后高精度计数器的计数值会被捕获对应的捕获寄存器中。捕获个数可以配置，当有效沿到达目标捕获个数后，捕获功能会被停止。

连续捕获模式，在此模式中，有效沿被检测到后高精度计数器的计数值会被连续捕获对应的捕获寄存器中。

结合上述功能模式控制单元会为待量测信号预处理单元提供下列控制信号：

i_stp_vld：电平有效，为高时，立刻停止待量测信号预处理单元内部计数器、第一内部捕获寄存器工作。在绝对调试模式下或停止模式下有效。

i_clr_vld：电平有效，为高时，清零待量测信号预处理单元内部计数器、第一内部捕获寄存器。在监控调试模式时且发生下述情况下有效：

溢出被检测到。

有效捕获沿被检测到，且改有效沿被配置为相对计数模式。

复位模式被检测到。

i_ctrfilt_rst：上升沿有效，该信号经过待量测信号预处理单元内部PLL时钟同步及脉冲产生逻辑后，该脉冲清零IP内部计数器(即PLL预处理单元中的内部高频计数器)、第一内部捕获寄存器1，第一复位模式下有效。

i_clr_cap_vld：上升沿有效，该信号经过待量测信号预处理单元内部PLL时钟同步及脉冲产生逻辑后，该脉冲清零IP第二内部捕获寄存器，单独复位第二内部捕获寄存器(即第二复位模式)操作被检测到时有效。

在本申请的一些实施例中，所述第一控制信号包括：第一控制子信号(例如，图2的ⁱ _{_stp_v} ^ld信号)，被配置为在满足条件时控制所述待量测信号预处理单元中的至少部分单元停止工作；第二控制子信号(例如，图2的i_clr_vld信号)，被配置为在监控调试模式时控制所述待量测信号预处理单元中的至少部分单元进行清零操作；第三控制子信号(例如，图2的ⁱ _{_ctr} ^fil _{t_rst}信号)，被配置为第一复位模式有效时控制所述待量测信号预处理单元中的至少部分单元进行清零操作；第四控制子信号(例如，图2的ⁱ _{_c} ^l _{r_cap_v} ^ld信号)，被配置为在第二复位模式有效时控制所述待量测信号预处理单元中的至少部分单元进行清零操作。本申请的一些实施例通过生成多种控制信号控制待量测信号预处理单元中相关单元的工作状态，实现对待量测信号更好的预处理。

需要说明的是，在本申请的一些实施例中待量测信号预处理单元内部含有一个PLL高频时钟，频率为3.3GHz，此时钟作为该单元内部的时钟使用且只在该单元使用。待量测信号预处理单元只对待量测模块做预处理，并输出预处理后的数据，供计数及捕获单元在***时钟域下对待量测信号做计数和捕获处理。***时钟在待量测信号预处理单元中被当做数据时钟，该待量测信号预处理单元会检测***时钟的下降沿，并以此作为触发信号更新内部的部分逻辑。

可以理解的是，输入待量测信号预处理单元的信号皆为***时钟(慢时钟域)的异步信号，因此需要做异步处理(例如，图3采用多个同步模块进行该处理)，同时对需要进行沿检测的信号做处理。需要说明的是，虽然预处理单元输出的数据和***时钟是异步信号，但是因为本申请实施例的预处理模块的设计，以及快慢时钟的频率差关系，因此这些数据不需要做同步就可以被***时钟采样及使用。

如图3所示，在本申请的一些实施例中，待量测信号预处理单元120示例性包括：

内部高频计数器，被配置为每当检测到所述待量测信号发生翻转时，清零计数值并从零重新开始对所述第一频率时钟对应的脉冲进行计数。

例如，在本申请的一些实施例中，该内部高频计数器负责高频计数，每当检测到如图2所示的待量测信号(i_cap_in)发生翻转时，清零计数器并继续计数，此外，其会被图2的i_stp_vld信号停止，被图2的信号i_clr_vld和信号i_ctrfilt_rst的上升沿清0。如图3所示，与该计数器输入连接的双沿检测模块执行双沿检测功能。

内部计数器采样寄存器，被配置为在所述***时钟的下降沿被所述第一频率时钟的上升沿同步检测(即图3的与该寄存器输入连接的下降沿检测模块执行该检测功能)到后，更新为所述内部高频计数器的值。如图3所示该内部计数器采样寄存器向计数及捕获单元提供预处理后的DCAP_CC信号。

例如，在本申请的一些实施例中，内部计数器采样寄存器在***时钟(i_sys_clk)下降沿被待量测信号预处理内部PLL时钟上升沿同步检测到后，该内部计数器采样寄存器值更新为内部高频计数器的值。

第一内部捕获寄存器，被配置为每当检测到所述待量测信号发生翻转时，对所述内部计数器的值进行采样保存。

例如，在本申请的一些实施例中，第一内部捕获寄存器被配置为每当检测到待量测信号(i_cap_in)发生翻转时，将内部计数器的值采样到此寄存器中，此外，其会被图2的信号i_stp_vld停止，被图2的信号i_clr_vld和信号i_ctrfilt_rst的上升沿清0。

第二内部捕获寄存器，被配置为每当检测到所述待量测信号发生翻转时，对所述内部计数器的值进行采样和保存。如图3所示该第二内部捕获寄存器向计数及捕获单元提供预处理后的DCAP_E信号。

例如，在本申请的一些实施例中，第二内部捕获寄存器被配置为每当检测到待量测信号(i_cap_in)发生翻转时，将内部计数器的值采样到此寄存器中。

内部捕获采样寄存器，被配置为在所述***时钟的下降沿被所述第一频率时钟的时钟上升沿同步检测到后，更新为所述第一内部捕获寄存器的值。如图3所示该内部捕获采样寄存器向计数及捕获单元提供预处理后的DCAP_CR信号。

例如，在本申请的一些实施例中，内部捕获采样寄存器被配置为在***时钟(i_sys_clk)下降沿被待量测信号预处理单元内部PLL时钟上升沿同步检测到后(由图3的与该内部捕获采样寄存器的输入端链接的上升沿检测模块实现)，此寄存器值更新为第一内部捕获寄存器的值。

也就是说，所述第一控制子信号可停止所述内部高频计数器的工作，所述第二控制子信号和所述第三控制子信号可控制所述内部高频计数器清零；所述第一内部捕获寄存器可被所述第一控制子信号停止，且所述第一内部捕获寄存器可被所述第二控制子信号和所述第三控制子信号清零。

可以理解的是，本申请的一些实施例提供了一种对待量测信号进行捕获预处理和计数预处理的操作，进而可以将预处理后的信号提供给计数及捕获单元，以使该单元可以基于这些数据更好的完成对待量测信号的捕获和计数操作。

在本申请的一些实施例中，如图3所示，所述待量测信号预处理单元还包括：内部检测逻辑模块，该模块被配置为：每当检测到所述待量测信号发生翻转且所述***时钟的下降沿被所述第一频率时钟上升沿同步检测到后输出第一电平信号；若所述***时钟的下降沿再次被所述第一频率时钟上升沿同步检测到后输出第二电平信号，其中，所述第一电平信号大于所述第二电平信号。如图3所示该内部检测逻辑模块向计数及捕获单元提供预处理后的INTN_CR信号。

也就是说，在本申请的一些实施例中，内部检测逻辑模块被配置为每当检测到待量测信号(i_cap_in)发生翻转且***时钟(i_sys_clk)下降沿被单元内部PLL时钟上升沿同步检测到后，其输出INTN_CR(请参考图2的该信号)则变为1，在变为高后，在下一个***时钟(i_sys_clk)下降沿被单元内部PLL时钟同步检测到后时，变为0。本申请的一些实施例还通过待量测信号生成用于对计数及捕获单元进行控制的信号。需要说明的是，INTN_CR是一个状态指示信号，其作用是指示DCAP_CR的更新状态，它会保持一个***时钟(i_sys_clk)的宽度，作为待量测信号预处理单元的输出信号，被外部单元的***时钟(i_sys_clk)的上升沿采样，参与到高精度计数算法之中。

如图3所示，在本申请的一些实施例中，所述待量测信号预处理单元还包括：时钟分频器，该时钟分配器被配置为将所述第一频率时钟分频到目标频率，以使外部校准逻辑可根据所述目标频率进行时钟校准。如图3所示该时钟分频器可用于输出CLK_DV_O信号。也就是说，本申请的一些实施例的时钟分频器的分频系数可配，用于把pll时钟分频到合适的频率，输出到外部校准逻辑做PLL时钟校准，可以理解的是校准模式只在需要时间换算时使用。本申请的一些实施例的待量测信号预处理单元中还设置由时钟分频器实现对时钟的分频操作。

需要说明的是，在本申请的一些实施例的内部计数器采样寄存器、内部捕获采样寄存器、内部检测逻辑均在***时钟(i_sys_clk)下降沿被待量测信号预处理单元内部PLL时钟上升沿同步检测到后更新状态。原因是控制信号会在***时钟(i_sys_clk)的上升沿给到高频PLL预处理单元，因此本申请的一些实施例一方面可以简化设计的复杂性，另一方面可以在保证时序的基础上，更加及时的把内部PLL时钟的状态反馈到外部捕获及计数逻辑，以供***时钟使用。

下面结合图2和图4示例性阐述本申请一些示例的计数及捕获单元的组成和工作流程。需要说明的是，该计数及捕获单元负责处理待量测信号预处理单元输出的预处理数据，处理成真正的捕获值和计数值。

如图2所示，在本申请的一些实施例中，所述第二控制信号用于控制所述计数及捕获单元的工作模式，即图2的控制信号生成模块(属于模式控制单元110中的一个功能模块)向计数及捕获单元130提供的模式控制信号，其中，所述工作模式包括绝对计数模式和相对计数模式，所述绝对计数模式是连续计数，所述相对计数模式是在满足条件时清零后重新计数。

也就是说，本申请的一些实施例通过设置第二控制信号为模式控制信号，该模式控制信号可以控制计数及捕获单元的工作模式。

如图2所示，首先示例性阐述由待量测信号预处理单元向计数及捕获单元提供的各预处理信号，这些预处理信号包括图2的：DCAP_E、DCAP_CR、DCAP_CC和INTN_CR。

需要说明的是，本申请的一些实施例中，对于由待量测信号预处理单元输出的多比特预数据为：DCAP_E/DCAP_CR/DCAP_CC/INTN_CR，这些数据本属于待量测信号预处理单元内部的高频时钟域，但***时钟域下的逻辑利用这些异步数据并不需要进行任何握手。因为待量测信号预处理单元的PLL高频时钟的频率非常高(例如，3.3G)，而***时钟通常只有百兆，两者的周期比可达到30倍左右。下面示例性阐述上述预处理数据。

DCAP_E：其值在被量测信号发生翻转时才会被更新，因为高频PLL频率(即第一频率时钟对应的频率，也是待量测信号预处理单元采用的时钟频率)远高于***时钟频率，因此在***时钟发现被量测信号发生翻转时，早已进入稳态。因此本申请的一些实施例并不需要同步。

DCAP_CR/DCAP_CC/INTN_CR：这三个信号均是在***时钟下降沿被高频PLL时钟发现后才更新，因为第一频率时钟的频率远远高于***时钟，因此在***时钟上升沿采样这些数据时，这些的数据也早已进入稳态。因此不需要同步。

如图4所示，在本申请的一些实施例中，所述计数及捕获单元包括：

高精度捕获累加寄存器，被配置为通过所述***时钟的上升沿检测到所述待量测信号发生翻转时，根据所述工作模式对所述第二内部捕获寄存器提供的数据进行处理。

例如，在本申请的一些实施例中，高精度捕获累加寄存器被配置为每当检测到待量测信号(i_cap_in)发生翻转被***时钟(sys_clk)上升沿检测到时，该寄存器根据该翻转是否为有效捕获沿及有效捕获沿配置模式(绝对计数模式和相对计数模式)，对待量测信号预处理单元的DCAP_E预处理数据进行相应的处理。

N个高精度捕获寄存器，被配置为通过所述***时钟的上升沿检测到所述待量测信号发生翻转时，根据所述工作模式对所述第二内部捕获寄存器提供的数据进行逻辑运算，得到捕获数据，其中，N为大于1的整数。

例如，在本申请的一些实施例中N等于4，高精度捕获寄存器1/2/3/4被配置为每当检测到待量测信号(i_cap_in)发生翻转被***时钟(sys_clk)上升沿检测到时，如果该翻转为高精度捕获寄存器1/2/3/4对应的有效捕获沿，则该计数器会根据其配置模式(绝对计数模式和相对计数模式)利用高精度捕获累加寄存器的数据及待量测信号预处理单元的DCAP_E预处理数据，进行逻辑计算，得到相应的捕获数据。本申请的一些实施例中，通过高精度捕获累加寄存器和稿精度捕获寄存器来捕获待量测信号，提升对待量测信号的捕获精度。

如图4所示，所述计数及捕获单元包括：

高精度计数累加寄存器，被配置为通过所述***时钟的上升沿检测到所述待量测信号发生翻转时，根据所述工作模式对所述内部捕获采样寄存器提供的数据进行处理。

例如，在本申请的一些实施例中，高精度计数累加寄存器被配置为每当检测到待量测信号(i_cap_in)发生翻转被***时钟(sys_clk)上升沿检测到时，该寄存器根据该翻转是否为有效捕获沿及有效捕获沿配置模式(绝对计数模式和相对计数模式)，对待量测信号预处理单元的DCAP_CR预处理数据进行相应的处理。

第一高精度中间计数器，被配置为在所述***时钟的每个上升沿，锁存所述内部捕获采样寄存器中的数据。

例如，在本申请的一些实施例中，第一高精度中间计数器被配置为每个***时钟(sys_clk)上升沿，此计数器都会锁存待量测信号预处理单元的DCAP_CR预处理数据。

第二高精度中间计数器，被配置为在所述***时钟的每个上升沿，锁存所述内部计数器采样寄存器中的数据。

例如，在本申请的一些实施例中，第二高精度中间计数器被配置为每个***时钟(sys_clk)上升沿，此计数器都会锁存待量测信号预处理单元的DCAP_CC预处理数据。

高精度计数逻辑选择器，被配置为依据所述内部检测逻辑模块输出的信号生成选择逻辑信号，其中，所述选择逻辑信号可被用于判定计数逻辑在计算计数值时所利用的数据。

例如，在本申请的一些实施例中，高精度计数逻辑选择器被配置为用于处理待量测信号预处理单元的INTN_CR预处理信号，其用于判定高精度计数逻辑在计算计数值时所利用的数据，用于控制高精度计数值算法，以保证计数的正确性，特别的当i_cap_in跳变沿与sys_clk下降沿出现竞争时，此信号的状态也决定着外部高精度计数器的算法，从而保持功能正确。

高精度计数逻辑模块，被配置为根据所述选择逻辑信号从所述第一高精度中间计数器、所述第二高精度中间计数器以及所述高精度计数累加寄存器中选择所述计算逻辑在计数值时所利用的数据。

例如，在本申请的一些实施例中，高精度计数逻辑模块被配置为利用上述信号，在***时钟域下将会处理高精度计数值。

本申请的一些实施例提供一种利用***时钟针对待量测信号的计数方式，与相关技术相比提升了计数值的准确性。

需要说明的是，在本申请的一些实施例中，计数及捕获单元还包括高精度计数溢出逻辑模块(图中未示出)，该模块因为在***时钟下，计数值并不是以一为单位累加得到的，因此相异与传统的计数器溢出逻辑。该装置的溢出逻辑会根据两拍***时钟(sys_clk)的高精度计数值，判断是否发生了溢出。这之中还要考虑因为有效捕获沿配置模式(绝对计数模式和相对计数模式)，模式控制单元输出的特殊控制模式带来的例外并予以避免。此外，为了避免特殊例外情况造成的溢出误判，本申请的一些实施例还在溢出发生时，把溢出发生前几拍的高精度计数值存储在寄存器内，供用户观测判断。数据有：1.计数及捕获单元：高精度计数累加寄存器以及高精度计数值。2.待量测信号预处理单元用于计算高精度计数值逻辑的相关的数据：(DCAP_CC/DCAP/CR/INTN_CR)。

需要说明的是，在一些实施例中模式控制单元110还包括用于进行同步处理的同步逻辑模块。

如图2所示，在本申请的一些实施例中，所述装置还包括：校准逻辑单元，被配置为修正由所述第一频率时钟偏差产生的误差。可以理解的是，校准逻辑单元只在需要时间换算时才需要被使用。因为***时钟通常是稳定且精度较高的时钟，因此利用待量测信号预处理单元输出的分频时钟和***时钟进行计数比较，就可以得到校准系数，本申请的一些实施例可以修正高频时钟即第一频率时钟产生的误差。如图2所示，待量测信号预处理单元120将信号o_dv_hr_clk输入校准逻辑单元。

也就是说，在本申请的一些实施例中，信号捕获量测的装置包括：模式控制单元、校准逻辑单元、待量测信号预处理单元、计数及捕获单元组成。模式控制模块负责根据控制模式和装置内状态为待量测信号预处理单元、计数及捕获单元提供控制信号，来控制这两个单元的行为。校准逻辑单元用于修正由待量测信号处理单元的高频时钟偏差带来的误差。待量测信号预处理单元负责对待量测信号进行高精度预处理。计数及捕获单元负责在***时钟域下处理来自于待量测信号预处理单元输出的预处理数据从而完成整个高精度信号捕获量测功能。

可以理解的是，本申请一些实施例的计数量测的模式可能有不同的组合；待量测信号预处理单元内部高精度计数器模式本申请一些示例为检测到跳变沿清0，这些方案可以替代为检测到一直累加或者其它方式的清零、累加计数模式；本申请一些实施例响应的外部的计数捕获单元逻辑也可以依据待量测信号预处理单元内部高精度计数器计数模式做相应的替代方案；本申请一些实施例的控制模式可能也可替代，本申请一些实施例的捕获信号的个数可以替代。

可以理解的是，本申请的一些实施例通过引入待量测信号预处理单元对待量测信号进行预处理，且待量测信号预处理单元的预处理数据属于异步数据，而因此其内部预处理数据逻辑的设计，使得其数据可以不做异步处理。本申请一些实施例的异步时钟的分布式处理，使装置可以实现复杂的捕获量测计数功能。

下面结合图5的时序图示例性阐述本申请一些实施例的信号捕获量测的装置的工作流程。

图5中，i_cap_in为待量测信号，且上升沿为有效捕获沿。

1.i_ecap_in进入待量测信号预处理单元，被其内部高频时钟同步采样。

生成沿同步采样脉冲信号i_cap_pls_pll。

2.待量测信号预处理单元内的内部高频计数器在i_cap_pls_pll有效时，清零内部高频计数器。

3.待量测信号预处理单元内的第一内部捕获寄存器和第二内部捕获寄存器在i_cap_pls_pll有效时，捕获内部高频计数器的计数值到两个寄存器中。

4.***时钟下降沿被待量测信号预处理单元内部高频时钟同步采样。生成沿同步采样脉冲信号(图4中***时钟下降沿采样信号)。

5.当***时钟下降沿采样信号有效时，带量测信号预处理单元的内部计数器采样寄存器将内部高频计数器的值捕获到其寄存器之中。

6.当***时钟下降沿采样信号有效时，带量测信号预处理单元的内部捕获采样寄存器将第一内部捕获寄存器的值捕获到其寄存器之中。

7.INTN_CR信号逻辑之前已有描述。它将保持一定时间段的高电平。用于控制高精度计数值算法。

8.i_ecap_in进入计数及捕获单元，被***时钟同步采样。生成沿同步采样脉冲信号i_cap_pls_sys。

9.在计数及捕获单元中，i_cap_pls_sys有效时，高精度累加寄存器根据计数模式(相对计数模式、绝对计数模式)累加或直接采样由待量测信号预处理单元输出的内部捕获采样寄存器的值。(即图4的累加值2＝(累加值1+3a)或3a)

10.在计数及捕获单元中，每个***时钟的上升沿，第二高精度中间值寄存器都会采样由待量测信号预处理单元输出的内部计数器采样寄存器的值。

11.在计数及捕获单元中，每个***时钟的上升沿，第一高精度中间值寄存器都会采样由待量测信号预处理单元输出的内部捕获采样寄存器的值。

12.在计数及捕获单元中，高精度计数逻辑选择器的逻辑会在检测到由待量测信号预处理单元输出的INTR_CR有效时，保持一个***时钟周期的脉冲。在该脉冲有效时，高精度计数值等于高精度累加寄存器+第一高精度中间值寄存器+第二高精度中间值寄存器；当脉冲无效时，高精度计数值等于高精度累加寄存器+第二高精度中间值寄存器。

在计数及捕获单元中，i_cap_pls_sys有效时，高精度捕获累加寄存器和第N个高精度捕获寄存器，根据计数模式(相对计数模式、绝对计数模式)累加或直接采样由待量测信号预处理单元输出的第二内部捕获寄存器的值。

在本申请所提供的几个实施例中，应该理解到，所揭露的装置和方法，也可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，附图中的流程图和框图显示了根据本申请的多个实施例的装置、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或代码的一部分，所述模块、程序段或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现方式中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的***来实现，或者可以用专用硬件与计算机指令的组合来实现。

另外，在本申请各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。

所述功能如果以软件功能模块的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应所述以权利要求的保护范围为准。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

Claims (9)

1.一种高精度信号捕获量测的装置，其特征在于，所述装置包括：

模式控制单元，被配置为生成第一控制信号和第二控制信号；

待量测信号预处理单元，被配置为受控于所述第一控制信号，若探测到待量测信号时获取第一计数值和至少一个计数值，其中，所述第一计数值用于计算所述待量测信号的被捕获时的捕获值；

计数及捕获单元，被配置为受控于***时钟和所述第二控制信号，基于所述第一计数值和所述至少一个计数值确定针对所述待量测信号的至少一个捕获计数值；

其中，通过第一频率时钟作为所述待量测信号预处理单元的工作时钟，所述***时钟的频率小于所述第一频率时钟的频率；

所述待量测信号预处理单元包括：

内部高频计数器，被配置为每当检测到所述待量测信号发生翻转时，清零计数值并从零重新开始对所述第一频率时钟对应的脉冲进行计数；

内部计数器采样寄存器，被配置为在所述***时钟的下降沿被所述第一频率时钟的上升沿同步检测到后，将原计数值更新为所述内部高频计数器的值得到所述至少一个计数值；

第一内部捕获寄存器，被配置为每当检测到所述待量测信号发生翻转时，对所述内部高频计数器的值进行采样保存；

第二内部捕获寄存器，被配置为每当检测到所述待量测信号发生翻转时，对所述内部计数器的值进行采样和保存；

内部捕获采样寄存器，被配置为在所述***时钟的下降沿被所述第一频率时钟的时钟上升沿同步检测到后，将原捕获值更新为所述第一内部捕获寄存器的值，得到所述第一计数值；

所述计数及捕获单元包括：

高精度计数累加寄存器，被配置为通过所述***时钟的上升沿检测到所述待量测信号发生翻转时，根据所述计数及捕获单元的工作模式对所述内部捕获采样寄存器提供的数据进行处理；

第一高精度中间计数器，被配置为在所述***时钟的每个上升沿，锁存所述内部捕获采样寄存器中的数据得到所述第一计数值；

第二高精度中间计数器，被配置为在所述***时钟的每个上升沿，锁存所述内部计数器采样寄存器中的数据得到所述至少一个计数值；

高精度计数逻辑选择器，被配置为依据所述待量测信号预处理单元的内部检测逻辑模块输出的信号生成选择逻辑信号，其中，所述选择逻辑信号可被用于判定计数逻辑在计算计数值时所利用的数据；

高精度计数逻辑模块，被配置为根据所述选择逻辑信号从所述第一高精度中间计数器、所述第二高精度中间计数器以及所述高精度计数累加寄存器中选择计算逻辑在计数值时所利用的数据。

2.如权利要求1所述的装置，其特征在于，所述第一控制信号包括：

第一控制子信号，被配置为在满足条件时控制所述待量测信号预处理单元中的至少部分单元停止工作；

第二控制子信号，被配置为在监控调试模式时控制所述待量测信号预处理单元中的至少部分单元进行清零操作；

第三控制子信号，被配置为第一复位模式有效时控制所述待量测信号预处理单元中的至少部分单元进行清零操作；

第四控制子信号，被配置为在第二复位模式有效时控制所述待量测信号预处理单元中的至少部分单元进行清零操作。

3.如权利要求2所述的装置，其特征在于，所述第一控制子信号可停止所述内部高频计数器的工作，所述第二控制子信号和所述第三控制子信号可控制所述内部高频计数器清零；所述第一内部捕获寄存器可被所述第一控制子信号停止，且所述第一内部捕获寄存器可被所述第二控制子信号和所述第三控制子信号清零。

4.如权利要求3所述的装置，其特征在于，所述待量测信号预处理单元还包括：内部检测逻辑模块，被配置为：每当检测到所述待量测信号发生翻转且所述***时钟的下降沿被所述第一频率时钟上升沿同步检测到后输出第一电平信号；若所述***时钟的下降沿再次被所述第一频率时钟上升沿同步检测到后输出第二电平信号，其中，所述第一电平信号大于所述第二电平信号。

5.如权利要求4所述的装置，其特征在于，所述待量测信号预处理单元还包括：

时钟分频器，被配置为将所述第一频率时钟分频到目标频率，以使外部校准逻辑可根据所述目标频率进行时钟校准。

6.如权利要求3所述的装置，其特征在于，所述第二控制信号用于控制所述计数及捕获单元的工作模式，其中，所述工作模式包括绝对计数模式和相对计数模式，所述绝对计数模式是连续计数，所述相对计数模式是在满足条件时清零后重新计数。

7.如权利要求6所述的装置，其特征在于，所述计数及捕获单元包括：

高精度捕获累加寄存器，被配置为通过所述***时钟的上升沿检测到所述待量测信号发生翻转时，根据所述工作模式对所述第二内部捕获寄存器提供的数据进行处理；

N个高精度捕获寄存器，被配置为通过所述***时钟的上升沿检测到所述待量测信号发生翻转时，根据所述工作模式对所述第二内部捕获寄存器提供的数据进行逻辑运算，得到捕获数据，其中，N为大于1的整数。

8.如权利要求7所述的装置，其特征在于，所述模式控制单元包括：

第一信号选择器，被配置为从多个信号选择所述待量测信号；

N个极性选择模块，被配置为控制所述N个高精度捕获寄存器中与每个高精度捕获寄存器对应的有效沿类型，其中，所述N个高精度捕获寄存器中的各高精度捕获寄存器是在检测到相应的有效沿类型时执行所述逻辑运算；

控制信号生成模块，被配置为生成所述第一控制信号和所述第二控制信号。

9.如权利要求1所述的装置，其特征在于，所述装置还包括：

校准逻辑单元，被配置为修正由所述第一频率时钟偏差产生的误差。