CN117394825A - 一种捕获电路及微处理芯片 - Google Patents

Abstract

本申请提供了一种捕获电路及微处理芯片，该捕获电路包括1条振荡器延迟线和3条捕获延迟线，通过振荡器延迟线为3条捕获延迟线提供时钟信号，由3条捕获延迟线共同确定待检测信号的边沿发生的位置。采用本申请实施例提供的捕获电路至少具备以下优点：1)通过振荡器延迟线提供时钟信号，不需要额外设置锁相环电路，且不依赖于***时钟；2)由于通过3条捕获延迟线共同确定待检测信号的边沿发生的位置，因此，每条捕获延迟线的长度可以小于一个时钟周期；3)通过不同捕获延迟线中捕获延迟元件的数量比来设置不同捕获延迟线对应的时钟信号之间的相位差，对于时钟信号和捕获延迟元件的设计更加灵活。

Description

一种捕获电路及微处理芯片

技术领域

本申请涉及电子技术领域，具体地涉及一种捕获电路及微处理芯片。

背景技术

大量工业级和消费类设备、仪器中，普遍需要对电压、电流、电容、速度、距离等信号进行测量，测量精度直接影响设备、仪器的精度。高精度数字脉冲信号宽度测量广泛应用于精密仪器、声呐、机器人伺服、开关电源、功率器件、触摸屏等设备中的脉冲序列周期/占空比测量、瞬时速度测量、穿越隔离边界的电压测量、距离/声呐测量和扫描、容感触摸感知等应用。

数字信号处理器件中，信号测量一般是先将电压、电容、速度、距离等信号经模拟数字转换量化成数字脉冲信号(简称“脉冲信号”)，再对脉冲信号进行测量。具体地，脉冲信号宽度测量就是采用一个采样时钟(频率为f)，以一个采样时钟的时钟周期为基准单位，将一个脉冲信号的宽度表示成一个包含整数部分和小数部分的实数。其中，小数部分是因脉冲信号的边沿与采样时钟的边沿不对齐产生，来源于脉冲信号的头部和尾部。脉冲信号的宽度λ与f、μ、α、β的关系为：λ＝(μ+1-α-β)×1/f。其中，μ为整数部分，1-α-β为小数部分。

传统数字信号测量电路的测量精度为1个采样时钟的时钟周期1/f，只能测量脉冲信号的宽度λ的整数部分μ，无法测量脉冲信号的宽度的小数部分1-α-β。如要提高测量精度，只能提高采样时钟的时钟频率，从而极大地增加了硬件电路的功耗和复杂度。

需要指出的是，公开于本申请背景技术部分的信息仅仅旨在加深对本申请的一般背景技术的理解，而不应当被视为承认或以任何形式暗示该信息构成己为本领域技术人员所公知的现有技术。

发明内容

本申请提供一种捕获电路及微处理芯片，以利于解决现有技术中如要提高测量精度，只能提高采样时钟的时钟频率，从而极大地增加了硬件电路的功耗和复杂度的问题。

第一方面，本申请实施例提供了一种捕获电路，包括：

振荡器延迟线，所述振荡器延迟线包括N个时序延迟元件和逻辑门，所述N个时序延迟元件和逻辑门依次耦合成环状，以产生初始时钟信号，N≥2；

第一捕获延迟线，所述第一捕获延迟线包括依次耦合的A个捕获延迟元件，以沿第一信号路径在第一方向上传递第一时钟信号，并沿第二信号路径在与所述第一方向相反的第二方向上传递待检测信号；

第二捕获延迟线，所述第二捕获延迟线包括依次耦合的B个捕获延迟元件，以沿第三信号路径在所述第一方向上传递第二时钟信号，并沿第四信号路径在所述第二方向上传递待检测信号；

第三捕获延迟线，所述第三捕获延迟线包括依次耦合的C个捕获延迟元件，以沿第五信号路径在所述第一方向上传递第三时钟信号，并沿第六信号路径在所述第二方向上传递待检测信号；

其中，每个所述捕获延迟元件组成一个触发器并提供一位输出，所述输出由时钟信号和/或待检测信号决定，所述第一时钟信号、所述第二时钟信号和所述第三时钟信号为根据所述初始时钟信号生成的时钟信号，所述第一时钟信号与所述第二时钟信号存在第一相位差，所述第二时钟信号与所述第三时钟信号存在第二相位差，所述捕获延迟线的捕获延迟元件个数总和与第一捕获延迟线的捕获延迟元件个数确定所述第一相位差，所述捕获延迟线的捕获延迟元件个数总和与第二捕获延迟线的捕获延迟元件个数确定所述第二相位差。

3条捕获延迟线的设计尤其适用于捕获延迟元件100的数量必须等分，且捕获延迟元件100的数量(例如，15、18等)无法被二等分场景，本申请中3条捕获延迟线的设计方案可以为该应用场景提供良好的解决方案。

在一些可能的实现方式中，还包括：所述第一时钟信号和初始时钟信号不存在相位差，

第一移相器，用于对所述第一时钟信号(或者说对所述初始时钟信号)移相，输出第二时钟信号；

第二移相器，用于对所述第二时钟信号移相，输出第三时钟信号；或者，对所述第一时钟信号(或者说对所述初始时钟信号)移相，输出第三时钟信号。

在一些可能的实现方式中，第一时钟信号与所述第二时钟信号存在第一相位差，所述第二时钟信号与所述第三时钟信号存在第二相位差，N＝A+B+C，所述第一相位差为A/N*360°，所述第二相位差为B/N*360°。

在一些可能的实现方式中，A＝B＝C，所述第一相位差和所述第二相位差均为120°。

在一些可能的实现方式中，A≠B≠C。

在一些可能的实现方式中，A≠B＝C，A＝B≠C，或者，A＝C≠B。

在一些可能的实现方式中，第一时钟信号和初始时钟信号存在相位差α，第一移相器用于对所述初始时钟信号移相A/(A+B+C)*360°+α，输出第二时钟信号；

第二移相器，用于对所述第二时钟信号移相B/(A+B+C)*360°，输出第三时钟信号；或者，对所述第一时钟信号移相A/(A+B+C)*360°+B/(A+B+C)*360°，输出第三时钟信号；或者，对所述初始时钟信号移相A/(A+B+C)*360°+B/(A+B+C)*360°+α，输出第三时钟信号。

可以根据三条捕获延迟线中不同的捕获延迟单元的数量适应性地设计移相器的移相相位，提高设计的灵活性。

在一些可能的实现方式中，所述第一时钟信号、所述第二时钟信号和所述第三时钟信号相对所述初始时钟信号延时指定时长。

在一些可能的实现方式中，所述捕获延迟元件包括：

第一与非门，包括第一输入端、第二输入端和输出端，所述第一与非门的第一输入端用于接收在所述第一方向上传递的时钟信号；

第二与非门，包括第一输入端、第二输入端和输出端，所述第二与非门的第一输入端与所述第一与非门的输出端电连接，所述第二与非门的第二输入端置1，所述第二与非门的输出端用于在所述第一方向上输出时钟信号；

第三与非门，包括第一输入端、第二输入端和输出端，所述第三与非门的第一输入端用于接收在所述第二方向上传递的待检测信号；

第四与非门，包括第一输入端、第二输入端和输出端，所述第四与非门的第一输入端置1，所述第四与非门的第二输入端与所述第三与非门的输出端电连接，所述第四与非门的输出端用于在所述第二方向上输出待检测信号；

其中，所述第一与非门的第二输入端与所述第四与非门的第二输入端电连接，所述第二与非门的第一输入端与所述第三与非门的第二输入端电连接。

在一些可能的实现方式中，所述时序延迟元件，包括：

第五与非门，包括第一输入端、第二输入端和输出端，所述第五与非门的第一输入端用于连接上一个时序延迟元件的输出端，所述第五与非门的第二输入端置1；

第六与非门，包括第一输入端、第二输入端和输出端，所述第六与非门的第一输入端置1，所述第六与非门的第二输入端与所述第五与非门的输出端电连接，所述第六与非门的输出端用于连接下一个时序延迟元件的输入端。

在一些可能的实现方式中，还包括：

多路复用器，耦合在所述第一捕获延迟线、所述第二捕获延迟线和所述第三捕获延迟线的待检测信号输入端，用于向所述第一捕获延迟线、所述第二捕获延迟线和所述第三捕获延迟线提供所述待检测信号、或所述待检测信号的反相信号、或所述待检测信号的移相处理后的信号。

第二方面，本申请实施例提供了一种微处理芯片，包括第一方面任一项所述的捕获电路。

采用本申请实施例提供的捕获电路至少具备以下优点：

1)通过振荡器延迟线提供时钟信号，不需要额外设置锁相环电路，且不依赖于***时钟；

2)由于通过3条捕获延迟线共同确定待检测信号的边沿发生的位置，因此，每条捕获延迟线的长度可以小于一个时钟周期；

3)通过不同捕获延迟线中捕获延迟元件的数量比来设置不同捕获延迟线对应的时钟信号之间的相位差，对于时钟信号和捕获延迟元件的设计更加灵活。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。

图1为本申请实施例提供的一种捕获延迟元件的结构示意图；

图2为本申请实施例提供的一种捕获延迟线的结构示意图；

图3为本申请实施例提供的一种时序延迟元件的结构示意图；

图4为本申请实施例提供的一种振荡器延迟线的结构示意图；

图5为本申请实施例提供的一种捕获电路的结构示意图；

图6为本申请实施例提供的一种时钟信号的时序图；

图7为本申请实施例提供的另一种捕获电路的结构示意图；

图8为采用图7所示的捕获电路进行边沿检测的信号时序图；

图9为本申请实施例提供的另一种捕获电路的结构示意图；

图10为本申请实施例提供的另一种捕获电路的结构示意图；

图11为本申请实施例提供的一种微处理芯片的结构示意图。

具体实施方式

为了更好的理解本申请的技术方案，下面结合附图对本申请实施例进行详细描述。

应当明确，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本申请保护的范围。

在本申请实施例中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。在本申请实施例和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。

应当理解，本文中使用的术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，甲和/或乙，可以表示：单独存在甲，同时存在甲和乙，单独存在乙这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

参见图1，为本申请实施例提供的一种捕获延迟元件的结构示意图。如图1所示，该捕获延迟元件100包括第一与非门110、第二与非门120、第三与非门130和第四与非门140。其中，第一与非门110的第一输入端111用于接收在第一方向(由右向左)上传递的第一信号，例如时钟信号；第二与非门120的第一输入端121与第一与非门110的输出端113电连接，第二与非门120的第二输入端122置1，第二与非门120的输出端123用于在第一方向上输出第一信号；第三与非门130的第一输入端131用于接收在第二方向(由左向右)上传递的第二信号，例如待检测信号；第四与非门140的第一输入端141置1，第四与非门140的第二输入端142与第三与非门130的输出端133电连接，第四与非门140的输出端143用于在第二方向上输出第二信号；第一与非门110的第二输入端112与第四与非门140的第二输入端142电连接，第二与非门120的第一输入端121与第三与非门130的第二输入端132电连接。另外，第四与非门140的输出端143提供一个输出位。也就是说，捕获延迟元件100可以接收以相反方向输入的两个信号，并提供一位输出。

需要指出的是，在图1中以与非门为例对捕获延迟元件100进行描述。但是，本领域技术人员应当理解，还可以采用其他逻辑电路代替与非门实现捕获延迟元件100的相关功能，其均应当落入本申请的保护范围之内。

参见图2，为本申请实施例提供的一种捕获延迟线的结构示意图。如图2所示，捕获延迟线200包括M个捕获延迟元件100，该M捕获延迟元件100按顺序耦合在一起，形成捕获延迟线200。在捕获延迟线200的下部信号路径上接收第一信号(例如，时钟信号SYSCLK，在本文的其它部分，也可能被称为“SYNCIN”)，并通过捕获延迟线200的下部信号路径由右向左传递。在捕获延迟线200的上部信号路径上接收第二信号(例如，待检测信号ECAPxIN[x]，在本文的其它部分，也可能被称为“ASYNCIN”)，并通过捕获延迟线200的上部信号路径由左向右传递。

具体地，时钟信号SYSCLK的上升沿对应的高(“1”)输入捕获延迟元件100-(M-1)，导致捕获延迟元件100-(M-1)的第一与非门110-(M-1)产生低(“0”)输出；第一与非门110-(M-1)的低(“0”)输入第二与非门120-(M-1)，导致第二与非门120-(M-1)产生高(“1”)输出，使得上升沿由右向左传递，如图2中的下方箭头所示。同时，在没有任何其他输入的情况下，第一与非门110-(M-1)的低(“0”)输入第三与非门120-(M-1)，导致第三与非门120-(M-1)的高(“1”)输出；第三与非门120-(M-1)的高(“1”)输入第四与非门140-(M-1)，导致第四与非门140-(M-1)的低(“0”)输出，即捕获延迟元件100-(M-1)的输出位HR(M-1)被设置为0。随着上升沿由右向左传递，相应的捕获延迟元件的输出位依次被设置为0，即输出由时钟信号决定。

类似的，待检测信号ECAPxIN[x]的上升沿对应的高(“1”)输入捕获延迟元件100-0，导致捕获延迟元件100-0的第三与非门130-0产生低(“0”)输出；第三与非门130-0的低(“0”)输入第四与非门140-0，导致第四与非门140-0的高(“1”)输出，使得上升沿由左向右传递，如图2中的上方箭头所示。同时，在没有任何其他输入的情况下，捕获延迟元件100-0的输出位HR(0)被设置为1。随着上升沿由左向右传递，相应的捕获延迟元件的输出位依次被设置为1，即输出由待检测信号决定。

可理解，时钟信号SYSCLK和待检测信号ECAPxIN[x]最终会相遇，在时钟信号SYSCLK和待检测信号ECAPxIN[x]相遇后，捕获延迟元件100的输出位的状态不再改变，且时钟信号SYSCLK和待检测信号ECAPxIN[x]不会再进一步传播。因此，捕获延迟元件100的输出位的状态取决于时钟信号SYSCLK和待检测信号ECAPxIN[x]中哪一个信号的上升沿会先到达捕获延迟元件100。具体地，若时钟信号SYSCLK的上升沿先到达捕获延迟元件100，则捕获延迟元件100的输出位的状态为低(“0”)；若待检测信号ECAPxIN[x]的上升沿先到达捕获延迟元件100，则捕获延迟元件100的输出位的状态为高(“1”)。因此，两个信号的移动会产生从捕获延迟元件100-0开始的一串“1”，以及从捕获延迟元件100-(M-1)开始的一串“0”。即输出由时钟信号和待检测信号决定。

由于时钟信号SYSCLK始终会传播通过捕获延迟线200的一半，因此，捕获延迟线200右半部分的输出位的状态始终为0。示例性的，若时钟信号SYSCLK和待检测信号ECAPxIN[x]的上升沿同时发生，则捕获延迟线200会被冻结在中间，即捕获延迟线200左半部分的输出位的状态全部为1；右半部分的输出位的状态全部为0。若待检测信号ECAPxIN[x]的上升沿晚于时钟信号SYSCLK的上升沿，则捕获延迟线200左半部分的输出位的状态部分为1，部分为0；右半部分的输出位的状态全部为0。捕获延迟线200左半部分的输出位中“1”的数量将取决于时钟信号SYSCLK和待检测信号ECAPxIN[x]之间的时间差。因此，通过解码捕获延迟线200的HR[M-1:0]中1的数量，即可确定待检测信号ECAPxIN[x]相对时钟信号SYSCLK的位置，进而实现脉冲宽度测量的高分辨率。

参见图3，为本申请实施例提供的一种时序延迟元件的结构示意图。如图3所示，该时序延迟元件300包括第五与非门310和第六与非门320。其中，第五与非门310的第一输入端311用于连接上一个时序延迟元件的输出端，第五与非门310的第二输入端312置1；第六与非门320的第一输入端3231置1，第六与非门320的第二输入端322与第五与非门310的输出端313电连接，第六与非门320的输出端323用于连接下一个时序延迟元件的输入端。

需要指出的是，在图3中以与非门为例对时序延迟元件300进行描述。但是，本领域技术人员应当理解，还可以采用其他逻辑电路代替与非门实现时序延迟元件300的相关功能，其均应当落入本申请的保护范围之内。

参见图4，为本申请实施例提供的一种振荡器延迟线的结构示意图。如图4所示，该振荡器延迟线400包括N个时序延迟元件300，N≥2。该N个时序延迟元件300按顺序耦合在一起，形成振荡器延迟线400。另外，该振荡器延迟线400还包括第七与非门401，第七与非门401的第一输入端用于接收使能控制信号HRCLK_EN，第七与非门401的第二输入端与时序延迟元件300-(N-1)(最末端的一个时序延迟元件)的输出端电连接，第七与非门401的输出端与时序延迟元件300-0(最前端的一个时序延迟元件)的第一输入端电连接，使得N个时序单元和第七与非门401形成环形回路。

当使能控制信号HRCLK_EN为高(“1”)时，振荡器延迟线400构成振荡器，进而可以产生时钟信号。为了便于与后文的其它时钟信号区分，将振荡器延迟线400产生的时钟信号称为“初始时钟信号HRCLK”。设信号经过一个时序延迟元件300产生的延时为δ，则振荡器稳定后输出的初始时钟信号HRCLK的时钟周期THRCLK与时序延迟元件300的延时δ、时序延迟元件300的数量N之间的关系为：THRCLK＝2*N*δ，N为偶数。

需要指出的是，本领域技术人员根据实际需要还可以采用其他逻辑门代替第七与非门401实现相关功能。或者，在振荡器延迟线400中省略第七与非门401，使得最末端的一个时序延迟元件300的输出端与最前端的一个时序延迟元件300的输入端电连接，形成环形回路。但是，在该情况下若形成振荡器，振荡器延迟线400中时序延迟元件300的数量N应当为奇数。

请继续参阅图2，由于时钟信号SYSCLK始终会传播通过捕获延迟线200的一半，因此，为了能够准确的捕获待检测信号ECAPxIN[x]的边沿边发生的位置，捕获延迟线200的长度必须跨越2个时钟信号SYSCLK的时钟周期。同时，脉冲宽度测量的分辨率取决于时钟信号SYSCLK的时钟周期TSYSCLK和捕获延迟元件100的数量M，具体为：TSYSCLK除以(M/2)。需要补充说明的是，捕获延迟线200的长度是指信号从捕获延迟线200的一端传递到另一端需要耗费的时长。

从另一个角度讲，具有指定长度的捕获延迟线200只能支持特定的时钟频率。如果依赖***时钟，可能导致捕获延迟线200的长度不能灵活调整。另外，在一些应用场景中，***时钟可能会以不同的频率运行，导致***时钟可能无法用于该电路。通过为捕获延迟线设置独立于***时钟的专用时钟，可以实现更大的灵活性，但是由于专用时钟电路中需要增加锁相环电路，因此导致电路成本增加。

综上所述，图2所示的捕获延迟线200至少存在以下问题：1)由于具有指定长度的捕获延迟线只能支持特定的时钟频率，如果依赖于***时钟，导致捕获延迟线的长度不能灵活调整；2)如果为捕获延迟线设置独立于***时钟的专用时钟，需要增加锁相环电路，因此导致电路成本增加；3)捕获延迟线的长度需要设计大于两个时钟周期才可以正常工作。

针对上述问题，本申请实施例提供了一种捕获电路，包括1条振荡器延迟线和3条捕获延迟线，通过振荡器延迟线为3条捕获延迟线提供时钟信号，由3条捕获延迟线共同确定待检测信号的边沿发生的位置。采用本申请实施例提供的捕获电路至少具备以下优点：1)通过振荡器延迟线提供时钟信号，不需要额外设置锁相环电路，且不依赖于***时钟；2)由于通过3条捕获延迟线共同确定待检测信号的边沿发生的位置，因此，每条捕获延迟线的长度可以小于一个时钟周期；3)通过不同捕获延迟线中捕获延迟元件的数量比来设置不同捕获延迟线对应的时钟信号之间的相位差，对于时钟信号和捕获延迟元件的设计更加灵活。在下文中结合具体实现方式进行详细说明。

参见图5，为本申请实施例提供的一种捕获电路的结构示意图。如图5所示，该捕获电路包括一条振荡器延迟线400和3条捕获延迟线200(第一捕获延迟线201、第二捕获延迟线202和第三捕获延迟线203)。其中，振荡器延迟线400包括N个时序延迟元件300，N≥2；第一捕获延迟线201包括A个捕获延迟元件100；第二捕获延迟线202包括B个捕获延迟元件100；第三捕获延迟线203包括C个捕获延迟元件100。

当振荡器延迟线400工作时，振荡器延迟线400可以产生初始时钟信号HRCLK，进一步的，根据初始时钟信号HRCLK可以生成第一时钟信号HRCLK1、第二时钟信号HRCLK2和第三时钟信号HRCLK3，分别提供给3条捕获延迟线200。也就是说，在本申请实施例中，通过振荡器延迟线400提供时钟信号，因此，不需要额外设置锁相环电路，且不依赖于***时钟。

参见图6，为本申请实施例提供的一种时钟信号的时序图。如图6所示，第一时钟信号HRCLK1与第二时钟信号HRCLK2之间存在第一相位差，第二时钟信号HRCLK2与第三时钟信号HRCLK3之间存在第二相位差。在本申请实施例中，通过不同时钟信号之间的相位差可以将时钟信号的一个时钟周期划分为3个时间区间。在时间区间A，由第一捕获延迟线201提供待检测信号ECAPxIN[x]的边沿发生的位置。具体地，第一捕获延迟线201沿第一信号路径在第一方向(由右向左)上传递第一时钟信号HRCLK1，并沿第二信号路径在与第一方向相反的第二方向(由左向右)上传递待检测信号ECAPxIN[x]。在时间区间B，由第二捕获延迟线202提供待检测信号ECAPxIN[x]的边沿发生的位置。具体地，第二捕获延迟线202沿第三信号路径在第一方向上传递第二时钟信号HRCLK2，并沿第四信号路径在第二方向上传递待检测信号ECAPxIN[x]。在时间区间C，由第三捕获延迟线203提供待检测信号ECAPxIN[x]的边沿发生的位置。具体地，第三捕获延迟线203沿第五信号路径在第一方向上传递第三时钟信号HRCLK3，并沿第六信号路径在第二方向上传递待检测信号ECAPxIN[x]。

也就是说，每条捕获延迟线200仅负责一个时钟周期中某一时间区间的检测工作，由3条捕获延迟线200共同确定待检测信号ECAPxIN[x]的边沿发生的位置。如上文所述，当采用图2所示的一条捕获延迟线200进行信号边沿检测时，为了能够准确的捕获待检测信号ECAPxIN[x]的边沿边发生的位置，捕获延迟线200必须跨越2个时钟周期。在本申请实施例中，由于通过3条捕获延迟线200共同确定待检测信号ECAPxIN[x]的边沿发生的位置，因此，每条捕获延迟线200的长度可以小于一个时钟周期。

可理解，捕获延迟线200的长度可以通过捕获延迟线200中捕获延迟元件100的数量进行表征。由于“不同捕获延迟线200中捕获延迟元件100的数量比”与“不同捕获延迟线200对应的时钟信号之间的相位差”相关联，因此，可以通过“不同捕获延迟线200中捕获延迟元件100的数量比”确定“不同捕获延迟线200对应的时钟信号之间的相位差”。具体地，第一时钟信号HRCLK1和第二时钟信号HRCLK2之间的相位差，即第一相位差为A/(A+B+C)*360°；第二时钟信号HRCLK2和第三时钟信号HRCLK3之间的相位差，即第二相位差为B/(A+B+C)*360°。其中，A、B、C分别为第一捕获延迟线201、第二捕获延迟线202和第三捕获延迟线203中捕获延迟元件100的数量。示例性的，当A＝B＝C时，第一相位差和第二相位差均为120°。当A＝2B＝C时，第一相位差为90°，第二相位差为180°。

另外，本申请实施例对3条捕获延迟线200中捕获延迟元件100的数量，以及不同捕获延迟线200中捕获延迟元件100的数量比不作限制。示例性的，3条捕获延迟线200中捕获延迟元件100的数量关系可以配置为：A＝B＝C、A≠B≠C、A≠B＝C或A＝B≠C，具体的A＝B＝C＝1、或A＝1，B＝2，C＝3、或A≥2、B≥2、C≥2、或A＝0，B≥1、C≥1,此时会出现只有两条捕获延迟线工作的情况，N＝2，移相的相位差由B、C的个数决定，如相位差B/(B+C)*360。

综上所述，在本申请实施例中，可以对不同捕获延迟线200中捕获延迟元件100的数量进行灵活配置，且可以通过不同捕获延迟线200中捕获延迟元件100的数量比来设置不同捕获延迟线200对应的时钟信号之间的相位差，对于时钟信号和捕获延迟元件100的设计更加灵活。

另外，在一些可能的应用场景中，捕获延迟元件100的数量必须等分，即不同捕获延迟线200的长度必须相等。如果仅存在两条捕获延迟线200，且捕获延迟元件100的数量(例如，15、18等)无法被二等分，则不能满足设计要求。但是，本申请实施例中3条捕获延迟线200的设计方案可以为该应用场景提供良好的解决方案。

请继续参阅图5，在本申请实施例中，捕获电路还包括第一移相器和第二移相器。振荡器延迟线400产生初始时钟信号HRCLK后，可以根据初始时钟信号HRCLK确定第一时钟信号HRCLK1。第一时钟信号HRCLK1可以为与初始时钟信号HRCLK完全相同的信号，也可以为初始时钟信号HRCLK延时一定时间(例如，延时1/6时钟周期)的信号。其中，对初始时钟信号HRCLK进行延时可以为后续第一移相器和第二移相器的移相工作预留时间。

在获得第一时钟信号HRCLK1后，第一移相器可以对第一时钟信号HRCLK1移相，获得第二时钟信号HRCLK2；第二移相器可以对第二时钟信号HRCLK2移相，获得第三时钟信号HRCLK3。当然，在一些可能的实现方式中，第二移相器也可以直接对第一时钟信号HRCLK1移相，获得第三时钟信号HRCLK3。示例性的，若第一相位差和第二相位差均为120°，则可以通过第一移相器对第一时钟信号HRCLK1移相120°，获得第二时钟信号HRCLK2；通过第二移相器对第二时钟信号HRCLK2移相120°，获得第三时钟信号HRCLK3。或者，通过第一移相器对第一时钟信号HRCLK1移相120°，获得第二时钟信号HRCLK2；通过第二移相器对第一时钟信号HRCLK1移相240°，获得第三时钟信号HRCLK3。

在一些可能的实现方式中，第一时钟信号和初始时钟信号存在相位差α(α可以为正值也可以是负值)，第一移相器用于对所述初始时钟信号移相A/(A+B+C)*360°+α，输出第二时钟信号；第二移相器，用于对所述第二时钟信号移相B/(A+B+C)*360°，输出第三时钟信号；或者，对所述第一时钟信号移相A/(A+B+C)*360°+B/(A+B+C)*360°，输出第三时钟信号；或者，对所述初始时钟信号移相A/(A+B+C)*360°+B/(A+B+C)*360°+α。

在一些可能的实现方式中，还可以直接在振荡器延迟线400不同的节点获取具有指定相位差的第一时钟信号HRCLK1、第二时钟信号HRCLK2和第三时钟信号HRCLK3，其同样属于“根据初始时钟信号HRCLK生成的时钟信号”概括的范围。可理解，此时，可以省略捕获电路中的第一移相器和第二移相器。

请继续参阅图5，在本申请实施例中，捕获电路还包括多路复用器510。多路复用器510的第一输入端511用于接收待检测信号ECAPxIN[x]，第二输入端512用于接收待检测信号ECAPxIN[x]的反相信号。多路复用器510的输出端514分别与第一捕获延迟线201、第二捕获延迟线202和第三捕获延迟线203电连接。多路复用器510的控制端514可以接收控制信号CAPIN，并根据控制信号CAPIN选通第一输入端511与输出端514之间的连接，为第一捕获延迟线201、第二捕获延迟线202和第三捕获延迟线203提供待检测信号ECAPxIN[x]；或者，选通第二输入端512与输出端514之间的连接，为第一捕获延迟线201、第二捕获延迟线202和第三捕获延迟线203提供待检测信号ECAPxIN[x]的反相信号。

在一些可能的实现方式中，多路复用器510还可以接收待检测信号ECAPxIN[x]的移相处理后的信号，进而通过控制信号CAPIN选择为第一捕获延迟线201、第二捕获延迟线202和第三捕获延迟线203提供待检测信号ECAPxIN[x]的移相处理后的信号，即结合图5可以将图示中的反相器设计改为一个或多个移相器，使得对待检测信号ECAPxIN[x]的移相处理后的信号分别输入到对应的捕获延迟线进行后续的数据处理。

为了便于理解，下面结合具体实现方式，对本申请实施例提供的技术方案进行详细说明。

参见图7，为本申请实施例提供的另一种捕获电路的结构示意图。如图7所示，该捕获电路包括1条振荡器延迟线400和3条捕获延迟线200(第一捕获延迟线201、第二捕获延迟线202和第三捕获延迟线203)。其中，振荡器延迟线400中包括6个时序延迟元件300，每条捕获延迟线200中分别包括6个捕获延迟元件100。

当振荡器延迟线400中第七与非门401的使能控制信号HRCLK_EN为低(“0”)时，振荡器延迟线400不工作，当振荡器延迟线400的使能控制信号HRCLK_EN为高(“1”)时，振荡器延迟线400400构成振荡器，产生初始时钟信号HRCLK，进而可以根据初始时钟信号HRCLK确定第一时钟信号HRCLK1。由于3条捕获延迟线200中时序延迟元件300的数量相等，因此，第一相位差A/(A+B+C)*360°＝120°。也就是说，第一移相器可以对第一时钟信号HRCLK1移相120°，获得第二时钟信号HRCLK2。同理，第二相位差B/(A+B+C)*360°＝120°，第二移相器可以对第二时钟信号HRCLK2移相120°，获得第三时钟信号HRCLK3。相应的，每条捕获延迟线200负责1/3时钟周期的检测工作。具体地，在0～1/3周期，由第一捕获延迟线201确定待检测信号ECAPxIN[x]的边沿发生的位置；在1/3～2/3周期，由第二捕获延迟线202确定待检测信号ECAPxIN[x]的边沿发生的位置；在2/3～3/3周期，由第三捕获延迟线203确定待检测信号ECAPxIN[x]的边沿发生的位置。

参见图8，为采用图7所示的捕获电路进行边沿检测的信号时序图。如图8所示，在时间区间A，第一时钟信号HRCLK1为高电平，第一时钟信号HRCLK1的上升沿在第一捕获延迟线201中沿第一信号路径由右向左传播。待检测信号ECAPxIN[x]在时间区间A内变高，则待检测信号ECAPxIN[x]的上升沿在第一捕获延迟线201中沿第二信号路径由左向右传播。第一捕获延迟线201的输出被锁存在HR1[5:0]中，并经过短暂的延迟后发送出去。在时间区间B，第二时钟信号HRCLK2为高电平，第二时钟信号HRCLK2的上升沿在第二捕获延迟线202中沿第三信号路径由右向左传播。在时间区间B，待检测信号ECAPxIN[x]均为高电平，该高电平在第二捕获延迟线202中沿第四信号路径由左向右传播。第二捕获延迟线202的输出被锁存在HR2[5:0]中，并经过短暂的延迟后发送出去。在时间区间C，第三时钟信号HRCLK3为高电平，第三时钟信号HRCLK3的上升沿在第三捕获延迟线203中沿第五信号路径由右向左传播。在时间区间C，待检测信号ECAPxIN[x]均为高电平，该高电平在第三捕获延迟线203中沿第六信号路径由左向右传播。第三捕获延迟线203的输出被锁存在HR3[5:0]中，并经过短暂的延迟后发送出去。

当HR1[5:0]、HR2[5:0]和HR3[5:0]3个值均被捕获后，将3个值连接作为HROUT[5:0]，通过统计HROUT[5:0]中1的数量，可以确定HR值，该HR值可以表征待检测信号ECAPxIN[x]的上升沿在一个时钟周期中的位置，进而可以确定脉冲宽度的小数部分，实现脉冲宽度的高精度测量。

如上文所述，由于时钟信号始终会传播通过捕获延迟线200的一半，捕获延迟线200右半部分的输出位的状态始终为0，这些值不需要被捕获和发送，因此，仅需要统计HROUT[5:0]中一半的输出位。相应的，当3条捕获延迟线200中捕获延迟元件100的总数量为M时，捕获电路的分辨率为：时钟信号的时钟周期THRCLK除以M/2。

示例性的，在图7所示的捕获电路中，每条捕获延迟线200中均包括6个捕获延迟元件100，因此，每条捕获延迟线200中均需要统计3个输出位。待检测信号ECAPxIN[x]、HROUT[5:0]、HR值和捕获值之间的关系如表一所示。其中，待检测信号ECAPxIN[x]中的数据代表待检测信号ECAPxIN[x]的边沿(例如，上升沿)与时钟信号的相对位置。例如，当待检测信号ECAPxIN[x]的边沿位于时钟信号的1/9位置时，通过捕获电路捕获的HROUT[5:0]为111_111_110，统计HROUT[5:0]中1的占比，可以确定HR值为1/9，进而确定捕获值为(1/9)+5。其中，该部分的数值“5”代表待检测信号ECAPxIN[x]中脉冲宽度的整数部分。同理，当待检测信号ECAPxIN[x]的边沿位于时钟信号的其它位置时，可以通过捕获电路获得相应的捕获值，进而实现脉冲宽度的高精度测量。

表一：

ECAPxIN[x]	HROUT[5:0]	HR值	捕获值
				0	111_111_111	0	0+5
1/9	111_111_110	1/9	(1/9)+5
				2/9	111_111_100	2/9	(2/9)+5
3/9	111_111_000	3/9	(3/9)+5
				4/9	111_110_000	4/9	(4/9)+5
5/9	111_100_000	5/9	(5/9)+5
				6/9	111_000_000	6/9	(6/9)+5
7/9	110_000_000	7/9	(7/9)+5
				8/9	100_000_000	8/9	(8/9)+5
9/9	000_000_000	9/9	(9/9)+5

参见图9，为本申请实施例提供的另一种捕获电路的结构示意图。如图9所示，该捕获电路的振荡器延迟线400包括15个时序延迟元件300，第一捕获延迟线201中包括5个捕获延迟元件100；第二捕获延迟线202中包括5个捕获延迟元件100；第三捕获延迟线203中包括5个捕获延迟元件100。也就是说，振荡器延迟线400中时序延迟元件300的数量N＝第一捕获延迟线201中捕获延迟元件100的数量A+第二捕获延迟线202中捕获延迟元件100的数量B+第三捕获延迟线203中捕获延迟元件100的数量C。

在本申请实施例中，每个时序延迟元件300和每个捕获延迟元件100具有相似的延迟。可理解，在该情况下，当N＝A+B+C时，3条捕获延迟线200的长度与振荡器延迟线400生成的时钟信号的时钟周期相匹配，且由于A＝B＝C，使得每个捕获延迟线200用于检测1/3时钟周期的信号。

关于本申请实施例的具体内容可以参见上述实施例的描述，为了表述简洁，在此不再赘述。

参见图10，为本申请实施例提供的另一种捕获电路的结构示意图。如图10所示，本申请实施例与图9所示实施例的不同指出在于，第二捕获延迟线202中包括4个捕获延迟元件100。可理解，如果捕获延迟线200中包括5个捕获延迟元件100时，可以检测1/3时钟周期的信号，当捕获延迟元件100的数量少一个(包括4个捕获延迟元件100)时，预估会丢失(1/3时钟周期)*(1/5)时序的信号，对最后的捕获结果具有一定的影响。但是，如果一条捕获延迟线200中捕获延迟元件100较多时，例如50个，当捕获延迟元件100的数量少一个(包括49个捕获延迟元件100)时，预估会丢失(1/3时钟周期)*(1/50)时序的信号，对最后的捕获结果影响较小，通常处于可以接收的信号损失。也就是说，即使捕获延迟线200的长度与预设的时钟周期不匹配，但是，只要差距不是太大，也可以进行正常的信号检测。

需要指出的是，在本申请实施例中，以A＝C≠B为例进行说明。本领域技术人员根据实际需要，可以将3条捕获延迟线200中的捕获延迟元件100配置为其它的数量关系。例如，A≠B＝C，A＝B≠C，或者，A≠B≠C，本申请实施例对此不作具体限制。

关于本申请实施例的具体内容可以参见上述实施例的描述，为了表述简洁，在此不再赘述。

与上述实施例相对应，本申请实施例还提供了一种微处理芯片。

参见图11，为本申请实施例提供的一种微处理芯片的结构示意图。如图11所示，该微处理芯片包括捕获电路。关于捕获电路的具体内容可以参见上述实施例的描述，为了表述简洁，在此不再赘述。

具体实现中，该微处理芯片可以为控制模块、DSP、MPU、微型CPU等能够处理数字信号、模拟信号，或者起到信号控制功能、指令处理和运算等功能的微型中央控制芯片、片上***芯片等，本申请实施例对其产品形态及具体功能不作限制。

关于本申请实施例的具体内容可以参见上述实施例的描述，为了表述简洁，在此不再赘述。

本申请实施例中，“至少一个”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示单独存在A、同时存在A和B、单独存在B的情况。其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项”及其类似表达，是指的这些项中的任意组合，包括单项或复数项的任意组合。例如，a，b和c中的至少一项可以表示：a,b,c,a-b,a-c,b-c,或a-b-c，其中a,b,c可以是单个，也可以是多个。

本领域普通技术人员可以意识到，本文中公开的实施例中描述的各单元及算法步骤，能够以电子硬件、计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的***、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

在本申请所提供的几个实施例中，任一功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(read-only memory，简称ROM)、随机存取存储器(random access memory，简称RAM)、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述，仅为本申请的具体实施方式，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。本申请的保护范围应以所述权利要求的保护范围为准。

Claims (11)

1.一种捕获电路，其特征在于，包括：

振荡器延迟线，所述振荡器延迟线包括N个时序延迟元件和逻辑门，所述N个时序延迟元件和逻辑门依次耦合成环状，以产生初始时钟信号，N≥2；

第一捕获延迟线，所述第一捕获延迟线包括依次耦合的A个捕获延迟元件，以沿第一信号路径在第一方向上传递第一时钟信号，并沿第二信号路径在与所述第一方向相反的第二方向上传递待检测信号；

第二捕获延迟线，所述第二捕获延迟线包括依次耦合的B个捕获延迟元件，以沿第三信号路径在所述第一方向上传递第二时钟信号，并沿第四信号路径在所述第二方向上传递待检测信号；

第三捕获延迟线，所述第三捕获延迟线包括依次耦合的C个捕获延迟元件，以沿第五信号路径在所述第一方向上传递第三时钟信号，并沿第六信号路径在所述第二方向上传递待检测信号；

其中，每个所述捕获延迟元件组成一个触发器并提供一位输出，所述输出由时钟信号和/或待检测信号决定，所述第一时钟信号、所述第二时钟信号和所述第三时钟信号为根据所述初始时钟信号生成的时钟信号，所述第一时钟信号与所述第二时钟信号存在第一相位差，所述第二时钟信号与所述第三时钟信号存在第二相位差，所述捕获延迟线的捕获延迟元件个数总和与第一捕获延迟线的捕获延迟元件个数确定所述第一相位差，所述捕获延迟线的捕获延迟元件个数总和与第二捕获延迟线的捕获延迟元件个数确定所述第二相位差。

2.根据权利要求1所述的捕获电路，其特征在于，还包括：

第一移相器，用于对所述第一时钟信号移相，输出第二时钟信号；

第二移相器，用于对所述第二时钟信号移相，输出第三时钟信号；或者，对所述第一时钟信号移相，输出第三时钟信号。

3.根据权利要求1所述的捕获电路，其特征在于，所述第一时钟信号和初始时钟信号存在相位差α，第一移相器用于对所述初始时钟信号移相A/(A+B+C)*360°+α，输出第二时钟信号；

第二移相器，用于对所述第二时钟信号移相B/(A+B+C)*360°，输出第三时钟信号；或者，对所述第一时钟信号移相A/(A+B+C)*360°+B/(A+B+C)*360°，输出第三时钟信号；或者，对所述初始时钟信号移相A/(A+B+C)*360°+B/(A+B+C)*360°+α，输出第三时钟信号。

4.根据权利要求1所述的捕获电路，其特征在于，所述第一时钟信号与所述第二时钟信号存在第一相位差，所述第二时钟信号与所述第三时钟信号存在第二相位差，N＝A+B+C，所述第一相位差为A/N*360°，所述第二相位差为B/N*360°。

5.根据权利要求4所述的捕获电路，其特征在于，A＝B＝C，所述第一相位差和所述第二相位差均为120°。

6.根据权利要求4所述的捕获电路，其特征在于，A≠B≠C，或者A≠B＝C，或者A＝B≠C，或者A＝C≠B。

7.根据权利要求1所述的捕获电路，其特征在于，所述第一时钟信号、所述第二时钟信号和所述第三时钟信号相对所述初始时钟信号延时指定时长。

8.根据权利要求1所述的捕获电路，其特征在于，所述捕获延迟元件包括：

第一与非门，包括第一输入端、第二输入端和输出端，所述第一与非门的第一输入端用于接收在所述第一方向上传递的时钟信号；

第二与非门，包括第一输入端、第二输入端和输出端，所述第二与非门的第一输入端与所述第一与非门的输出端电连接，所述第二与非门的第二输入端置1，所述第二与非门的输出端用于在所述第一方向上输出时钟信号；

第三与非门，包括第一输入端、第二输入端和输出端，所述第三与非门的第一输入端用于接收在所述第二方向上传递的待检测信号；

第四与非门，包括第一输入端、第二输入端和输出端，所述第四与非门的第一输入端置1，所述第四与非门的第二输入端与所述第三与非门的输出端电连接，所述第四与非门的输出端用于在所述第二方向上输出待检测信号；

其中，所述第一与非门的第二输入端与所述第四与非门的第二输入端电连接，所述第二与非门的第一输入端与所述第三与非门的第二输入端电连接。

9.根据权利要求1所述的捕获电路，其特征在于，所述时序延迟元件，包括：

第五与非门，包括第一输入端、第二输入端和输出端，所述第五与非门的第一输入端用于连接上一个时序延迟元件的输出端，所述第五与非门的第二输入端置1；

第六与非门，包括第一输入端、第二输入端和输出端，所述第六与非门的第一输入端置1，所述第六与非门的第二输入端与所述第五与非门的输出端电连接，所述第六与非门的输出端用于连接下一个时序延迟元件的输入端。

10.根据权利要求1所述的捕获电路，其特征在于，还包括：

多路复用器，耦合在所述第一捕获延迟线、所述第二捕获延迟线和所述第三捕获延迟线的待检测信号输入端，用于向所述第一捕获延迟线、所述第二捕获延迟线和所述第三捕获延迟线提供所述待检测信号、或所述待检测信号的反相信号、或所述待检测信号的移相处理后的信号。

11.一种微处理芯片，其特征在于，包括权利要求1-10任一项所述的捕获电路。